JPH09162166A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09162166A JPH09162166A JP31549095A JP31549095A JPH09162166A JP H09162166 A JPH09162166 A JP H09162166A JP 31549095 A JP31549095 A JP 31549095A JP 31549095 A JP31549095 A JP 31549095A JP H09162166 A JPH09162166 A JP H09162166A
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Abstract
(57)【要約】
【課題】 シリコン基板上に段部の側面に酸化膜による
サイドウオールを形成する工程を有する半導体装置の製
造の製法において、エッチング残りの突起物の発生を抑
制し、かつシリコン基板に対して高選択比を保つことが
できるようにした。 【解決手段】 シリコン（Ｓｉ）下地の上に形成された
段部の側面にサイドウオールを形成する工程を有する半
導体装置の製法において、段部の側面を含んで全面的の
酸化膜を形成する工程と、この酸化膜を２工程に分けて
異方性ドライエッチングして、段部の側面に被着形成さ
れた酸化膜を局部的に残してサイドウオールを形成する
工程を有し、異方性ドライエッチングの第１の工程にお
いては、エッチングガスをハロゲン系ガス、またはハロ
ゲン系ガスとＣＯとＯ2 の混合ガスを用い、第２の工程
においては、ハロゲン系ガスとＣＯとの混合ガスを用い
たエッチングを行う。
サイドウオールを形成する工程を有する半導体装置の製
造の製法において、エッチング残りの突起物の発生を抑
制し、かつシリコン基板に対して高選択比を保つことが
できるようにした。 【解決手段】 シリコン（Ｓｉ）下地の上に形成された
段部の側面にサイドウオールを形成する工程を有する半
導体装置の製法において、段部の側面を含んで全面的の
酸化膜を形成する工程と、この酸化膜を２工程に分けて
異方性ドライエッチングして、段部の側面に被着形成さ
れた酸化膜を局部的に残してサイドウオールを形成する
工程を有し、異方性ドライエッチングの第１の工程にお
いては、エッチングガスをハロゲン系ガス、またはハロ
ゲン系ガスとＣＯとＯ2 の混合ガスを用い、第２の工程
においては、ハロゲン系ガスとＣＯとの混合ガスを用い
たエッチングを行う。
Description
【０００１】
【発明の属する技術分野】本発明は、各種半導体装置、
例えば半導体集積回路における回路素子としてのバイポ
ーラトランジスタ、あるいはＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）型絶縁ゲート型電界効果トラ
ンジスタ（ＬＤＤ型ＭＩＳ−ＦＥＴ）等のサイドウオー
ルを形成する工程を有する半導体装置の製造方法に係わ
る。
例えば半導体集積回路における回路素子としてのバイポ
ーラトランジスタ、あるいはＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）型絶縁ゲート型電界効果トラ
ンジスタ（ＬＤＤ型ＭＩＳ−ＦＥＴ）等のサイドウオー
ルを形成する工程を有する半導体装置の製造方法に係わ
る。
【０００２】
【従来の技術】例えばバイポーラトランジスタを有する
半導体集積回路において、その集積密度の向上がはから
れるにつれ、微小面積をもって形成された、したがって
浅いベース領域上に、限定的にエミッタ領域を形成する
ことが必要となる。この場合、エミッタ領域の形成にお
いて、先に形成したベース領域と自己整合いわゆるセル
フアラインして形成される方法をとることが必要となっ
てくる。
半導体集積回路において、その集積密度の向上がはから
れるにつれ、微小面積をもって形成された、したがって
浅いベース領域上に、限定的にエミッタ領域を形成する
ことが必要となる。この場合、エミッタ領域の形成にお
いて、先に形成したベース領域と自己整合いわゆるセル
フアラインして形成される方法をとることが必要となっ
てくる。
【０００３】従来のバイポーラトランジスタにおけるセ
ルフアライン分離に用いられるサイドウオールの形成方
法の一例を、図１１〜図１９の各工程における要部の断
面図を参照して説明する。この場合、図１１に示すよう
に、シリコン基板１に形成された第１導電型例えばｎ型
のコレクタ領域２上に、第２導電型の例えばｐ型の不純
物がドープされてグラフトベース領域形成の不純物とな
り更に最終的にベース電極の少なくとも一部となる多結
晶半導体層３例えば多結晶シリコン層を選択的に形成
し、これを覆って例えばＳｉＯ2 よりなる絶縁層４を全
面的に形成する。
ルフアライン分離に用いられるサイドウオールの形成方
法の一例を、図１１〜図１９の各工程における要部の断
面図を参照して説明する。この場合、図１１に示すよう
に、シリコン基板１に形成された第１導電型例えばｎ型
のコレクタ領域２上に、第２導電型の例えばｐ型の不純
物がドープされてグラフトベース領域形成の不純物とな
り更に最終的にベース電極の少なくとも一部となる多結
晶半導体層３例えば多結晶シリコン層を選択的に形成
し、これを覆って例えばＳｉＯ2 よりなる絶縁層４を全
面的に形成する。
【０００４】図１２に示すように、絶縁層４とこれの下
の多結晶半導体層３の全厚さを横切ってベース動作領域
の形成部に開口４Ｗを形成する。
の多結晶半導体層３の全厚さを横切ってベース動作領域
の形成部に開口４Ｗを形成する。
【０００５】次に、絶縁層４および多結晶半導体層３等
をマスクとしてその開口４Ｗを通じて選択的に第２導電
型の不純物を例えばイオン注入によってドープしてベー
ス動作領域６を形成し、例えば、その活性化の熱処理に
おいて、多結晶半導体層３からｐ型不純物をコレクタ領
域２中に拡散させてグラフトベース領域７すなわち低比
抵抗のベース電極取り出し領域を形成する。この場合、
シリコン基板１上には、多結晶半導体層３とこれの上に
形成された絶縁層４の開口４Ｗの縁部に段部８が生じ
る。
をマスクとしてその開口４Ｗを通じて選択的に第２導電
型の不純物を例えばイオン注入によってドープしてベー
ス動作領域６を形成し、例えば、その活性化の熱処理に
おいて、多結晶半導体層３からｐ型不純物をコレクタ領
域２中に拡散させてグラフトベース領域７すなわち低比
抵抗のベース電極取り出し領域を形成する。この場合、
シリコン基板１上には、多結晶半導体層３とこれの上に
形成された絶縁層４の開口４Ｗの縁部に段部８が生じ
る。
【０００６】図１３に示すように、ＳｉＯ2 による酸化
膜９を、開口４Ｗを閉塞するようにリコン基板１上に全
面的に形成する。
膜９を、開口４Ｗを閉塞するようにリコン基板１上に全
面的に形成する。
【０００７】この酸化膜９の形成は、段部８の側面すな
わちこの例では開口４Ｗの内側面にも良く被着されるい
わゆるカバレージにすぐれた方法をもって形成する。こ
のようにして形成した酸化膜９の、シリコン基板１の板
面と直交する方向の厚さは、開口４Ｗの底面に対して堆
積した厚さＴｂに比し、開口４Ｗの側面に被着された部
分における厚さＴｓが大となる。
わちこの例では開口４Ｗの内側面にも良く被着されるい
わゆるカバレージにすぐれた方法をもって形成する。こ
のようにして形成した酸化膜９の、シリコン基板１の板
面と直交する方向の厚さは、開口４Ｗの底面に対して堆
積した厚さＴｂに比し、開口４Ｗの側面に被着された部
分における厚さＴｓが大となる。
【０００８】図１４に示すように、酸化膜９を、その表
面から全面的にシリコン基板１の板面と直交する方向に
大なるエッチングレートを有する異方性ドライエッチン
グによって厚さＴｂに相当する厚さにエッチングして、
ベース動作領域６の一部を外部に露呈させる開口９Ｗを
形成する。
面から全面的にシリコン基板１の板面と直交する方向に
大なるエッチングレートを有する異方性ドライエッチン
グによって厚さＴｂに相当する厚さにエッチングして、
ベース動作領域６の一部を外部に露呈させる開口９Ｗを
形成する。
【０００９】図１５に示すように、サイドウオール１０
によって囲まれた開口９Ｗを通じて不純物ドーピングが
なされてエミッタ領域１３の形成がなされる。このエミ
ッタ領域１３の形成は、例えば開口９Ｗを通じてベース
動作領域６上にこのベース動作領域６とは異なる導電型
の不純物がドープされエミッタ電極を構成し得る多結晶
半導体層１４例えば多結晶シリコン層を形成し、これか
らの不純物を開口９Ｗを通じてベース動作領域６の一部
に拡散させてエミッタ領域１３の形成を行う。
によって囲まれた開口９Ｗを通じて不純物ドーピングが
なされてエミッタ領域１３の形成がなされる。このエミ
ッタ領域１３の形成は、例えば開口９Ｗを通じてベース
動作領域６上にこのベース動作領域６とは異なる導電型
の不純物がドープされエミッタ電極を構成し得る多結晶
半導体層１４例えば多結晶シリコン層を形成し、これか
らの不純物を開口９Ｗを通じてベース動作領域６の一部
に拡散させてエミッタ領域１３の形成を行う。
【００１０】このようにして、コレクタ領域２、ベース
動作領域６およびエミッタ領域１３が形成され、グラフ
トベース領域７上およびエミッタ領域１３上にはそれぞ
れ多結晶半導体層３および１４よりなるベース電極１５
Ｂおよびエミッタ電極１５Ｅが形成されたバイポーラト
ランジスタが形成される。
動作領域６およびエミッタ領域１３が形成され、グラフ
トベース領域７上およびエミッタ領域１３上にはそれぞ
れ多結晶半導体層３および１４よりなるベース電極１５
Ｂおよびエミッタ電極１５Ｅが形成されたバイポーラト
ランジスタが形成される。
【００１１】このようにして形成されたトランジスタ
は、サイドウオール１０によってベース電極１５Ｂと、
エミッタ電極１５Ｅおよびエミッタ領域１３とが電気的
に分離されかつエミッタ領域１３がベース動作領域６と
自己整合して形成されることから、確実に充分微小面積
をもって形成される。すなわち、バイポーラトランジス
タを回路素子とする半導体集積回路において、高い信頼
性をもって高密度化できることになる。
は、サイドウオール１０によってベース電極１５Ｂと、
エミッタ電極１５Ｅおよびエミッタ領域１３とが電気的
に分離されかつエミッタ領域１３がベース動作領域６と
自己整合して形成されることから、確実に充分微小面積
をもって形成される。すなわち、バイポーラトランジス
タを回路素子とする半導体集積回路において、高い信頼
性をもって高密度化できることになる。
【００１２】上述したサイドウオール１０を形成する際
に酸化膜９を全面的にエッチングする際に、下地である
シリコン基板１とのエッチングの選択比を上げるため
に、ポリマーの堆積が生じるエッチング方法を利用して
いる。この場合、このポリマーの堆積が原因となり、図
１４および図１５に示すようなエッチング残りが発生
し、突起物９Ｔが発生する。この突起物９Ｔの発生は、
サイドウオール１０の形成後、サイドウオール１０によ
って囲まれた開口９Ｗを通じて不純物ドーピングをし、
エミッタ領域１３の形成をする際に障害となり、トラン
ジスタ特性の劣化、信頼性の低下を来し、不良品の発生
率を高める。
に酸化膜９を全面的にエッチングする際に、下地である
シリコン基板１とのエッチングの選択比を上げるため
に、ポリマーの堆積が生じるエッチング方法を利用して
いる。この場合、このポリマーの堆積が原因となり、図
１４および図１５に示すようなエッチング残りが発生
し、突起物９Ｔが発生する。この突起物９Ｔの発生は、
サイドウオール１０の形成後、サイドウオール１０によ
って囲まれた開口９Ｗを通じて不純物ドーピングをし、
エミッタ領域１３の形成をする際に障害となり、トラン
ジスタ特性の劣化、信頼性の低下を来し、不良品の発生
率を高める。
【００１３】一方、サイドウオール１０を形成する際の
酸化膜９を全面的にエッチングする際に、下地であるシ
リコン基板１との選択比を下げると、ベース動作領域６
となるシリコン基板１のエッチングが進行し、オーバー
エッチングがなされるこいとによって、開口９Ｗ下にシ
リコン基板１の表面すなわちベース動作領域６内に一部
入り込んでエッチングがなされることによって凹部が発
生し、その結果、ベース・コレクタ間接合が浅くなる
と、エミッタ領域の突き抜けが発生し、信頼性の低下を
来す。
酸化膜９を全面的にエッチングする際に、下地であるシ
リコン基板１との選択比を下げると、ベース動作領域６
となるシリコン基板１のエッチングが進行し、オーバー
エッチングがなされるこいとによって、開口９Ｗ下にシ
リコン基板１の表面すなわちベース動作領域６内に一部
入り込んでエッチングがなされることによって凹部が発
生し、その結果、ベース・コレクタ間接合が浅くなる
と、エミッタ領域の突き抜けが発生し、信頼性の低下を
来す。
【００１４】このエッチング残りの突起物の発生のメカ
ニズムを図１６〜図２０を参照して説明する。まず図１
６に示すように、酸化膜９を異方性ドライエッチングに
よってエッチングするが、このとき、図１７に示すよう
に酸化膜９の肩部９Ｋにはエッチングに際してイオン衝
撃により、この部分のエッチングが特に進行する。一
方、酸化膜９の開口９Ｗには堆積物すなわちポリマー９
Ｐが堆積して、これがエッチングを阻害して、エッチン
グが進行せず図１８のような段差９Ｄが発生する。さら
にエッチングが進行すると、図１８によって発生した段
差９Ｄは図１９に示すように突起状のエッチング残りと
なって、最終的には図２０のように基板１上に突起物９
Ｔとなって残留する。
ニズムを図１６〜図２０を参照して説明する。まず図１
６に示すように、酸化膜９を異方性ドライエッチングに
よってエッチングするが、このとき、図１７に示すよう
に酸化膜９の肩部９Ｋにはエッチングに際してイオン衝
撃により、この部分のエッチングが特に進行する。一
方、酸化膜９の開口９Ｗには堆積物すなわちポリマー９
Ｐが堆積して、これがエッチングを阻害して、エッチン
グが進行せず図１８のような段差９Ｄが発生する。さら
にエッチングが進行すると、図１８によって発生した段
差９Ｄは図１９に示すように突起状のエッチング残りと
なって、最終的には図２０のように基板１上に突起物９
Ｔとなって残留する。
【００１５】上述した酸化膜９のエッチングは、例えば
平行平板型反応性イオンエッチング（ＲＩＥ）装置を使
用し、フッ素系ガスとＣＯガスの混合ガス、あるいはこ
れにＡｒガス等の不活性ガスを添加したガスを用いてド
ライエッチングしている。この方法によれば、ＣＯガス
を適量混在させることにより、シリコン下地に対する選
択性の源となるシリコン下地に生成されるポリマーの組
成がＣが多量に（カーボンリッチ）また厚く生成するた
め、エッチングが抑制される。また、酸化膜９はＳｉＯ
2 からなっており、ポリマー９Ｐが堆積してもエッチン
グによりイオン衝撃を受ける部分は、イオン衝撃により
ＳｉとＯとの結合が切断され、その結果、Ｏが放出さ
れ、ＯはポリマーのＣを酸化してＣＯとなり、残ったＦ
原子がＳｉと反応してエッチングが進む。この結果から
酸化膜と下地シリコンとのエッチングの選択比が上が
る。
平行平板型反応性イオンエッチング（ＲＩＥ）装置を使
用し、フッ素系ガスとＣＯガスの混合ガス、あるいはこ
れにＡｒガス等の不活性ガスを添加したガスを用いてド
ライエッチングしている。この方法によれば、ＣＯガス
を適量混在させることにより、シリコン下地に対する選
択性の源となるシリコン下地に生成されるポリマーの組
成がＣが多量に（カーボンリッチ）また厚く生成するた
め、エッチングが抑制される。また、酸化膜９はＳｉＯ
2 からなっており、ポリマー９Ｐが堆積してもエッチン
グによりイオン衝撃を受ける部分は、イオン衝撃により
ＳｉとＯとの結合が切断され、その結果、Ｏが放出さ
れ、ＯはポリマーのＣを酸化してＣＯとなり、残ったＦ
原子がＳｉと反応してエッチングが進む。この結果から
酸化膜と下地シリコンとのエッチングの選択比が上が
る。
【００１６】
【発明が解決しようとする課題】本発明は、下地となる
シリコン基板１上に段部８の側面に酸化膜９によるサイ
ドウオールを形成する工程を有する半導体装置の製造、
例えばバイポーラトランジスタ、ＬＤＤ型ＭＩＳ−ＦＥ
Ｔ等の単体半導体装置、あるいはこれらを回路素子とす
る半導体集積回路の製法において、段差の発生や、エッ
チング残りの突起物の発生を抑制し、しかも下地となる
シリコン基板１に対する凹部の発生を回避することので
きる半導体装置の製造方法を提供する。
シリコン基板１上に段部８の側面に酸化膜９によるサイ
ドウオールを形成する工程を有する半導体装置の製造、
例えばバイポーラトランジスタ、ＬＤＤ型ＭＩＳ−ＦＥ
Ｔ等の単体半導体装置、あるいはこれらを回路素子とす
る半導体集積回路の製法において、段差の発生や、エッ
チング残りの突起物の発生を抑制し、しかも下地となる
シリコン基板１に対する凹部の発生を回避することので
きる半導体装置の製造方法を提供する。
【００１７】
【課題を解決するための手段】本発明は、シリコン（Ｓ
ｉ）下地の上に形成された段部の側面にサイドウオール
を形成する工程を有する半導体装置の製法において、段
部の側面を含んで全面的の酸化膜を形成する工程と、こ
の酸化膜を第１および第２の２工程に分けて異方性ドラ
イエッチングして、段部の側面に被着形成された酸化膜
を一部の厚さに残してサイドウオールを形成する工程を
有し、異方性ドライエッチングの第１の工程において
は、エッチングガスをハロゲン系ガス、またはハロゲン
系ガスとＣＯとＯ2 の混合ガスを用い、第２の工程にお
いては、ハロゲン系ガスとＣＯとの混合ガスを用いたエ
ッチングを行い、目的とする半導体装置を製造する。
ｉ）下地の上に形成された段部の側面にサイドウオール
を形成する工程を有する半導体装置の製法において、段
部の側面を含んで全面的の酸化膜を形成する工程と、こ
の酸化膜を第１および第２の２工程に分けて異方性ドラ
イエッチングして、段部の側面に被着形成された酸化膜
を一部の厚さに残してサイドウオールを形成する工程を
有し、異方性ドライエッチングの第１の工程において
は、エッチングガスをハロゲン系ガス、またはハロゲン
系ガスとＣＯとＯ2 の混合ガスを用い、第２の工程にお
いては、ハロゲン系ガスとＣＯとの混合ガスを用いたエ
ッチングを行い、目的とする半導体装置を製造する。
【００１８】上述の本発明製法によれば、酸化膜を２工
程に分けて異方性ドライエッチングを行う。まず、段部
の側面に被着形成された酸化膜を一部の厚さに残してサ
イドウオールを形成するエッチングの第１の工程を、ハ
ロゲン系ガス、またはハロゲン系ガスとＣＯとＯ2 の混
合ガスを用いるエッチングを行うことにより、冒頭に述
べた突起物発生の基となるサイドウオールの側壁への過
剰なポリマーの堆積を抑制でき、サイドウオール形成時
に突起物の発生を防止することができる。言い換えれ
ば、この第１のエッチング工程では、酸化膜とシリコン
下地との選択比を下げる。
程に分けて異方性ドライエッチングを行う。まず、段部
の側面に被着形成された酸化膜を一部の厚さに残してサ
イドウオールを形成するエッチングの第１の工程を、ハ
ロゲン系ガス、またはハロゲン系ガスとＣＯとＯ2 の混
合ガスを用いるエッチングを行うことにより、冒頭に述
べた突起物発生の基となるサイドウオールの側壁への過
剰なポリマーの堆積を抑制でき、サイドウオール形成時
に突起物の発生を防止することができる。言い換えれ
ば、この第１のエッチング工程では、酸化膜とシリコン
下地との選択比を下げる。
【００１９】一方、第２の工程においては、ハロゲン系
ガスとＣＯとの混合ガスを用いるエッチングを行ったこ
とによって、シリコン下地との選択比を高くすることが
でき、サイドウオールを形成する酸化膜のエッチングの
工程に際してのオーバーエッチングによってもシリコン
下地に深い凹部が発生することを効果的に回避できる。
ガスとＣＯとの混合ガスを用いるエッチングを行ったこ
とによって、シリコン下地との選択比を高くすることが
でき、サイドウオールを形成する酸化膜のエッチングの
工程に際してのオーバーエッチングによってもシリコン
下地に深い凹部が発生することを効果的に回避できる。
【００２０】
【発明の実施の形態】図１〜図６を参照して、本発明に
より、例えば回路素子としてバイポーラトランジスタを
有する半導体集積回路を製造する一実施例を説明する。
より、例えば回路素子としてバイポーラトランジスタを
有する半導体集積回路を製造する一実施例を説明する。
【００２１】図１に示すように、シリコン下地すなわち
シリコン基板２１に形成された第１導電型例えばｎ型の
コレクタ領域２２上に、第２導電型の例えばｐ型の不純
物がドープされてグラフトベース領域形成の不純物源と
なり、更に最終的にベース電極の少なくとも一部となる
多結晶半導体層２３例えば多結晶シリコン層を厚さ１５
０ｎｍ程度の選択的に形成し、これを覆って例えばＳｉ
Ｏ2 による絶縁層２４を厚さ３５０ｎｍ程度に全面的に
形成する。
シリコン基板２１に形成された第１導電型例えばｎ型の
コレクタ領域２２上に、第２導電型の例えばｐ型の不純
物がドープされてグラフトベース領域形成の不純物源と
なり、更に最終的にベース電極の少なくとも一部となる
多結晶半導体層２３例えば多結晶シリコン層を厚さ１５
０ｎｍ程度の選択的に形成し、これを覆って例えばＳｉ
Ｏ2 による絶縁層２４を厚さ３５０ｎｍ程度に全面的に
形成する。
【００２２】図２に示すように、絶縁層２４とこれの下
の多結晶半導体層２３の全厚さを横切ってベース動作領
域の形成部に開口２４Ｗを例えばフォトリソグラフィに
よる選択的エッチングによって形成する。
の多結晶半導体層２３の全厚さを横切ってベース動作領
域の形成部に開口２４Ｗを例えばフォトリソグラフィに
よる選択的エッチングによって形成する。
【００２３】絶縁層２４および多結晶半導体層２３等を
マスクとしてその開口２４Ｗを通じて選択的に第２導電
型の不純物を例えばイオン注入によってドープしてベー
ス動作領域２６を形成し、例えばその活性化の熱処理に
おいて、多結晶半導体層２３からｐ型不純物をコレクタ
領域２２中に拡散させてグラフトベース領域２７すなわ
ち低比抵抗のベース電極取り出し領域を形成する。この
場合、基板２１上には、多結晶半導体層２３とこれの上
に形成された絶縁層２４の開口２４Ｗの縁部に段部２８
が生じる。
マスクとしてその開口２４Ｗを通じて選択的に第２導電
型の不純物を例えばイオン注入によってドープしてベー
ス動作領域２６を形成し、例えばその活性化の熱処理に
おいて、多結晶半導体層２３からｐ型不純物をコレクタ
領域２２中に拡散させてグラフトベース領域２７すなわ
ち低比抵抗のベース電極取り出し領域を形成する。この
場合、基板２１上には、多結晶半導体層２３とこれの上
に形成された絶縁層２４の開口２４Ｗの縁部に段部２８
が生じる。
【００２４】図３に示すように、ＳｉＯ2 による酸化膜
２９を，開口２４Ｗを閉塞するように基板２１上に厚さ
５５０ｎｍ程度に全面的に形成する。この酸化膜２９の
形成は、段部２８の側面すなわちこの例では開口２４Ｗ
の内側面にも良く被着されるいわゆるカバレージにすぐ
れた方法をもって形成する。このようにして形成した酸
化膜２９の、基板２１の板面と直交する方向の厚さは、
開口２４Ｗの底面に対して堆積した厚さＴｂ（例えば５
５０ｎｍ）に比し、開口２４Ｗの側面に被着された部分
における厚さＴｓが大となる。
２９を，開口２４Ｗを閉塞するように基板２１上に厚さ
５５０ｎｍ程度に全面的に形成する。この酸化膜２９の
形成は、段部２８の側面すなわちこの例では開口２４Ｗ
の内側面にも良く被着されるいわゆるカバレージにすぐ
れた方法をもって形成する。このようにして形成した酸
化膜２９の、基板２１の板面と直交する方向の厚さは、
開口２４Ｗの底面に対して堆積した厚さＴｂ（例えば５
５０ｎｍ）に比し、開口２４Ｗの側面に被着された部分
における厚さＴｓが大となる。
【００２５】次に酸化膜２９をその表面から、全面的に
基板２１の板面と直交する方向に大なるエッチングレー
トを有する異方性ドライエッチングによってエッチング
を行うが、この酸化膜２９のエッチングを第１および第
２の２つの工程に分けて行う。なお、本実施例において
は、マグネトロン型反応性イオンエッチング（ＲＩＥ）
装置（カソードカップリング方式）を用いエッチングを
行う。
基板２１の板面と直交する方向に大なるエッチングレー
トを有する異方性ドライエッチングによってエッチング
を行うが、この酸化膜２９のエッチングを第１および第
２の２つの工程に分けて行う。なお、本実施例において
は、マグネトロン型反応性イオンエッチング（ＲＩＥ）
装置（カソードカップリング方式）を用いエッチングを
行う。
【００２６】すなわち本発明においては、第１のエッチ
ング工程においては、過剰なポリマーの堆積物の堆積を
抑制できる、酸化膜ＳｉＯ2 とＳｉとの選択比の低いエ
ッチングを行う。実際には、その選択比が１５以下のエ
ッチングとするとき、突起物の発生原因となるような過
剰の堆積物を回避することができた。
ング工程においては、過剰なポリマーの堆積物の堆積を
抑制できる、酸化膜ＳｉＯ2 とＳｉとの選択比の低いエ
ッチングを行う。実際には、その選択比が１５以下のエ
ッチングとするとき、突起物の発生原因となるような過
剰の堆積物を回避することができた。
【００２７】そして、第２のエッチング工程において
は、第１のエッチング工程より選択比の高い、具体的に
は２０以上となるエッチングを行ってサイドウオールの
形成、すなわちサイドウオールの囲まれた開口を形成す
る。
は、第１のエッチング工程より選択比の高い、具体的に
は２０以上となるエッチングを行ってサイドウオールの
形成、すなわちサイドウオールの囲まれた開口を形成す
る。
【００２８】まず、酸化膜２９に対しての第１のエッチ
ング工程について説明する。この第１のエッチング工程
では、図４に示すように、酸化膜２９をベース動作領域
２６が露呈しない程度に一部の厚さに残してエッチング
を行う。この第１の工程におけるエッチングの条件は例
えば以下のように選定する。
ング工程について説明する。この第１のエッチング工程
では、図４に示すように、酸化膜２９をベース動作領域
２６が露呈しない程度に一部の厚さに残してエッチング
を行う。この第１の工程におけるエッチングの条件は例
えば以下のように選定する。
【００２９】（第１の工程におけるエッチングの条件の
例１） ガス圧力 ５０ｍＴｏｒｒ 高周波電源パワー １２５０Ｗ 冷却ガスＨｅ １０Ｔｏｒｒ ＣＨＦ3 ガス ２０〜８０ｓｃｃｍ
例１） ガス圧力 ５０ｍＴｏｒｒ 高周波電源パワー １２５０Ｗ 冷却ガスＨｅ １０Ｔｏｒｒ ＣＨＦ3 ガス ２０〜８０ｓｃｃｍ
【００３０】なお、ここで、ＣＨＦ3 ガスを単独で用い
た場合には、図７中曲線４１に示す、ＣＨＦ3 ガス流量
に対しての選択比の測定結果から明らかなように、ＣＨ
Ｆ3ガスを２０〜８０ｓｃｃｍとすることによりシリコ
ン下地との選択比を１５以下に確保できる。
た場合には、図７中曲線４１に示す、ＣＨＦ3 ガス流量
に対しての選択比の測定結果から明らかなように、ＣＨ
Ｆ3ガスを２０〜８０ｓｃｃｍとすることによりシリコ
ン下地との選択比を１５以下に確保できる。
【００３１】このエッチングガスとして、ＣＨＦ3 とＣ
ＯとＯ2 の混合ガスを用い場合においても、シリコン下
地との選択比を１５以下の条件とする。
ＯとＯ2 の混合ガスを用い場合においても、シリコン下
地との選択比を１５以下の条件とする。
【００３２】ここで、第１のエッチング工程における選
択比は１５以下であれば過剰な堆積物の発生を抑制で
き、下限値に制限はない。
択比は１５以下であれば過剰な堆積物の発生を抑制で
き、下限値に制限はない。
【００３３】図８中の曲線４２ａおよび４２ｂは、上述
の例１による、第１の工程において、エッチングガスと
してＣＨＦ3 を単独で使用した場合のエッチングガスの
流量と、酸化膜２９のエッチング速度およびそのエッチ
ングの面内均一性（シリコン基板の各部におけるエッチ
ング速度の均一性）との関係を表す。図１０中の曲線４
４ａおよび４４ｂは、酸化膜のエッチング工程におい
て、その、エッチングガスとしてＣＨＦ3 ガスとＣＯの
混合ガスを用いた場合の、そのＣＨＦ3 ガスとＣＯの混
合ガスの総量を２００（ｓｃｃｍ）に固定したときの、
ＣＨＦ3 ガス流量と、酸化膜のエッチング速度およびそ
のエッチングの面内均一性（シリコン基板の各部におけ
るエッチング速度の均一性）との関係を表す。
の例１による、第１の工程において、エッチングガスと
してＣＨＦ3 を単独で使用した場合のエッチングガスの
流量と、酸化膜２９のエッチング速度およびそのエッチ
ングの面内均一性（シリコン基板の各部におけるエッチ
ング速度の均一性）との関係を表す。図１０中の曲線４
４ａおよび４４ｂは、酸化膜のエッチング工程におい
て、その、エッチングガスとしてＣＨＦ3 ガスとＣＯの
混合ガスを用いた場合の、そのＣＨＦ3 ガスとＣＯの混
合ガスの総量を２００（ｓｃｃｍ）に固定したときの、
ＣＨＦ3 ガス流量と、酸化膜のエッチング速度およびそ
のエッチングの面内均一性（シリコン基板の各部におけ
るエッチング速度の均一性）との関係を表す。
【００３４】図８および図１０に示すように、酸化膜２
９のエッチング速度は、ＣＨＦ3 ガスを単独で用いた場
合の方が、ＣＨＦ3 とＣＯとの混合ガスを用いるよりも
酸化膜２９のエッチング速度を上げることができ、スル
ープットの向上を図ることができる。
９のエッチング速度は、ＣＨＦ3 ガスを単独で用いた場
合の方が、ＣＨＦ3 とＣＯとの混合ガスを用いるよりも
酸化膜２９のエッチング速度を上げることができ、スル
ープットの向上を図ることができる。
【００３５】次に酸化膜２９に対しての第２のエッチン
グについて説明する。この第２のエッチング工程では、
図５に示すように、酸化膜２９を、ベース領域２６が完
全に露呈するまでエッチングを行い、サイドウオール３
０を形成する。この第２の工程におけるエッチングの条
件は例えば以下のように選定する。
グについて説明する。この第２のエッチング工程では、
図５に示すように、酸化膜２９を、ベース領域２６が完
全に露呈するまでエッチングを行い、サイドウオール３
０を形成する。この第２の工程におけるエッチングの条
件は例えば以下のように選定する。
【００３６】（第２の工程におけるエッチングの条件の
例１） ガス圧力 ５０ｍＴｏｒｒ 高周波電源パワー １２５０Ｗ 冷却ガスＨｅ １０Ｔｏｒｒ ＣＨＦ3 と、ＣＯの混合ガス ＣＨＦ3 の混合比を１
５％以上とする。
例１） ガス圧力 ５０ｍＴｏｒｒ 高周波電源パワー １２５０Ｗ 冷却ガスＨｅ １０Ｔｏｒｒ ＣＨＦ3 と、ＣＯの混合ガス ＣＨＦ3 の混合比を１
５％以上とする。
【００３７】なお、上記第２の工程におけるエッチング
はシリコン下地２１との選択比を２０以上に確保するた
め、ガスの総流量３００ｓｃｃｍ以下、ＣＨＦ3 の混合
比を１５％以上とした。図９中曲線４３はＣＨＦ3 と、
ＣＯとの混合ガス中のＣＨＦ 3 の混合比に対する選択比
の測定結果を示すもので、これによればの混合比を１５
％以上とすることにより、シリコン下地に対する選択比
前述のように第１のエッチング工程より大なる２０以上
に確保することができることがわかる。
はシリコン下地２１との選択比を２０以上に確保するた
め、ガスの総流量３００ｓｃｃｍ以下、ＣＨＦ3 の混合
比を１５％以上とした。図９中曲線４３はＣＨＦ3 と、
ＣＯとの混合ガス中のＣＨＦ 3 の混合比に対する選択比
の測定結果を示すもので、これによればの混合比を１５
％以上とすることにより、シリコン下地に対する選択比
前述のように第１のエッチング工程より大なる２０以上
に確保することができることがわかる。
【００３８】ここで、ガスの総量は３００ｓｃｃｍ以下
にする。これは３００ｓｃｃｍのとき下地シリコンに対
する選択比が８０となり、３００ｓｃｃｍを超えると更
に選択比は高まるものの、ポリマーによる堆積物の発生
が著しくなって、エッチングが進行しないことから、ガ
ス総量は、３００ｓｃｃｍ以下にすることが望ましい。
にする。これは３００ｓｃｃｍのとき下地シリコンに対
する選択比が８０となり、３００ｓｃｃｍを超えると更
に選択比は高まるものの、ポリマーによる堆積物の発生
が著しくなって、エッチングが進行しないことから、ガ
ス総量は、３００ｓｃｃｍ以下にすることが望ましい。
【００３９】また、ここで第２のエッチング工程でのそ
の選択比を８０以下とすると、ＣＨＦ3 の流量を９０ｓ
ｃｃｍ以上（ＣＨＦ3 ＋ＣＯ＝２００ｓｃｃｍ）、つま
りその混合比は４５％以下にすればよいことを確認し
た。
の選択比を８０以下とすると、ＣＨＦ3 の流量を９０ｓ
ｃｃｍ以上（ＣＨＦ3 ＋ＣＯ＝２００ｓｃｃｍ）、つま
りその混合比は４５％以下にすればよいことを確認し
た。
【００４０】上述したように、本発明方法においては、
第１のエッチング工程においては、その選択比を低めに
することにより、すなわちポリマー堆積膜の発生を減じ
たもので、突起物の発生が効果的に回避される。
第１のエッチング工程においては、その選択比を低めに
することにより、すなわちポリマー堆積膜の発生を減じ
たもので、突起物の発生が効果的に回避される。
【００４１】このようにして突起物の発生が回避され
て、図６に示すように、サイドウオール３３が形成され
た。開口２９Ｗを通じて不純物ドーピングがなされてエ
ミッタ領域３３の形成がなされる。このエミッタ領域３
３の形成は、例えば開口２９Ｗを通じてベース動作領域
２６上にこのベース動作領域２６とは異なる導電型の不
純物がドープされエミッタ電極を構成し得る多結晶半導
体層３４例えば多結晶シリコン層を形成し、これからの
不純物を開口２９Ｗを通じてベース動作領域２６の一部
に拡散させてエミッタ領域３３の形成を行う。
て、図６に示すように、サイドウオール３３が形成され
た。開口２９Ｗを通じて不純物ドーピングがなされてエ
ミッタ領域３３の形成がなされる。このエミッタ領域３
３の形成は、例えば開口２９Ｗを通じてベース動作領域
２６上にこのベース動作領域２６とは異なる導電型の不
純物がドープされエミッタ電極を構成し得る多結晶半導
体層３４例えば多結晶シリコン層を形成し、これからの
不純物を開口２９Ｗを通じてベース動作領域２６の一部
に拡散させてエミッタ領域３３の形成を行う。
【００４２】このようにして、コレクタ領域２２、ベー
ス動作領域２６およびエミッタ領域３３が形成され、グ
ラフトベース領域２７上およびエミッタ領域３３上には
それぞれ多結晶半導体層２３および３４よりなるベース
電極２５Ｂおよびエミッタ電極２５Ｅが形成されたバイ
ポーラトランジスタが形成される。
ス動作領域２６およびエミッタ領域３３が形成され、グ
ラフトベース領域２７上およびエミッタ領域３３上には
それぞれ多結晶半導体層２３および３４よりなるベース
電極２５Ｂおよびエミッタ電極２５Ｅが形成されたバイ
ポーラトランジスタが形成される。
【００４３】尚、上述した例ではハロゲン系ガスとして
ＣＨＦ3 を用いた場合であるが、その他、Ｃ4 Ｆ8 、Ｃ
Ｆ4 、ＳＦ6 、ＣＨ2 Ｆ2 等も用いることができる。
ＣＨＦ3 を用いた場合であるが、その他、Ｃ4 Ｆ8 、Ｃ
Ｆ4 、ＳＦ6 、ＣＨ2 Ｆ2 等も用いることができる。
【００４４】また、本発明製法は、バイポーラトランジ
スタを形成する場合に限らず、例えばＬＤＤ型ＭＩＳ−
ＦＥＴを製造する場合のサイドウオール形成工程を有す
る半導体装置を得る場合に適用することができる。すな
わち、この場合には、例えばシリコン基板２１上に形成
された例えば多結晶シリコンからなるゲート電極をマス
クに、その両側に低不純物濃度のソース領域およびドレ
イン領域を形成し、その後ゲート電極すなわちこれによ
る段部の両側面にサイドウオールを形成し、次にこのサ
イドウオールとゲート電極をマスクに高濃度のソース領
域、およびドレイン領域を形成する工程がとられる。本
発明はこのようなサイドウオールを形成する工程をとる
ＬＤＤ型ＭＩＳ−ＦＥＴを製造する場合にも適用するこ
とができる。
スタを形成する場合に限らず、例えばＬＤＤ型ＭＩＳ−
ＦＥＴを製造する場合のサイドウオール形成工程を有す
る半導体装置を得る場合に適用することができる。すな
わち、この場合には、例えばシリコン基板２１上に形成
された例えば多結晶シリコンからなるゲート電極をマス
クに、その両側に低不純物濃度のソース領域およびドレ
イン領域を形成し、その後ゲート電極すなわちこれによ
る段部の両側面にサイドウオールを形成し、次にこのサ
イドウオールとゲート電極をマスクに高濃度のソース領
域、およびドレイン領域を形成する工程がとられる。本
発明はこのようなサイドウオールを形成する工程をとる
ＬＤＤ型ＭＩＳ−ＦＥＴを製造する場合にも適用するこ
とができる。
【００４５】
【発明の効果】上述したように本発明製法によれば、酸
化膜２９をエッチングし、サイドウオールを形成する際
に、エッチング残りによる突起物の発生を効果的に回避
できる。したがって信頼性が高く、デバイス特性の安定
化された目的とする半導体装置が得られる。
化膜２９をエッチングし、サイドウオールを形成する際
に、エッチング残りによる突起物の発生を効果的に回避
できる。したがって信頼性が高く、デバイス特性の安定
化された目的とする半導体装置が得られる。
【００４６】また、サイドウオールを形成する第１のエ
ッチング工程において、選択比は低いものの、エッチン
グの速度は速く、また、面内均一性にすぐれた方法エッ
チング方法を採ることができるので、スループットの向
上が図られることから量産性の向上も図ることができ、
またエッチング速度の均一性向上により、ウェーハ面内
での形状差が少なくなる。
ッチング工程において、選択比は低いものの、エッチン
グの速度は速く、また、面内均一性にすぐれた方法エッ
チング方法を採ることができるので、スループットの向
上が図られることから量産性の向上も図ることができ、
またエッチング速度の均一性向上により、ウェーハ面内
での形状差が少なくなる。
【図１】本発明製法の一例の一工程の要部の断面図であ
る。
る。
【図２】本発明製法の一例の一工程の要部の断面図であ
る。
る。
【図３】本発明製法の一例の一工程の要部の断面図であ
る。
る。
【図４】本発明製法の一例の一工程の要部の断面図であ
る。
る。
【図５】本発明製法の一例の一工程の要部の断面図であ
る。
る。
【図６】本発明製法の一例の一工程の要部の断面図であ
る。
る。
【図７】本発明製法における第１の工程のエッチングガ
スと選択比との関係を表す図である。
スと選択比との関係を表す図である。
【図８】本発明製法におけるエッチングガス流量とエッ
チング速度および、エッチングの面内均一性との関係を
表す図である。
チング速度および、エッチングの面内均一性との関係を
表す図である。
【図９】本発明製法における第２の工程のエッチングガ
スと選択比との関係を表す図である。
スと選択比との関係を表す図である。
【図１０】従来製法および本発明製法における第２の工
程のエッチングにおけるエッチングガス流量とエッチン
グ速度およびエッチングの面内均一性との関係を表す図
である。
程のエッチングにおけるエッチングガス流量とエッチン
グ速度およびエッチングの面内均一性との関係を表す図
である。
【図１１】従来製法の一例の一工程の要部の断面図であ
る。
る。
【図１２】従来製法の一例の一工程の要部の断面図であ
る。
る。
【図１３】従来製法の一例の一工程の要部の断面図であ
る。
る。
【図１４】従来製法の一例の一工程の要部の断面図であ
る。
る。
【図１５】従来製法の一例の一工程の要部の断面図であ
る。
る。
【図１６】従来製法の一例の一工程の要部の断面図であ
る。
る。
【図１７】従来製法の一例の一工程の要部の断面図であ
る。
る。
【図１８】従来製法の一例の一工程の要部の断面図であ
る。
る。
【図１９】従来製法の一例の一工程の要部の断面図であ
る。
る。
【図２０】従来製法の一例の一工程の要部の断面図であ
る。
る。
１ シリコン基板 ２ コレクタ領域 ３ 多結晶半導体層 ４ 絶縁層 ４Ｗ 開口 ６ ベース動作領域 ７ グラフトベース領域 ８ 段部 ９ 酸化膜 ９Ｗ 開口 ９Ｄ 段差 ９Ｔ 突起物 ９Ｋ 肩部 ９Ｐ 堆積物 １０ サイドウオール １３ エミッタ領域 １５Ｂ ベース電極 １５Ｅ エミッタ電極 ２１ シリコン基板 ２２ コレクタ領域 ２３ 多結晶半導体層 ２４ 絶縁層 ２４Ｗ 開口 ２５Ｅ エミッタ電極 ２５Ｂ ベース電極 ２６ ベース動作領域 ２７ グラフトベース領域 ２８ 段部 ２９ 酸化膜 ２９Ｗ 開口 ３０ サイドウオール ３３ エミッタ領域 ３４ 多結晶半導体層
Claims (4)
- 【請求項１】 シリコン（Ｓｉ）下地の上に形成された
段部の側面にサイドウオールを形成する工程を有する半
導体装置の製法において、 上記段部の側面を含んで全面的の酸化膜を形成する工程
と、 上記酸化膜を第１および第２の２工程に分けて異方性ド
ライエッチングして、上記段部の側面に被着形成された
上記酸化膜を一部の厚さに残してサイドウオールを形成
する工程を有し、 上記異方性ドライエッチングの上記第１の工程において
は、エッチングガスとしてハロゲン系ガス、またはハロ
ゲン系ガスとＣＯとＯ2 の混合ガスを用い、 第２の工程においては、ハロゲン系ガスとＣＯとの混合
ガスを用いたエッチングを行うことを特徴とする半導体
装置の製法。 - 【請求項２】 上記異方性ドライエッチングの上記第１
の工程においては、上記酸化膜と、シリコン下地との選
択比が１５以下とすることを特徴とする請求項１に記載
の半導体装置の製法 - 【請求項３】 上記異方性ドライエッチングの上記第１
の工程をシリコン下地が露出しない程度に行うことを特
徴とする請求項１に記載の半導体装置の製法。 - 【請求項４】 上記異方性ドライエッチングの上記第２
の工程に用いるハロゲン系ガスとＣＯの混合ガスにおけ
るハロゲン系ガスの混合比を１５％以上とすることを特
徴とする請求項１に記載の半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31549095A JPH09162166A (ja) | 1995-12-04 | 1995-12-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31549095A JPH09162166A (ja) | 1995-12-04 | 1995-12-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09162166A true JPH09162166A (ja) | 1997-06-20 |
Family
ID=18066004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31549095A Pending JPH09162166A (ja) | 1995-12-04 | 1995-12-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09162166A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6417013B1 (en) | 1999-01-29 | 2002-07-09 | Plasma-Therm, Inc. | Morphed processing of semiconductor devices |
| JP2010056574A (ja) * | 2009-12-07 | 2010-03-11 | Nec Electronics Corp | 半導体装置の製造方法 |
-
1995
- 1995-12-04 JP JP31549095A patent/JPH09162166A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6417013B1 (en) | 1999-01-29 | 2002-07-09 | Plasma-Therm, Inc. | Morphed processing of semiconductor devices |
| JP2010056574A (ja) * | 2009-12-07 | 2010-03-11 | Nec Electronics Corp | 半導体装置の製造方法 |
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