JP2000091560A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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Abstract
(57)【要約】
【課題】 ゲート上に形成するシリサイド膜の耐熱性を
向上させ、高信頼性を有する半導体装置及びその製造方
法を提供する。 【解決手段】 半導体基板上にゲートポリシリコン１０
３を成長させてイオン注入を行い、酸化膜１０４、窒化
膜１０５を順次堆積した後、パターニングし、これらを
マスクにしてゲートポリシリコンをエッチングしてゲー
ト電極を形成する。次にサイドウォール１０６を形成し
た後、拡散層１０７を形成し、その上に第１のチタンシ
リサイド１０８を形成する。次に、層間膜１０９ａを形
成し平坦化して、窒化膜を露出させた後、除去する。次
にゲート電極上に第２のチタンシリサイド膜を、上述の
第１のチタンシリサイド膜より厚くして形成する。次に
再び層間膜を形成して平坦化する。以上の構成により、
ゲート電極上に形成されるシリサイド膜の耐熱性を向上
させることができ、高い信頼性を得ることができる。
向上させ、高信頼性を有する半導体装置及びその製造方
法を提供する。 【解決手段】 半導体基板上にゲートポリシリコン１０
３を成長させてイオン注入を行い、酸化膜１０４、窒化
膜１０５を順次堆積した後、パターニングし、これらを
マスクにしてゲートポリシリコンをエッチングしてゲー
ト電極を形成する。次にサイドウォール１０６を形成し
た後、拡散層１０７を形成し、その上に第１のチタンシ
リサイド１０８を形成する。次に、層間膜１０９ａを形
成し平坦化して、窒化膜を露出させた後、除去する。次
にゲート電極上に第２のチタンシリサイド膜を、上述の
第１のチタンシリサイド膜より厚くして形成する。次に
再び層間膜を形成して平坦化する。以上の構成により、
ゲート電極上に形成されるシリサイド膜の耐熱性を向上
させることができ、高い信頼性を得ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、ゲートポリシリコンにシリサ
イドを用いる半導体装置及びその製造方法に関する。
の製造方法に関し、特に、ゲートポリシリコンにシリサ
イドを用いる半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】従来の半導体装置の製造方法の一つとし
て知られるサリサイドプロセスとして、例えば特開平２
−４５９２３号公報に開示された方法がある。次に、こ
の従来方法を図３（ａ）〜（ｃ）に示される縦断面図を
参照して工程順に説明する。
て知られるサリサイドプロセスとして、例えば特開平２
−４５９２３号公報に開示された方法がある。次に、こ
の従来方法を図３（ａ）〜（ｃ）に示される縦断面図を
参照して工程順に説明する。
【０００３】図３（ａ）に示されるように、まず、フィ
ールド絶縁膜としてフィールド酸化膜２０１を半導体基
板上に形成する。このフィールド酸化膜２０１に囲まれ
た活性領域に、順次にゲート酸化膜２０２、ゲートポリ
シリコン２０３を成長する。
ールド絶縁膜としてフィールド酸化膜２０１を半導体基
板上に形成する。このフィールド酸化膜２０１に囲まれ
た活性領域に、順次にゲート酸化膜２０２、ゲートポリ
シリコン２０３を成長する。
【０００４】次いで、既知の手法であるフォトリソグラ
フィー法とドライエッチング法により、ゲートポリシリ
コンをパターンニングしてゲート電極を形成する。次い
で、ゲートポリシリコン２０３の側面にシリコン酸化膜
から構成されるサイドウォール２０６を既知のＣＶＤ技
術とエッチング技術を用いて形成する。次に、フォトリ
ソグラフィー法とイオン注入法により、拡散層２０７を
形成する。
フィー法とドライエッチング法により、ゲートポリシリ
コンをパターンニングしてゲート電極を形成する。次い
で、ゲートポリシリコン２０３の側面にシリコン酸化膜
から構成されるサイドウォール２０６を既知のＣＶＤ技
術とエッチング技術を用いて形成する。次に、フォトリ
ソグラフィー法とイオン注入法により、拡散層２０７を
形成する。
【０００５】次に、図３（ｂ）に示されるように、ゲー
ト電極であるゲートポリシリコン２０３と拡散層２０７
上のシリコン表面の自然酸化膜を除去し、例えば、チタ
ンをスパッタ堆積する。次に、窒素雰囲気中で７００℃
以下の急速熱処理（以下、ＲＴＡ）することにより、シ
リコンと接触するチタンのみをシリサイド化し、Ｃ４９
型構造のチタンシリサイドを形成する。このとき、フィ
ールド酸化膜２０１およびサイドウォール２０６と接触
するチタンと半導体基板上のチタンの一部は窒化されて
窒化チタンとなる。
ト電極であるゲートポリシリコン２０３と拡散層２０７
上のシリコン表面の自然酸化膜を除去し、例えば、チタ
ンをスパッタ堆積する。次に、窒素雰囲気中で７００℃
以下の急速熱処理（以下、ＲＴＡ）することにより、シ
リコンと接触するチタンのみをシリサイド化し、Ｃ４９
型構造のチタンシリサイドを形成する。このとき、フィ
ールド酸化膜２０１およびサイドウォール２０６と接触
するチタンと半導体基板上のチタンの一部は窒化されて
窒化チタンとなる。
【０００６】次に、アンモニア水および過酸化水素水等
の混合液などにより、選択的にウエットエッチングし、
未反応チタンと窒化チタンのみを除去する。次いで、前
述のＲＴＡよりも高温（８００℃以上）のＲＴＡを行
い、上述のＣ４９型構造のチタンシリサイドよりも電気
抵抗率の低いＣ５４型構造のチタンシリサイド２０８を
形成する。
の混合液などにより、選択的にウエットエッチングし、
未反応チタンと窒化チタンのみを除去する。次いで、前
述のＲＴＡよりも高温（８００℃以上）のＲＴＡを行
い、上述のＣ４９型構造のチタンシリサイドよりも電気
抵抗率の低いＣ５４型構造のチタンシリサイド２０８を
形成する。
【０００７】次に、図３（ｃ）に示されるように、酸化
膜からなる層間膜２０９を形成して、ＣＭＰ法やエッチ
バック法などにより層間膜２０９の平坦化を図る。
膜からなる層間膜２０９を形成して、ＣＭＰ法やエッチ
バック法などにより層間膜２０９の平坦化を図る。
【０００８】以上に説明したサリサイドプロセスを用い
ることにより、ゲートポリシリコン２０３、拡散層２０
７の表面部分が自己整合的にシリサイド化されるため低
抵抗化され、デバイスの高速化が図れる。このサリサイ
ドプロセスは、必要とする領域に限って選択的にシリサ
イド化できる利点がある。
ることにより、ゲートポリシリコン２０３、拡散層２０
７の表面部分が自己整合的にシリサイド化されるため低
抵抗化され、デバイスの高速化が図れる。このサリサイ
ドプロセスは、必要とする領域に限って選択的にシリサ
イド化できる利点がある。
【０００９】
【発明が解決しようとする課題】しかしながら、デバイ
スの微細化、高集積化が進むにつれて、ＤＲＡＭとロジ
ックデバイス等をワンチップ化するいわゆるシステム・
オン・チップ（ＳＯＣ）を目指した混載デバイスの要求
が高まっており、この混載デバイスを実現するためには
新たに発生した様々な問題を解決することが必要となっ
ている。例えば、ＤＲＡＭとロジックデバイスを同一チ
ップ上に形成するためには、それぞれ全く形成プロセス
が異なるＤＲＡＭ部とロジック部とを同時に形成しなけ
ればならず、製造工程数の増加や複雑化という問題があ
る。
スの微細化、高集積化が進むにつれて、ＤＲＡＭとロジ
ックデバイス等をワンチップ化するいわゆるシステム・
オン・チップ（ＳＯＣ）を目指した混載デバイスの要求
が高まっており、この混載デバイスを実現するためには
新たに発生した様々な問題を解決することが必要となっ
ている。例えば、ＤＲＡＭとロジックデバイスを同一チ
ップ上に形成するためには、それぞれ全く形成プロセス
が異なるＤＲＡＭ部とロジック部とを同時に形成しなけ
ればならず、製造工程数の増加や複雑化という問題があ
る。
【００１０】これらの問題を解決する一つの方法とし
て、ＤＲＡＭ部およびロジック部のゲート電極や拡散層
上を同時に自己整合的にシリサイドを形成する方法があ
る。この方法は、サリサイド法（Self Aligned Silicid
e : Salicide）と呼ばれ、ロジックデバイスにおけるト
ランジスタの高性能化、高集積化の実現を目的として、
広く採用されている方法である。この方法を用いること
で、ＤＲＡＭ部とロジック部を同時に順次形成すること
が可能となることから、製造工程の簡略化や工程数削減
が図れる。
て、ＤＲＡＭ部およびロジック部のゲート電極や拡散層
上を同時に自己整合的にシリサイドを形成する方法があ
る。この方法は、サリサイド法（Self Aligned Silicid
e : Salicide）と呼ばれ、ロジックデバイスにおけるト
ランジスタの高性能化、高集積化の実現を目的として、
広く採用されている方法である。この方法を用いること
で、ＤＲＡＭ部とロジック部を同時に順次形成すること
が可能となることから、製造工程の簡略化や工程数削減
が図れる。
【００１１】しかし、この場合においても新たな問題が
生じている。即ち、上述のようにＤＲＡＭ部とロジック
部とのゲート電極上および拡散層上に同時にシリサイド
を形成する場合は、ＤＲＡＭの容量形成工程をシリサイ
ド形成工程後に行うことが、現状では一般的である。し
かしながら、シリサイド膜を形成した後に容量形成工程
での高温の熱処理が施される結果、容量形成工程時にシ
リサイド膜の凝集が生じて高抵抗化し、特に、ゲート電
極上に形成されるシリサイド膜の耐熱性が乏しくなると
いう問題がある。
生じている。即ち、上述のようにＤＲＡＭ部とロジック
部とのゲート電極上および拡散層上に同時にシリサイド
を形成する場合は、ＤＲＡＭの容量形成工程をシリサイ
ド形成工程後に行うことが、現状では一般的である。し
かしながら、シリサイド膜を形成した後に容量形成工程
での高温の熱処理が施される結果、容量形成工程時にシ
リサイド膜の凝集が生じて高抵抗化し、特に、ゲート電
極上に形成されるシリサイド膜の耐熱性が乏しくなると
いう問題がある。
【００１２】ここで、シリサイド膜の凝集について説明
する。シリサイド膜は、ミクロに見ると同じ結晶性をも
ったグレイン（粒）の集まりでできており、それぞれの
グレインとグレインとの界面を粒界という。シリサイド
膜の凝集とは、この粒界にシリサイド膜中のシリコンが
析出してグレインの粒界が高抵抗化してしまう現象であ
る。一般的にシリサイドの耐熱性は、シリサイド形成膜
厚、配線幅、下地シリコンの結晶性などに影響すること
が知られている。
する。シリサイド膜は、ミクロに見ると同じ結晶性をも
ったグレイン（粒）の集まりでできており、それぞれの
グレインとグレインとの界面を粒界という。シリサイド
膜の凝集とは、この粒界にシリサイド膜中のシリコンが
析出してグレインの粒界が高抵抗化してしまう現象であ
る。一般的にシリサイドの耐熱性は、シリサイド形成膜
厚、配線幅、下地シリコンの結晶性などに影響すること
が知られている。
【００１３】シリサイド形成膜厚においては、シリサイ
ドの膜厚が薄くなるにつれて、耐熱性の劣化が顕著であ
り、デバイスの微細化、高集積化に伴って拡散層の浅接
合化が進んでいるため、形成可能なシリサイドの膜厚に
おいても薄膜化が進み、耐熱性の劣化が問題となる。ま
た、ゲート電極や拡散層の配線幅についても、微細化が
進むことで耐熱性の劣化の原因となる。さらに、下地シ
リコンの結晶性については、ゲート電極を構成する多結
晶シリコンと拡散層を構成する単結晶シリコンがある
が、多結晶シリコンで構成されているゲート電極上に形
成されるシリサイド膜の耐熱性が乏しいことが明らかと
なっている。
ドの膜厚が薄くなるにつれて、耐熱性の劣化が顕著であ
り、デバイスの微細化、高集積化に伴って拡散層の浅接
合化が進んでいるため、形成可能なシリサイドの膜厚に
おいても薄膜化が進み、耐熱性の劣化が問題となる。ま
た、ゲート電極や拡散層の配線幅についても、微細化が
進むことで耐熱性の劣化の原因となる。さらに、下地シ
リコンの結晶性については、ゲート電極を構成する多結
晶シリコンと拡散層を構成する単結晶シリコンがある
が、多結晶シリコンで構成されているゲート電極上に形
成されるシリサイド膜の耐熱性が乏しいことが明らかと
なっている。
【００１４】現在、その原因として、多結晶シリコンの
ためにシリコンのグレインの粒界が存在していること
で、そのグレインを引きずってシリサイドのグレインが
形成されるため、単結晶上に比べてシリサイドのグレイ
ンが不均一に形成されることや、単結晶シリコンとシリ
サイド界面に比べて、多結晶シリコンとシリサイド界面
の方が界面の結合状態が弱く、シリサイド膜中のシリコ
ンが下地シリコンに析出しやすいと考えられている。
ためにシリコンのグレインの粒界が存在していること
で、そのグレインを引きずってシリサイドのグレインが
形成されるため、単結晶上に比べてシリサイドのグレイ
ンが不均一に形成されることや、単結晶シリコンとシリ
サイド界面に比べて、多結晶シリコンとシリサイド界面
の方が界面の結合状態が弱く、シリサイド膜中のシリコ
ンが下地シリコンに析出しやすいと考えられている。
【００１５】本発明の目的は、ゲート上に形成するシリ
サイド膜の耐熱性を向上し、高信頼性を有する半導体装
置及びその製造方法を提供することにある。
サイド膜の耐熱性を向上し、高信頼性を有する半導体装
置及びその製造方法を提供することにある。
【００１６】
【課題を解決するための手段】前記課題を解決するため
に、請求項１記載の発明は、半導体基板上に形成された
ゲート電極および拡散層と、拡散層上に形成された所定
の厚さを有する第１の高融点金属シリサイド膜と、ゲー
ト電極上に形成された所定の厚さよりも大きい厚さを有
する第２の高融点金属シリサイド膜とを備えたことを特
徴とする。
に、請求項１記載の発明は、半導体基板上に形成された
ゲート電極および拡散層と、拡散層上に形成された所定
の厚さを有する第１の高融点金属シリサイド膜と、ゲー
ト電極上に形成された所定の厚さよりも大きい厚さを有
する第２の高融点金属シリサイド膜とを備えたことを特
徴とする。
【００１７】請求項２記載の発明は、半導体基板上にゲ
ート電極および拡散層をそれぞれ形成する工程と、ゲー
ト電極上にシリサイド化反応を抑制するマスク膜を形成
した状態でゲート電極をパターニングして拡散層上に第
１の高融点金属シリサイド膜を所定の厚さで形成する工
程と、層間膜を形成して平坦化する工程と、ゲート電極
上に形成されたマスク膜を除去した後、第２の高融点金
属シリサイド膜を所定の厚さよりも大きい厚さで形成す
る工程とを備えたことを特徴とする。
ート電極および拡散層をそれぞれ形成する工程と、ゲー
ト電極上にシリサイド化反応を抑制するマスク膜を形成
した状態でゲート電極をパターニングして拡散層上に第
１の高融点金属シリサイド膜を所定の厚さで形成する工
程と、層間膜を形成して平坦化する工程と、ゲート電極
上に形成されたマスク膜を除去した後、第２の高融点金
属シリサイド膜を所定の厚さよりも大きい厚さで形成す
る工程とを備えたことを特徴とする。
【００１８】請求項３記載の発明は、半導体基板上に選
択的に形成される絶縁膜間に高融点金属シリサイド層を
形成する半導体装置の製造方法において、半導体基板上
にゲートポリシリコンを形成する工程と、ゲートポリシ
リコンにイオン注入を行う工程と、ゲートポリシリコン
上に窒化膜を形成する工程と、窒化膜をパターニングし
てゲートポリシリコンをエッチングしゲート電極を形成
する工程と、ゲート電極の側壁にサイドウォールを形成
する工程と、半導体基板にイオン注入を行う工程と、熱
処理を行ってＮ型のゲート電極またはＰ型のゲート電極
と拡散層とを形成する工程と、拡散層上に第１の高融点
金属シリサイド膜を所定の厚さで形成する工程と、層間
膜を堆積する工程と、層間膜を平坦化してゲート電極上
の窒化膜を露出させる工程と、窒化膜を除去する工程
と、ゲート電極上に第２の高融点金属シリサイド膜を所
定の厚さよりも大きい厚さで形成する工程とを備えたこ
とを特徴とする。
択的に形成される絶縁膜間に高融点金属シリサイド層を
形成する半導体装置の製造方法において、半導体基板上
にゲートポリシリコンを形成する工程と、ゲートポリシ
リコンにイオン注入を行う工程と、ゲートポリシリコン
上に窒化膜を形成する工程と、窒化膜をパターニングし
てゲートポリシリコンをエッチングしゲート電極を形成
する工程と、ゲート電極の側壁にサイドウォールを形成
する工程と、半導体基板にイオン注入を行う工程と、熱
処理を行ってＮ型のゲート電極またはＰ型のゲート電極
と拡散層とを形成する工程と、拡散層上に第１の高融点
金属シリサイド膜を所定の厚さで形成する工程と、層間
膜を堆積する工程と、層間膜を平坦化してゲート電極上
の窒化膜を露出させる工程と、窒化膜を除去する工程
と、ゲート電極上に第２の高融点金属シリサイド膜を所
定の厚さよりも大きい厚さで形成する工程とを備えたこ
とを特徴とする。
【００１９】請求項４記載の発明は、半導体基板上に選
択的に形成される絶縁膜間に高融点金属シリサイド層を
形成する半導体装置の製造方法において、半導体基板上
にゲートポリシリコンを形成する工程と、ゲートポリシ
リコンにイオン注入を行う工程と、ゲートポリシリコン
上に酸化膜を形成する工程と、酸化膜上に窒化膜を形成
する工程と、酸化膜および窒化膜をパターニングしてゲ
ートポリシリコンをエッチングしゲート電極を形成する
工程と、ゲート電極の側壁にサイドウォールを形成する
工程と、半導体基板にイオン注入を行う工程と、熱処理
を行ってＮ型のゲート電極またはＰ型のゲート電極と拡
散層とを形成する工程と、拡散層上に第１の高融点金属
シリサイド膜を所定の厚さで形成する工程と、層間膜を
堆積する工程と、層間膜を平坦化してゲート電極上の窒
化膜を露出させる工程と、窒化膜を除去する工程と、ゲ
ート電極上に第２の高融点金属シリサイド膜を所定の厚
さよりも大きい厚さで形成する工程とを備えたことを特
徴とする。
択的に形成される絶縁膜間に高融点金属シリサイド層を
形成する半導体装置の製造方法において、半導体基板上
にゲートポリシリコンを形成する工程と、ゲートポリシ
リコンにイオン注入を行う工程と、ゲートポリシリコン
上に酸化膜を形成する工程と、酸化膜上に窒化膜を形成
する工程と、酸化膜および窒化膜をパターニングしてゲ
ートポリシリコンをエッチングしゲート電極を形成する
工程と、ゲート電極の側壁にサイドウォールを形成する
工程と、半導体基板にイオン注入を行う工程と、熱処理
を行ってＮ型のゲート電極またはＰ型のゲート電極と拡
散層とを形成する工程と、拡散層上に第１の高融点金属
シリサイド膜を所定の厚さで形成する工程と、層間膜を
堆積する工程と、層間膜を平坦化してゲート電極上の窒
化膜を露出させる工程と、窒化膜を除去する工程と、ゲ
ート電極上に第２の高融点金属シリサイド膜を所定の厚
さよりも大きい厚さで形成する工程とを備えたことを特
徴とする。
【００２０】請求項５記載の発明は、半導体基板上に選
択的に形成される絶縁膜間に高融点金属シリサイド層を
形成する半導体装置の製造方法において、半導体基板上
にゲートポリシリコンを形成する工程と、ゲートポリシ
リコンにイオン注入を行う工程と、ゲートポリシリコン
上に酸化膜を形成する工程と、酸化膜をパターニングし
てゲートポリシリコンをエッチングしゲート電極を形成
する工程と、ゲート電極の側壁にサイドウォールを形成
する工程と、半導体基板にイオン注入を行う工程と、熱
処理を行ってＮ型のゲート電極またはＰ型のゲート電極
と拡散層とを形成する工程と、拡散層上に第１の高融点
金属シリサイド膜を所定の厚さで形成する工程と、層間
膜を堆積する工程と、層間膜を平坦化してゲート電極上
の酸化膜を露出させる工程と、酸化膜を除去する工程
と、ゲート電極上に第２の高融点金属シリサイド膜を所
定の厚さよりも大きい厚さで形成する工程とを備えたこ
とを特徴とする。
択的に形成される絶縁膜間に高融点金属シリサイド層を
形成する半導体装置の製造方法において、半導体基板上
にゲートポリシリコンを形成する工程と、ゲートポリシ
リコンにイオン注入を行う工程と、ゲートポリシリコン
上に酸化膜を形成する工程と、酸化膜をパターニングし
てゲートポリシリコンをエッチングしゲート電極を形成
する工程と、ゲート電極の側壁にサイドウォールを形成
する工程と、半導体基板にイオン注入を行う工程と、熱
処理を行ってＮ型のゲート電極またはＰ型のゲート電極
と拡散層とを形成する工程と、拡散層上に第１の高融点
金属シリサイド膜を所定の厚さで形成する工程と、層間
膜を堆積する工程と、層間膜を平坦化してゲート電極上
の酸化膜を露出させる工程と、酸化膜を除去する工程
と、ゲート電極上に第２の高融点金属シリサイド膜を所
定の厚さよりも大きい厚さで形成する工程とを備えたこ
とを特徴とする。
【００２１】請求項６記載の発明は、半導体基板上に選
択的に形成される絶縁膜間に高融点金属シリサイド層を
形成する半導体装置の製造方法において、半導体基板上
にゲートポリシリコンを形成する工程と、ゲートポリシ
リコンにイオン注入を行う工程と、ゲートポリシリコン
上に酸化膜を形成する工程と、酸化膜をパターニングし
てゲートポリシリコンをエッチングしゲート電極を形成
する工程と、ゲート電極の側壁にサイドウォールを形成
する工程と、半導体基板にイオン注入を行う工程と、熱
処理を行ってＮ型のゲート電極またはＰ型のゲート電極
と拡散層とを形成する工程と、拡散層上に第１の高融点
金属シリサイド膜を所定の厚さで形成する工程と、層間
膜を堆積する工程と、層間膜を平坦化してゲート電極を
露出させる工程と、ゲート電極上に第２の高融点金属シ
リサイド膜を所定の厚さよりも大きい厚さで形成する工
程とを備えたことを特徴とする。
択的に形成される絶縁膜間に高融点金属シリサイド層を
形成する半導体装置の製造方法において、半導体基板上
にゲートポリシリコンを形成する工程と、ゲートポリシ
リコンにイオン注入を行う工程と、ゲートポリシリコン
上に酸化膜を形成する工程と、酸化膜をパターニングし
てゲートポリシリコンをエッチングしゲート電極を形成
する工程と、ゲート電極の側壁にサイドウォールを形成
する工程と、半導体基板にイオン注入を行う工程と、熱
処理を行ってＮ型のゲート電極またはＰ型のゲート電極
と拡散層とを形成する工程と、拡散層上に第１の高融点
金属シリサイド膜を所定の厚さで形成する工程と、層間
膜を堆積する工程と、層間膜を平坦化してゲート電極を
露出させる工程と、ゲート電極上に第２の高融点金属シ
リサイド膜を所定の厚さよりも大きい厚さで形成する工
程とを備えたことを特徴とする。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態を添付
図面に基づいて詳細に説明する。上述したように、拡散
層上に形成するシリサイド膜に比べて、ゲート上に形成
するシリサイド膜の耐熱性が乏しい。このために本実施
の形態では、拡散層上に形成するシリサイド膜に比べて
厚いシリサイド膜をゲート上に形成することで、ゲート
上に形成するシリサイド膜の耐熱性を向上するようにし
ている。
図面に基づいて詳細に説明する。上述したように、拡散
層上に形成するシリサイド膜に比べて、ゲート上に形成
するシリサイド膜の耐熱性が乏しい。このために本実施
の形態では、拡散層上に形成するシリサイド膜に比べて
厚いシリサイド膜をゲート上に形成することで、ゲート
上に形成するシリサイド膜の耐熱性を向上するようにし
ている。
【００２３】上記のように、拡散層上に形成されるシリ
サイド膜に比べて厚いシリサイド膜をゲート上に形成す
るために、本実施の形態においては、予めゲート上にシ
リサイド化反応を抑制するマスク膜を形成した状態でゲ
ートをパターニングして、一旦、拡散層上にのみ第１の
シリサイド膜を形成する。この際には、浅い接合に合わ
せて薄くシリサイド膜を形成する。次に、層間膜を形成
して平坦化した後、ゲート上のマスク膜を除去して、第
２のシリサイド膜を形成する。この際には、シリサイド
膜厚は浅い接合に依存しない状態で形成できるため、拡
散層上のシリサイド膜に比べてゲート上の形成するシリ
サイド膜を厚くできる。この結果、ゲート上に形成する
シリサイド膜の耐熱性を向上でき、高信頼性を有する半
導体装置を実現することができる。
サイド膜に比べて厚いシリサイド膜をゲート上に形成す
るために、本実施の形態においては、予めゲート上にシ
リサイド化反応を抑制するマスク膜を形成した状態でゲ
ートをパターニングして、一旦、拡散層上にのみ第１の
シリサイド膜を形成する。この際には、浅い接合に合わ
せて薄くシリサイド膜を形成する。次に、層間膜を形成
して平坦化した後、ゲート上のマスク膜を除去して、第
２のシリサイド膜を形成する。この際には、シリサイド
膜厚は浅い接合に依存しない状態で形成できるため、拡
散層上のシリサイド膜に比べてゲート上の形成するシリ
サイド膜を厚くできる。この結果、ゲート上に形成する
シリサイド膜の耐熱性を向上でき、高信頼性を有する半
導体装置を実現することができる。
【００２４】次に、本発明の実施形態による半導体装置
の製造方法について、図１（ａ）〜（ｃ）、図２（ｄ）
〜（ｆ）の工程順に示した縦断面図を参照して説明す
る。まず、図１（ａ）に示されるように、フィールド絶
縁膜としてフィールド酸化膜１０１を形成する。このフ
ィールド酸化膜１０１に囲まれた活性領域に、順次にゲ
ート酸化膜１０２、ゲートポリシリコン１０３を成長す
る。次いで、イオン注入法により、ゲートポリシリコン
にイオン注入を行い、不純物を導入する。次いで、酸化
膜１０４、窒化膜１０５を順次堆積する。
の製造方法について、図１（ａ）〜（ｃ）、図２（ｄ）
〜（ｆ）の工程順に示した縦断面図を参照して説明す
る。まず、図１（ａ）に示されるように、フィールド絶
縁膜としてフィールド酸化膜１０１を形成する。このフ
ィールド酸化膜１０１に囲まれた活性領域に、順次にゲ
ート酸化膜１０２、ゲートポリシリコン１０３を成長す
る。次いで、イオン注入法により、ゲートポリシリコン
にイオン注入を行い、不純物を導入する。次いで、酸化
膜１０４、窒化膜１０５を順次堆積する。
【００２５】次いで、既知の手法であるフォトリソグラ
フィー法とドライエッチング法により、酸化膜１０４、
窒化膜１０５をパターニングして、これら酸化膜１０
４、窒化膜１０５をマスクにして、ゲートポリシリコン
１０３をパターンニングして窒化膜、酸化膜、ゲートポ
リシリコンゲート電極を形成する。次いで、ゲートポリ
シリコン１０３の側面に、例えば、シリコン酸化膜から
構成されるサイドウォール１０６を既知のＣＶＤ技術と
エッチング技術を用いて形成する。次に、フォトリソグ
ラフィー法とイオン注入法と熱処理を行うことで、不純
物を活性化して、それぞれＰ型のゲート電極またはＮ型
のゲート電極および拡散層１０７を形成する。
フィー法とドライエッチング法により、酸化膜１０４、
窒化膜１０５をパターニングして、これら酸化膜１０
４、窒化膜１０５をマスクにして、ゲートポリシリコン
１０３をパターンニングして窒化膜、酸化膜、ゲートポ
リシリコンゲート電極を形成する。次いで、ゲートポリ
シリコン１０３の側面に、例えば、シリコン酸化膜から
構成されるサイドウォール１０６を既知のＣＶＤ技術と
エッチング技術を用いて形成する。次に、フォトリソグ
ラフィー法とイオン注入法と熱処理を行うことで、不純
物を活性化して、それぞれＰ型のゲート電極またはＮ型
のゲート電極および拡散層１０７を形成する。
【００２６】次に、図１（ｂ）に示されるように、拡散
層１０７上のシリコン表面の自然酸化膜を除去し、例え
ば、チタンをスパッタ堆積する。次に、窒素雰囲気中で
７００℃以下のＲＴＡを行うことにより、シリコンと接
触するチタンのみをシリサイド化し、Ｃ４９型構造のチ
タンシリサイドを形成する。また、この際、フィールド
酸化膜１０１、サイドウォール１０６およびゲートポリ
シリコン１０３上に存在する窒化膜１０５と接触するチ
タンと半導体基板上のチタンの一部は窒化されて窒化チ
タンとなる。
層１０７上のシリコン表面の自然酸化膜を除去し、例え
ば、チタンをスパッタ堆積する。次に、窒素雰囲気中で
７００℃以下のＲＴＡを行うことにより、シリコンと接
触するチタンのみをシリサイド化し、Ｃ４９型構造のチ
タンシリサイドを形成する。また、この際、フィールド
酸化膜１０１、サイドウォール１０６およびゲートポリ
シリコン１０３上に存在する窒化膜１０５と接触するチ
タンと半導体基板上のチタンの一部は窒化されて窒化チ
タンとなる。
【００２７】次に、アンモニア水および過酸化水素水等
の混合液などにより、選択的にウエットエッチングし、
未反応チタンと窒化チタンのみを除去する。次いで、上
述のＲＴＡよりも高温（８００℃以上）のＲＴＡを行
い、上記のＣ４９型構造のチタンシリサイドよりも電気
抵抗率の低いＣ５４型構造の第１のチタンシリサイド膜
１０８を所定の厚さで形成する。次に、図１（ｃ）に示
されるように、酸化膜からなる層間膜１０９ａを形成す
る。
の混合液などにより、選択的にウエットエッチングし、
未反応チタンと窒化チタンのみを除去する。次いで、上
述のＲＴＡよりも高温（８００℃以上）のＲＴＡを行
い、上記のＣ４９型構造のチタンシリサイドよりも電気
抵抗率の低いＣ５４型構造の第１のチタンシリサイド膜
１０８を所定の厚さで形成する。次に、図１（ｃ）に示
されるように、酸化膜からなる層間膜１０９ａを形成す
る。
【００２８】次いで、図２（ｄ）に示されるように、Ｃ
ＭＰ法やエッチバック法などにより層間膜１０９ａを平
坦化し、窒化膜１０５が露出するまで層間膜１０９ａを
エッチバックして第１の層間膜１０９を形成する。
ＭＰ法やエッチバック法などにより層間膜１０９ａを平
坦化し、窒化膜１０５が露出するまで層間膜１０９ａを
エッチバックして第１の層間膜１０９を形成する。
【００２９】次いで、図２（ｅ）に示されるように、窒
化膜１０５を例えば、ウエットエッチング法により除去
する。
化膜１０５を例えば、ウエットエッチング法により除去
する。
【００３０】次いで、図２（ｆ）に示されるように、ゲ
ートポリシリコン１０３上の酸化膜１０４を、例えば、
ウエットエッチングにより除去した後、上述のように再
度、チタンを堆積して、２段階の熱処理およびウエット
エッチングを行うことにより、第２のチタンシリサイド
膜１１０をゲート電極上に形成する。この際、第１のチ
タンシリサイド膜１０８に比べて、第２のチタンシリサ
イド膜１１０を厚く形成する。次に、再度、層間膜を形
成して、ＣＭＰ法やエッチバック法により、この層間膜
を平坦化して、第２の層間膜１１１を形成する。
ートポリシリコン１０３上の酸化膜１０４を、例えば、
ウエットエッチングにより除去した後、上述のように再
度、チタンを堆積して、２段階の熱処理およびウエット
エッチングを行うことにより、第２のチタンシリサイド
膜１１０をゲート電極上に形成する。この際、第１のチ
タンシリサイド膜１０８に比べて、第２のチタンシリサ
イド膜１１０を厚く形成する。次に、再度、層間膜を形
成して、ＣＭＰ法やエッチバック法により、この層間膜
を平坦化して、第２の層間膜１１１を形成する。
【００３１】尚、本実施の形態においては、チタン（Ｔ
ｉ）の代わりに、コバルト（Ｃｏ）、ニッケル（Ｎｉ）
等のその他の高融点金属を用いても同様の効果が得られ
ることは言うまでもない。さらに、第１のシリサイド膜
と第２のシリサイド膜が同一の高融点金属である必要も
なく、任意のシリサイド材料を選択することが可能であ
る。
ｉ）の代わりに、コバルト（Ｃｏ）、ニッケル（Ｎｉ）
等のその他の高融点金属を用いても同様の効果が得られ
ることは言うまでもない。さらに、第１のシリサイド膜
と第２のシリサイド膜が同一の高融点金属である必要も
なく、任意のシリサイド材料を選択することが可能であ
る。
【００３２】また、本実施の形態においては、酸化膜１
０４、窒化膜１０５を順次形成しているが、酸化膜のみ
または窒化膜のみを形成してもよい。その場合、ゲート
電極、拡散層、層間膜を形成してから、酸化膜または窒
化膜を露出させた後、これを除去するようにしてよい。
また、酸化膜のみを形成する場合、酸化膜を露出させた
後、あるいはゲート電極を露出させた後に、第２のチタ
ンシリサイドを形成するようにしてよい。
０４、窒化膜１０５を順次形成しているが、酸化膜のみ
または窒化膜のみを形成してもよい。その場合、ゲート
電極、拡散層、層間膜を形成してから、酸化膜または窒
化膜を露出させた後、これを除去するようにしてよい。
また、酸化膜のみを形成する場合、酸化膜を露出させた
後、あるいはゲート電極を露出させた後に、第２のチタ
ンシリサイドを形成するようにしてよい。
【００３３】
【発明の効果】以上の説明より明らかなように、本発明
の半導体装置及びその製造方法によれば、ゲート電極上
に形成される高融点金属シリサイドの膜厚を拡散層上に
形成される高融点金属シリサイドの膜厚より厚くしたこ
とにより、ゲート電極上に形成されるシリサイド膜の耐
熱性を向上させることができ、これにより高信頼性を有
する半導体装置を実現することができる。
の半導体装置及びその製造方法によれば、ゲート電極上
に形成される高融点金属シリサイドの膜厚を拡散層上に
形成される高融点金属シリサイドの膜厚より厚くしたこ
とにより、ゲート電極上に形成されるシリサイド膜の耐
熱性を向上させることができ、これにより高信頼性を有
する半導体装置を実現することができる。
【図１】本発明による半導体装置の製造方法を工程順に
示した断面図である。
示した断面図である。
【図２】図１の半導体装置の製造方法の工程順の続きを
示した断面図である。
示した断面図である。
【図３】従来の半導体装置の製造方法を工程順に示した
断面図である。
断面図である。
１０１ フィールド酸化膜 １０２ ゲート電極 １０３ ゲートポリシリコン １０４ 酸化膜 １０５ 窒化膜 １０６ サイドウォール １０７ 拡散層 １０８ 第１のチタンシリサイド １０９ 第１の層間膜 １１０ 第２のチタンシリサイド １１１ 第２の層間膜
Claims (6)
- 【請求項１】 半導体基板上に形成されたゲート電極お
よび拡散層と、 該拡散層上に形成された所定の厚さを有する第１の高融
点金属シリサイド膜と、 前記ゲート電極上に形成された前記所定の厚さよりも大
きい厚さを有する第２の高融点金属シリサイド膜とを備
えたことを特徴とする半導体装置。 - 【請求項２】 半導体基板上にゲート電極および拡散層
をそれぞれ形成する工程と、 前記ゲート電極上にシリサイド化反応を抑制するマスク
膜を形成した状態で前記ゲート電極をパターニングして
前記拡散層上に第１の高融点金属シリサイド膜を所定の
厚さで形成する工程と、 層間膜を形成して平坦化する工程と、 前記ゲート電極上に形成された前記マスク膜を除去した
後、第２の高融点金属シリサイド膜を前記所定の厚さよ
りも大きい厚さで形成する工程とを備えたことを特徴と
する半導体装置の製造方法。 - 【請求項３】 半導体基板上に選択的に形成される絶縁
膜間に高融点金属シリサイド層を形成する半導体装置の
製造方法において、 前記半導体基板上にゲートポリシリコンを形成する工程
と、 前記ゲートポリシリコンにイオン注入を行う工程と、 前記ゲートポリシリコン上に窒化膜を形成する工程と、 前記窒化膜をパターニングして前記ゲートポリシリコン
をエッチングしゲート電極を形成する工程と、 前記ゲート電極の側壁にサイドウォールを形成する工程
と、 前記半導体基板にイオン注入を行う工程と、 熱処理を行ってＮ型のゲート電極またはＰ型のゲート電
極と拡散層とを形成する工程と、 前記拡散層上に第１の高融点金属シリサイド膜を所定の
厚さで形成する工程と、 層間膜を堆積する工程と、 前記層間膜を平坦化して前記ゲート電極上の前記窒化膜
を露出させる工程と、 前記窒化膜を除去する工程と、 前記ゲート電極上に第２の高融点金属シリサイド膜を前
記所定の厚さよりも大きい厚さで形成する工程とを備え
たことを特徴とする半導体装置の製造方法。 - 【請求項４】 半導体基板上に選択的に形成される絶縁
膜間に高融点金属シリサイド層を形成する半導体装置の
製造方法において、 前記半導体基板上にゲートポリシリコンを形成する工程
と、 前記ゲートポリシリコンにイオン注入を行う工程と、 前記ゲートポリシリコン上に酸化膜を形成する工程と、 前記酸化膜上に窒化膜を形成する工程と、 前記酸化膜および前記窒化膜をパターニングして前記ゲ
ートポリシリコンをエッチングしゲート電極を形成する
工程と、 前記ゲート電極の側壁にサイドウォールを形成する工程
と、 前記半導体基板にイオン注入を行う工程と、 熱処理を行ってＮ型のゲート電極またはＰ型のゲート電
極と拡散層とを形成する工程と、 前記拡散層上に第１の高融点金属シリサイド膜を所定の
厚さで形成する工程と、 層間膜を堆積する工程と、 前記層間膜を平坦化して前記ゲート電極上の前記窒化膜
を露出させる工程と、 前記窒化膜を除去する工程と、 前記ゲート電極上に第２の高融点金属シリサイド膜を前
記所定の厚さよりも大きい厚さで形成する工程とを備え
たことを特徴とする半導体装置の製造方法。 - 【請求項５】 半導体基板上に選択的に形成される絶縁
膜間に高融点金属シリサイド層を形成する半導体装置の
製造方法において、 前記半導体基板上にゲートポリシリコンを形成する工程
と、 前記ゲートポリシリコンにイオン注入を行う工程と、 前記ゲートポリシリコン上に酸化膜を形成する工程と、 前記酸化膜をパターニングして前記ゲートポリシリコン
をエッチングしゲート電極を形成する工程と、 前記ゲート電極の側壁にサイドウォールを形成する工程
と、 前記半導体基板にイオン注入を行う工程と、 熱処理を行ってＮ型のゲート電極またはＰ型のゲート電
極と拡散層とを形成する工程と、 前記拡散層上に第１の高融点金属シリサイド膜を所定の
厚さで形成する工程と、 層間膜を堆積する工程と、 前記層間膜を平坦化して前記ゲート電極上の前記酸化膜
を露出させる工程と、 前記酸化膜を除去する工程と、 前記ゲート電極上に第２の高融点金属シリサイド膜を前
記所定の厚さよりも大きい厚さで形成する工程とを備え
たことを特徴とする半導体装置の製造方法。 - 【請求項６】 半導体基板上に選択的に形成される絶縁
膜間に高融点金属シリサイド層を形成する半導体装置の
製造方法において、 前記半導体基板上にゲートポリシリコンを形成する工程
と、 前記ゲートポリシリコンにイオン注入を行う工程と、 前記ゲートポリシリコン上に酸化膜を形成する工程と、 前記酸化膜をパターニングして前記ゲートポリシリコン
をエッチングしゲート電極を形成する工程と、 前記ゲート電極の側壁にサイドウォールを形成する工程
と、 前記半導体基板にイオン注入を行う工程と、 熱処理を行ってＮ型のゲート電極またはＰ型のゲート電
極と拡散層とを形成する工程と、 前記拡散層上に第１の高融点金属シリサイド膜を所定の
厚さで形成する工程と、 層間膜を堆積する工程と、 前記層間膜を平坦化して前記ゲート電極を露出させる工
程と、 前記ゲート電極上に第２の高融点金属シリサイド膜を前
記所定の厚さよりも大きい厚さで形成する工程とを備え
たことを特徴とする半導体装置の製造方法。
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|---|---|---|---|
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|---|---|---|---|
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|---|---|
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ID=17252089
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|---|---|---|---|
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Cited By (7)
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|---|---|---|---|---|
| US6825113B2 (en) * | 1998-02-19 | 2004-11-30 | Micron Technology, Inc. | Asymmetric, double-sided self-aligned silicide and method of forming the same |
| US6838366B2 (en) | 2001-04-19 | 2005-01-04 | Seiko Epson Corporation | MOS transistors and methods for manufacturing the same |
| KR100486297B1 (ko) * | 2003-01-08 | 2005-04-29 | 삼성전자주식회사 | 게이트 상에 두꺼운 금속 실리사이드층을 형성하는 방법 |
| JP2006073859A (ja) * | 2004-09-03 | 2006-03-16 | Samsung Electronics Co Ltd | 半導体装置及びその製造方法 |
| JP2006295025A (ja) * | 2005-04-14 | 2006-10-26 | Sharp Corp | 半導体装置およびその製造方法 |
| JP2007208242A (ja) * | 2005-12-23 | 2007-08-16 | Interuniv Micro Electronica Centrum Vzw | ゲート電極の高さの制御方法 |
| JP2012124519A (ja) * | 2004-07-06 | 2012-06-28 | Internatl Business Mach Corp <Ibm> | シリサイド化金属ゲートの形成のための方法 |
-
1998
- 1998-09-08 JP JP25348898A patent/JP3168992B2/ja not_active Expired - Fee Related
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