JPH10294463A - トレンチｄｍｏｓ及びその製造方法 - Google Patents
トレンチｄｍｏｓ及びその製造方法Info
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- JPH10294463A JPH10294463A JP10081210A JP8121098A JPH10294463A JP H10294463 A JPH10294463 A JP H10294463A JP 10081210 A JP10081210 A JP 10081210A JP 8121098 A JP8121098 A JP 8121098A JP H10294463 A JPH10294463 A JP H10294463A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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-
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- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
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Abstract
(57)【要約】
【課題】 トレンチゲート構造を持つトレンチＤＭＯＳ
の漏洩電流を減少させ、かつゲート酸化膜の絶縁特性を
向上させることができるトレンチＤＭＯＳ及びその製造
方法を提供すること。 【解決手段】 トレンチ２２の底面および側壁にゲート
酸化膜２４を形成したのち、その内面にアモルファスシ
リコン膜２６を形成し、その内側にトレンチ２２を埋め
るようにポリシリコン膜２８を形成する。
の漏洩電流を減少させ、かつゲート酸化膜の絶縁特性を
向上させることができるトレンチＤＭＯＳ及びその製造
方法を提供すること。 【解決手段】 トレンチ２２の底面および側壁にゲート
酸化膜２４を形成したのち、その内面にアモルファスシ
リコン膜２６を形成し、その内側にトレンチ２２を埋め
るようにポリシリコン膜２８を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関する
ものであり、より具体的には、トレンチゲート構造を持
つＴＤＭＯＳ（Ｔｒｅｎｃｈ Ｄｏｕｂｌｅ Ｄｉｆｆ
ｕｓｅｄ ＭＯＳ）の漏洩電流を減少させ、又、ゲート
酸化膜の絶縁特性を向上させるトレンチＤＭＯＳ及びそ
の製造方法に関するものである。
ものであり、より具体的には、トレンチゲート構造を持
つＴＤＭＯＳ（Ｔｒｅｎｃｈ Ｄｏｕｂｌｅ Ｄｉｆｆ
ｕｓｅｄ ＭＯＳ）の漏洩電流を減少させ、又、ゲート
酸化膜の絶縁特性を向上させるトレンチＤＭＯＳ及びそ
の製造方法に関するものである。
【０００２】
【従来の技術】トレンチゲート構造を持つＴＤＭＯＳ素
子はソースとドレインの間のチャンネル領域をトレンチ
壁面に形成することにより、ゲートに電圧を印加したと
きに発生するソースとドレイン間の電流はトレンチ壁面
を沿って垂直的に流れるようになる。このような、ＴＤ
ＭＯＳのトレンチパターンは一般的に底面角の部分が直
角あるいは緩慢ではない形状を持ち、従って、素子が動
作する時、トレンチ底面角部分に電界が集中する。この
ため、トレンチ底面及び側壁に形成されたゲート酸化膜
の漏洩電流が増加し、ゲート酸化膜の絶縁特性が大きく
低下する問題点が発生する（ＵＳ Ｐａｔｅｎｔ Ｎ
ｏ．５，１４２，６４０“ＴＲＥＮＣＨ ＧＡＴＥ Ｍ
ＥＴＡＬ ＯＸＩＤＥ ＳＥＭＩＣＯＮＤＵＣＴＯＲ
ＦＩＥＬＤＥＦＦＥＣＴ ＴＲＡＮＳＩＳ ＵＴＯ
Ｒ”）。
子はソースとドレインの間のチャンネル領域をトレンチ
壁面に形成することにより、ゲートに電圧を印加したと
きに発生するソースとドレイン間の電流はトレンチ壁面
を沿って垂直的に流れるようになる。このような、ＴＤ
ＭＯＳのトレンチパターンは一般的に底面角の部分が直
角あるいは緩慢ではない形状を持ち、従って、素子が動
作する時、トレンチ底面角部分に電界が集中する。この
ため、トレンチ底面及び側壁に形成されたゲート酸化膜
の漏洩電流が増加し、ゲート酸化膜の絶縁特性が大きく
低下する問題点が発生する（ＵＳ Ｐａｔｅｎｔ Ｎ
ｏ．５，１４２，６４０“ＴＲＥＮＣＨ ＧＡＴＥ Ｍ
ＥＴＡＬ ＯＸＩＤＥ ＳＥＭＩＣＯＮＤＵＣＴＯＲ
ＦＩＥＬＤＥＦＦＥＣＴ ＴＲＡＮＳＩＳ ＵＴＯ
Ｒ”）。
【０００３】又、トレンチ両側上部のソース領域が形成
されているエッジ部分も直角の形態を持つので、電界の
集中によるゲート酸化膜の漏洩電流増加及び絶縁特性低
下の問題点が発生する（ＵＳ Ｐａｔｅｎｔ Ｎｏ．
５，１８３，７７５“ＭＥＴＨＯＤ ＦＯＲ ＦＯＲＭ
ＩＮＧ ＣＡＰＡＣＩＴＯＲ ＩＮ ＴＲＥＮＣＨ Ｏ
Ｆ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＷＡＦＥＲ ＢＹ
ＩＭＰＬＡＮＴＡＴＩＯＮ ＯＦ ＴＲＥＮＣＨ ＳＵ
ＲＦＡＣＥ ＷＩＴＨ ＯＸＹＧＥＮ）。
されているエッジ部分も直角の形態を持つので、電界の
集中によるゲート酸化膜の漏洩電流増加及び絶縁特性低
下の問題点が発生する（ＵＳ Ｐａｔｅｎｔ Ｎｏ．
５，１８３，７７５“ＭＥＴＨＯＤ ＦＯＲ ＦＯＲＭ
ＩＮＧ ＣＡＰＡＣＩＴＯＲ ＩＮ ＴＲＥＮＣＨ Ｏ
Ｆ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＷＡＦＥＲ ＢＹ
ＩＭＰＬＡＮＴＡＴＩＯＮ ＯＦ ＴＲＥＮＣＨ ＳＵ
ＲＦＡＣＥ ＷＩＴＨ ＯＸＹＧＥＮ）。
【０００４】
【発明が解決しようとする課題】上述した問題点を解決
するために提案された本発明の一つの目的は、トレンチ
ゲート構造を持つＴＤＭＯＳの漏洩電流を減少させるこ
とができるトレンチＤＭＯＳ及びその製造方法を提供す
ることである。
するために提案された本発明の一つの目的は、トレンチ
ゲート構造を持つＴＤＭＯＳの漏洩電流を減少させるこ
とができるトレンチＤＭＯＳ及びその製造方法を提供す
ることである。
【０００５】本発明の他の目的はゲート酸化膜の絶縁特
性を向上させるトレンチＤＭＯＳ及びその製造方法を提
供することである。
性を向上させるトレンチＤＭＯＳ及びその製造方法を提
供することである。
【０００６】
【課題を解決するための手段】上述した目的を達成する
ために本発明によると、トレンチＤＭＯＳは、トレンチ
が形成された半導体基板と、前記トレンチの底面及び両
側壁に形成されたゲート酸化膜と、このゲート酸化膜の
底面及び両側壁に形成された第１導電膜と、前記トレン
チを充填して前記第１導電膜上に形成されているが、こ
の第１導電膜と異なる性質を持つ第２導電膜とを具備す
ることを特徴とする。
ために本発明によると、トレンチＤＭＯＳは、トレンチ
が形成された半導体基板と、前記トレンチの底面及び両
側壁に形成されたゲート酸化膜と、このゲート酸化膜の
底面及び両側壁に形成された第１導電膜と、前記トレン
チを充填して前記第１導電膜上に形成されているが、こ
の第１導電膜と異なる性質を持つ第２導電膜とを具備す
ることを特徴とする。
【０００７】上述した目的を達成するために本発明によ
ると、トレンチＤＭＯＳは、第１導電型半導体基板と、
この第１導電型半導体基板上に形成された第２導電型エ
ピタキシャル層と、前記第１導電型半導体基板に到達し
て前記第２導電型エピタキシャル層に形成されたトレン
チと、このトレンチの上部両側のエピタキシャル層に形
成された第１導電型不純物領域と、前記トレンチの底面
及び両側壁に形成されたゲート酸化膜と、このゲート酸
化膜の底面及び両側壁に形成されたアモルファスシリコ
ン膜と、前記トレンチを充填して前記アモルファスシリ
コン膜上に形成されたポリシリコン膜とを具備すること
を特徴とする。
ると、トレンチＤＭＯＳは、第１導電型半導体基板と、
この第１導電型半導体基板上に形成された第２導電型エ
ピタキシャル層と、前記第１導電型半導体基板に到達し
て前記第２導電型エピタキシャル層に形成されたトレン
チと、このトレンチの上部両側のエピタキシャル層に形
成された第１導電型不純物領域と、前記トレンチの底面
及び両側壁に形成されたゲート酸化膜と、このゲート酸
化膜の底面及び両側壁に形成されたアモルファスシリコ
ン膜と、前記トレンチを充填して前記アモルファスシリ
コン膜上に形成されたポリシリコン膜とを具備すること
を特徴とする。
【０００８】上述した目的を達成するために本発明によ
ると、トレンチＤＭＯＳの製造方法は、第１導電型半導
体基板上にガードリングを底面に有する第２導電型エピ
タキシャル層を形成する工程と、前記第２導電型エピタ
キシャル層に不純物イオンを注入して第１導電型不純物
領域を形成する工程と、前記第２導電型エピタキシャル
層上に第１絶縁膜と第２絶縁膜を順次に形成する工程
と、前記第２絶縁膜をマスクとして、前記第１絶縁膜と
前記不純物領域を貫通して前記半導体基板に到達するよ
うに前記エピタキシャル層にトレンチを形成する工程
と、このトレンチの底面及び両側壁に第３絶縁膜を形成
する工程と、この第３絶縁膜の底面及び両側面を含んで
前記第２絶縁膜上に第１導電膜を形成する工程と、この
第１導電膜上に第１導電膜と性質の異なる第２導電膜を
形成する工程とを具備することを特徴とする。
ると、トレンチＤＭＯＳの製造方法は、第１導電型半導
体基板上にガードリングを底面に有する第２導電型エピ
タキシャル層を形成する工程と、前記第２導電型エピタ
キシャル層に不純物イオンを注入して第１導電型不純物
領域を形成する工程と、前記第２導電型エピタキシャル
層上に第１絶縁膜と第２絶縁膜を順次に形成する工程
と、前記第２絶縁膜をマスクとして、前記第１絶縁膜と
前記不純物領域を貫通して前記半導体基板に到達するよ
うに前記エピタキシャル層にトレンチを形成する工程
と、このトレンチの底面及び両側壁に第３絶縁膜を形成
する工程と、この第３絶縁膜の底面及び両側面を含んで
前記第２絶縁膜上に第１導電膜を形成する工程と、この
第１導電膜上に第１導電膜と性質の異なる第２導電膜を
形成する工程とを具備することを特徴とする。
【０００９】上述した目的を達成するために本発明によ
ると、トレンチＤＭＯＳは、第１導電型半導体基板と、
この第１導電型半導体基板上に形成された第２導電型エ
ピタキシャル層と、前記第１導電型半導体基板に到達し
て前記第２導電型エピタキシャルに形成され、上部のエ
ッジ部分はラウンディング形状を持つトレンチと、この
トレンチ上部両側のエピタキシャル層に形成された第１
導電型不純物領域とを具備することを特徴とする。
ると、トレンチＤＭＯＳは、第１導電型半導体基板と、
この第１導電型半導体基板上に形成された第２導電型エ
ピタキシャル層と、前記第１導電型半導体基板に到達し
て前記第２導電型エピタキシャルに形成され、上部のエ
ッジ部分はラウンディング形状を持つトレンチと、この
トレンチ上部両側のエピタキシャル層に形成された第１
導電型不純物領域とを具備することを特徴とする。
【００１０】上述した目的を達成するために本発明によ
ると、トレンチＤＭＯＳの製造方法は、第１導電型半導
体基板上に第２導電型エピタキシャル層を形成する工程
と、前記第２導電型エピタキシャル層に不純物イオンを
注入して不純物領域を形成する工程と、前記第２導電型
エピタキシャル層上に絶縁膜を形成する工程と、トレン
チを形成するトレンチ形成マスクを利用して、前記絶縁
膜と前記エピタキシャル層を順次に食刻してトレンチを
形成する工程と、前記トレンチの上部エッジ部分がラウ
ンディング形状を持つようにトレンチの上部エッジ部分
を食刻する工程とを具備することを特徴とする。
ると、トレンチＤＭＯＳの製造方法は、第１導電型半導
体基板上に第２導電型エピタキシャル層を形成する工程
と、前記第２導電型エピタキシャル層に不純物イオンを
注入して不純物領域を形成する工程と、前記第２導電型
エピタキシャル層上に絶縁膜を形成する工程と、トレン
チを形成するトレンチ形成マスクを利用して、前記絶縁
膜と前記エピタキシャル層を順次に食刻してトレンチを
形成する工程と、前記トレンチの上部エッジ部分がラウ
ンディング形状を持つようにトレンチの上部エッジ部分
を食刻する工程とを具備することを特徴とする。
【００１１】上述した目的を達成するために本発明によ
ると、トレンチＤＭＯＳは、第１導電型半導体基板と、
この第１導電型半導体基板上に形成された第２導電型エ
ピタキシャル層と、前記第１導電型半導体基板に到達し
て前記第２導電型エピタキシャル層に形成され、上部エ
ッジ部分はラウンディング形状を持つトレンチと、この
トレンチの上部両側のエピシタキシャル層に形成された
第１導電型不純物領域と、前記トレンチの底面及び両側
壁に形成されたゲート酸化膜と、このゲート酸化膜の底
面及び両側壁に形成されたポリシリコン膜とを具備する
ことを特徴とする。
ると、トレンチＤＭＯＳは、第１導電型半導体基板と、
この第１導電型半導体基板上に形成された第２導電型エ
ピタキシャル層と、前記第１導電型半導体基板に到達し
て前記第２導電型エピタキシャル層に形成され、上部エ
ッジ部分はラウンディング形状を持つトレンチと、この
トレンチの上部両側のエピシタキシャル層に形成された
第１導電型不純物領域と、前記トレンチの底面及び両側
壁に形成されたゲート酸化膜と、このゲート酸化膜の底
面及び両側壁に形成されたポリシリコン膜とを具備する
ことを特徴とする。
【００１２】上述した目的を達成するために本発明によ
ると、トレンチＤＭＯＳの製造方法は、第１導電型半導
体基板上に第２導電型エピタキシャル層を形成する工程
と、前記第２導電型エピタキシャル層に不純物イオンを
注入して不純物領域を形成する工程と、前記第２導電型
エピタキシャル層上に第１絶縁膜を形成する工程と、ト
レンチを形成するトレンチ形成マスクを利用して、前記
第１絶縁膜と前記エピタキシャル層を順次に食刻してト
レンチを形成する工程と、前記トレンチの上部エッジ部
分がラウンディング形状を持つようにトレンチの上部エ
ッジ部分を食刻する工程と、前記トレンチの底面及び両
側壁に第２絶縁膜を形成する工程と、前記第２絶縁膜の
底面及び両側面に第１導電膜を形成する工程と、前記第
１導電膜上に前記第１導電膜と異なる性質の第２導電膜
を形成する工程とを具備することを特徴とする。
ると、トレンチＤＭＯＳの製造方法は、第１導電型半導
体基板上に第２導電型エピタキシャル層を形成する工程
と、前記第２導電型エピタキシャル層に不純物イオンを
注入して不純物領域を形成する工程と、前記第２導電型
エピタキシャル層上に第１絶縁膜を形成する工程と、ト
レンチを形成するトレンチ形成マスクを利用して、前記
第１絶縁膜と前記エピタキシャル層を順次に食刻してト
レンチを形成する工程と、前記トレンチの上部エッジ部
分がラウンディング形状を持つようにトレンチの上部エ
ッジ部分を食刻する工程と、前記トレンチの底面及び両
側壁に第２絶縁膜を形成する工程と、前記第２絶縁膜の
底面及び両側面に第１導電膜を形成する工程と、前記第
１導電膜上に前記第１導電膜と異なる性質の第２導電膜
を形成する工程とを具備することを特徴とする。
【００１３】
【発明の実施の形態】以下本発明の実施の形態を図面を
参照して詳細に説明する。第１実施形態 図１には本発明の第１実施形態による新しいトレンチＤ
ＭＯＳが図示されている。
参照して詳細に説明する。第１実施形態 図１には本発明の第１実施形態による新しいトレンチＤ
ＭＯＳが図示されている。
【００１４】図１を参照すると、本発明の第１実施形態
によるトレンチＤＭＯＳは、Ｎ+ 及びＮ- 型の不純物イ
オンが順次にドーピングされた領域１０ａと１０ｂを有
する半導体基板１０上にエピタキシャル層１４が形成さ
れ、エピタキシャル層１４に不純物イオンを注入してＮ
+ 型ソース領域１６が形成される。エピタキシャル層１
４には貫通してトレンチ２２が形成され、トレンチ２２
の底面及び側壁にはゲート酸化膜２４が形成され、その
内面にはアモルファスシリコン膜２６が形成される。さ
らに、トレンチ２２を充填してアモルファスシリコン膜
２６の内側にはポリシリコン膜２８が形成される。前記
ソース領域１６はトレンチ２２の上部両側に形成されて
いる。エピタキシャル層１４は、Ｐ- 型エピタキシャル
層１４ａの底部にＰ+ 型のガードリング１４ｂを有す
る。
によるトレンチＤＭＯＳは、Ｎ+ 及びＮ- 型の不純物イ
オンが順次にドーピングされた領域１０ａと１０ｂを有
する半導体基板１０上にエピタキシャル層１４が形成さ
れ、エピタキシャル層１４に不純物イオンを注入してＮ
+ 型ソース領域１６が形成される。エピタキシャル層１
４には貫通してトレンチ２２が形成され、トレンチ２２
の底面及び側壁にはゲート酸化膜２４が形成され、その
内面にはアモルファスシリコン膜２６が形成される。さ
らに、トレンチ２２を充填してアモルファスシリコン膜
２６の内側にはポリシリコン膜２８が形成される。前記
ソース領域１６はトレンチ２２の上部両側に形成されて
いる。エピタキシャル層１４は、Ｐ- 型エピタキシャル
層１４ａの底部にＰ+ 型のガードリング１４ｂを有す
る。
【００１５】上述したように、上記トレンチＤＭＯＳは
アモルファスシリコン膜２６とポリシリコン膜２８の二
つの導電膜を持ち、ポリシリコンと性質の異なるアモル
ファスシリコン膜２６がゲート酸化膜２４に接するの
で、ゲート酸化膜２４の歪みは急激に減少する。
アモルファスシリコン膜２６とポリシリコン膜２８の二
つの導電膜を持ち、ポリシリコンと性質の異なるアモル
ファスシリコン膜２６がゲート酸化膜２４に接するの
で、ゲート酸化膜２４の歪みは急激に減少する。
【００１６】図２ないし図４を参照して上述したような
構造を持つ図１のトレンチＤＭＯＳの製造方法を詳細に
説明すると、次のようである。
構造を持つ図１のトレンチＤＭＯＳの製造方法を詳細に
説明すると、次のようである。
【００１７】図２を参照すると、不純物イオンが順次に
ドーピングされたＮ+ 型領域１０ａ及びＮ- 型領域１０
ｂを含む半導体基板１０を形成する。エピタキシャル層
１４をＮ- 型領域１０ｂ上に形成する。エピタキシャル
層１４はＰ- 型エピタキシャル層１４ａと、その底で形
成されたＰ+ 型のガードリング１４ｂを含む。続いて、
エピタキシャル層１４に不純物イオンを注入してＮ+ 型
ソース領域１６を形成する。
ドーピングされたＮ+ 型領域１０ａ及びＮ- 型領域１０
ｂを含む半導体基板１０を形成する。エピタキシャル層
１４をＮ- 型領域１０ｂ上に形成する。エピタキシャル
層１４はＰ- 型エピタキシャル層１４ａと、その底で形
成されたＰ+ 型のガードリング１４ｂを含む。続いて、
エピタキシャル層１４に不純物イオンを注入してＮ+ 型
ソース領域１６を形成する。
【００１８】次に、Ｎ+ 型ソース領域１６を含んでエピ
タキシャル層１４上にトレンチが形成される領域を定義
して熱酸化膜１８及び窒化膜２０を形成する。熱酸化膜
１８は１０００〜３５００Åの厚さの範囲内で形成され
る。熱酸化膜１８はトレンチを形成するための犠牲的酸
化膜に利用される。次に、窒化膜２０は窒化膜パターン
を形成するようにパターンされる。そして、窒化膜パタ
ーン２０をマスクに使用して、Ｎ+ 型ソース領域１６を
貫通して半導体基板１０まで、エピタキシャル層１４と
熱酸化膜１８を食刻してトレンチ２２を形成する。その
際、熱酸化膜１８は例えば１０：１の比率で作られたＢ
ＯＥソルーションを使用して除去される。
タキシャル層１４上にトレンチが形成される領域を定義
して熱酸化膜１８及び窒化膜２０を形成する。熱酸化膜
１８は１０００〜３５００Åの厚さの範囲内で形成され
る。熱酸化膜１８はトレンチを形成するための犠牲的酸
化膜に利用される。次に、窒化膜２０は窒化膜パターン
を形成するようにパターンされる。そして、窒化膜パタ
ーン２０をマスクに使用して、Ｎ+ 型ソース領域１６を
貫通して半導体基板１０まで、エピタキシャル層１４と
熱酸化膜１８を食刻してトレンチ２２を形成する。その
際、熱酸化膜１８は例えば１０：１の比率で作られたＢ
ＯＥソルーションを使用して除去される。
【００１９】トレンチ２２は図２に図示されているよう
に基板１０のＮ- 型領域１０ｂと接触し、基板１０のＮ
- 型領域１０ｂを部分的に食刻した部分を含む。しか
し、トレンチ２２はＰ+ 型ガードリング１４ｂとは接触
しない。
に基板１０のＮ- 型領域１０ｂと接触し、基板１０のＮ
- 型領域１０ｂを部分的に食刻した部分を含む。しか
し、トレンチ２２はＰ+ 型ガードリング１４ｂとは接触
しない。
【００２０】図３に図示されているように、トレンチ２
２の底面及び側面に約１０００Åの厚さの範囲内でゲー
ト酸化膜２４が熱酸化膜により形成される。この熱酸化
膜２４の工程が終わると、トレンチ２２の両側面には約
１０００Åの厚さの範囲内で熱酸化膜が形成される。し
かし、トレンチの底面と底面のエッジ部分に形成された
酸化物の厚さは約６００〜７００Å範囲内で形成され
る。トレンチ２２の底面エッジ部分が直角になることに
より、トレンチの底面あるいは底面のエッジ部分の酸化
物の厚さはますます薄くなる。このような場合におい
て、ゲート酸化膜２４の電気的特性は非常に悪くなる。
２の底面及び側面に約１０００Åの厚さの範囲内でゲー
ト酸化膜２４が熱酸化膜により形成される。この熱酸化
膜２４の工程が終わると、トレンチ２２の両側面には約
１０００Åの厚さの範囲内で熱酸化膜が形成される。し
かし、トレンチの底面と底面のエッジ部分に形成された
酸化物の厚さは約６００〜７００Å範囲内で形成され
る。トレンチ２２の底面エッジ部分が直角になることに
より、トレンチの底面あるいは底面のエッジ部分の酸化
物の厚さはますます薄くなる。このような場合におい
て、ゲート酸化膜２４の電気的特性は非常に悪くなる。
【００２１】この問題を解決するために、異なる性質を
持つ二つの導電層が図４に図示されるようにゲート酸化
膜２４上に形成される。
持つ二つの導電層が図４に図示されるようにゲート酸化
膜２４上に形成される。
【００２２】すなわち、図４に図示されているように、
第１導電型のアモルファスシリコン膜２６が低圧化学気
相蒸着（ＬＰＣＶＤ；Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈ
ｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）方
法により約５００〜１５００Åの厚さの範囲内で酸化膜
２４に蒸着される。このとき、アモルファスシリコン膜
２６はまた窒化膜２０上にも蒸着される。次に、アモル
ファスシリコン膜２６とは異なる性質を持つ第２導電型
のゲート電極用のためのポリシリコン膜２８がトレンチ
２２を充填してアモルファスシリコン膜２０上に蒸着さ
れる。ポリシリコン膜２８は約１．１５〜１．２５μｍ
の厚さの範囲内で形成される。
第１導電型のアモルファスシリコン膜２６が低圧化学気
相蒸着（ＬＰＣＶＤ；Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈ
ｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）方
法により約５００〜１５００Åの厚さの範囲内で酸化膜
２４に蒸着される。このとき、アモルファスシリコン膜
２６はまた窒化膜２０上にも蒸着される。次に、アモル
ファスシリコン膜２６とは異なる性質を持つ第２導電型
のゲート電極用のためのポリシリコン膜２８がトレンチ
２２を充填してアモルファスシリコン膜２０上に蒸着さ
れる。ポリシリコン膜２８は約１．１５〜１．２５μｍ
の厚さの範囲内で形成される。
【００２３】この実施の形態で、ポリシリコン膜２８に
導電性を与えるため、ＰＯＣＩ3 ドーピング工程やイオ
ン注入が拡散炉内で実行される。
導電性を与えるため、ＰＯＣＩ3 ドーピング工程やイオ
ン注入が拡散炉内で実行される。
【００２４】この実施の形態で、アモルファスシリコン
膜２６は約５４０〜５８０℃の温度範囲及び約２００〜
３００ｍＴｏｒｒの圧力範囲内で形成され、ポリシリコ
ン膜２８は約６２０℃以上の温度で形成される。
膜２６は約５４０〜５８０℃の温度範囲及び約２００〜
３００ｍＴｏｒｒの圧力範囲内で形成され、ポリシリコ
ン膜２８は約６２０℃以上の温度で形成される。
【００２５】上述されたように、ゲート酸化膜２４がア
モルファスシリコン膜２６と直接的に接触するので、ゲ
ート酸化膜２４の歪みは従来の方法と比較してみると、
非常に減少させることができる。これは、約５８０℃よ
り低い温度で蒸着されるアモルファス構造が、高い温度
で形成されるポリシリコンより粒子が大きいからであ
る。又、アモルファスシリコンの粒子は等軸構造を持
つ。このような等軸構造のため蒸着されたポリシリコン
の円形構造が相対的に安定的であり、ゲート酸化膜２４
は損傷を受けなくなる。
モルファスシリコン膜２６と直接的に接触するので、ゲ
ート酸化膜２４の歪みは従来の方法と比較してみると、
非常に減少させることができる。これは、約５８０℃よ
り低い温度で蒸着されるアモルファス構造が、高い温度
で形成されるポリシリコンより粒子が大きいからであ
る。又、アモルファスシリコンの粒子は等軸構造を持
つ。このような等軸構造のため蒸着されたポリシリコン
の円形構造が相対的に安定的であり、ゲート酸化膜２４
は損傷を受けなくなる。
【００２６】第２実施形態 図５は本発明の第２実施形態によるトレンチＤＭＯＳを
示す。また、図６ないし図９は図５に図示されたＤＭＯ
Ｓの製造方法の工程を示す断面図である。
示す。また、図６ないし図９は図５に図示されたＤＭＯ
Ｓの製造方法の工程を示す断面図である。
【００２７】図５を参照すると、本発明の第２実施形態
によるトレンチＤＭＯＳは、Ｎ+ 及びＮ- 型の不純物イ
オンが順次にドープされたＮ+ 型層１００ａとＮ- 型層
１００ｂを有する半導体基板１００上にエピタキシャル
層１０４が形成され、このエピタキシャル層１０４に不
純物イオンを注入してＮ+ 型ソース領域１０６が形成さ
れ、このＮ+ 型ソース領域１０６を貫通してエピタキシ
ャル層１０４にトレンチ１１２が形成されているが、そ
のトレンチ１１２の上部エッジ部分１１４がラウンディ
ング形状を持つように形成されている。ゲート酸化膜１
１６はエピタキシャル層１０４上とトレンチ１１２の底
面と両方の壁面に形成されている。ゲート電極用のため
のポリシリコン膜１１８はトレンチ１１２に満たされて
いるし、ゲート酸化膜１１６上に形成されている。前記
ソース領域１０６はトレンチ１１２の上部両側に形成さ
れている。エピタキシャル層１０４は、Ｐ- 型エピタキ
シャル層１０４ａの底部にＰ+ 型のガードリング１０４
ｂを有する。
によるトレンチＤＭＯＳは、Ｎ+ 及びＮ- 型の不純物イ
オンが順次にドープされたＮ+ 型層１００ａとＮ- 型層
１００ｂを有する半導体基板１００上にエピタキシャル
層１０４が形成され、このエピタキシャル層１０４に不
純物イオンを注入してＮ+ 型ソース領域１０６が形成さ
れ、このＮ+ 型ソース領域１０６を貫通してエピタキシ
ャル層１０４にトレンチ１１２が形成されているが、そ
のトレンチ１１２の上部エッジ部分１１４がラウンディ
ング形状を持つように形成されている。ゲート酸化膜１
１６はエピタキシャル層１０４上とトレンチ１１２の底
面と両方の壁面に形成されている。ゲート電極用のため
のポリシリコン膜１１８はトレンチ１１２に満たされて
いるし、ゲート酸化膜１１６上に形成されている。前記
ソース領域１０６はトレンチ１１２の上部両側に形成さ
れている。エピタキシャル層１０４は、Ｐ- 型エピタキ
シャル層１０４ａの底部にＰ+ 型のガードリング１０４
ｂを有する。
【００２８】上述のように上記トレンチＤＭＯＳはトレ
ンチ１１２の上部エッジ部分がラウンディング形状をも
っているので、電界がトレンチ１１２の上部エッジ部分
でゲート酸化膜１１６に集中することを防ぐことができ
る。
ンチ１１２の上部エッジ部分がラウンディング形状をも
っているので、電界がトレンチ１１２の上部エッジ部分
でゲート酸化膜１１６に集中することを防ぐことができ
る。
【００２９】図６ないし図９を参照して上述したような
構造を持つトレンチＤＭＯＳの製造方法を詳細に説明す
ると、次のようである。
構造を持つトレンチＤＭＯＳの製造方法を詳細に説明す
ると、次のようである。
【００３０】図６を参照すると、半導体基板１００はイ
オン不純物を注入して順次に形成されたＮ+ 型層１００
ａとＮ- 型層１００ｂを持つ。エピタキシャル層１０４
がＮ- 型層１００ｂ上に形成される。エピタキシャル層
１０４はＰ- 型層１０４ａの底面で形成されたＰ+ 型ガ
ードリング１０４ｂを持つ。次に、Ｎ+ 型ソース領域１
０６がエピタキシャル層１０４にＮ+ 不純物イオンを注
入することにより形成される。その後、１０００〜３５
００Åの厚さの範囲の熱酸化膜１０８がエピタキシャル
層１０４上に形成される。この熱酸化膜１０８はトレン
チを形成するための犠牲的な酸化物として使用される。
オン不純物を注入して順次に形成されたＮ+ 型層１００
ａとＮ- 型層１００ｂを持つ。エピタキシャル層１０４
がＮ- 型層１００ｂ上に形成される。エピタキシャル層
１０４はＰ- 型層１０４ａの底面で形成されたＰ+ 型ガ
ードリング１０４ｂを持つ。次に、Ｎ+ 型ソース領域１
０６がエピタキシャル層１０４にＮ+ 不純物イオンを注
入することにより形成される。その後、１０００〜３５
００Åの厚さの範囲の熱酸化膜１０８がエピタキシャル
層１０４上に形成される。この熱酸化膜１０８はトレン
チを形成するための犠牲的な酸化物として使用される。
【００３１】次に、図７において、フォトレジスト膜１
１０が熱酸化膜１０８上に形成され、フォトレジストパ
ターンを形成する。熱酸化膜１０８とエピタキシャル層
１０４の食刻がＮ+ 型ソース領域１６を貫通して半導体
基板１００に到達するようにフォトレジストパターンを
マスクとして行われ、トレンチ１１２が形成される。ト
レンチ１１２は、図７に図示されているように、基板１
００のＮ- 型層１００ｂに一部入り込んで形成される。
又、トレンチ１１２はＰ+ 型ガードリング１０４ｂとは
接触しない。
１０が熱酸化膜１０８上に形成され、フォトレジストパ
ターンを形成する。熱酸化膜１０８とエピタキシャル層
１０４の食刻がＮ+ 型ソース領域１６を貫通して半導体
基板１００に到達するようにフォトレジストパターンを
マスクとして行われ、トレンチ１１２が形成される。ト
レンチ１１２は、図７に図示されているように、基板１
００のＮ- 型層１００ｂに一部入り込んで形成される。
又、トレンチ１１２はＰ+ 型ガードリング１０４ｂとは
接触しない。
【００３２】図８に図示されているように、フォトレジ
ストパターンを除去した後、アルゴンガスを利用して乾
式食刻を行う。すると、エッジ部分１１４でラウンディ
ング形状を呈しながら熱酸化膜１０８が次第に薄く食刻
され、さらにトレンチ１１２の上部エッジ部分１１４が
次第にラウンディング形状に食刻され、熱酸化膜１０８
の食刻を終ると、図９に図示されるようにトレンチ１１
２の上部エッジ部分１１４がラウンディング形状とな
る。
ストパターンを除去した後、アルゴンガスを利用して乾
式食刻を行う。すると、エッジ部分１１４でラウンディ
ング形状を呈しながら熱酸化膜１０８が次第に薄く食刻
され、さらにトレンチ１１２の上部エッジ部分１１４が
次第にラウンディング形状に食刻され、熱酸化膜１０８
の食刻を終ると、図９に図示されるようにトレンチ１１
２の上部エッジ部分１１４がラウンディング形状とな
る。
【００３３】上記のような食刻を終了した後、図９で図
示されているように、ゲート酸化膜１１６がエピタキシ
ャル層１０４の表面を含んでトレンチ１１２の底面と両
方の壁面に形成される。最後に、ゲート電極のためのポ
リシリコン膜１１８がトレンチ１１２を充填してゲート
酸化膜１１６上に蒸着される。
示されているように、ゲート酸化膜１１６がエピタキシ
ャル層１０４の表面を含んでトレンチ１１２の底面と両
方の壁面に形成される。最後に、ゲート電極のためのポ
リシリコン膜１１８がトレンチ１１２を充填してゲート
酸化膜１１６上に蒸着される。
【００３４】第３実施形態 図１０は本発明の第３実施形態によるトレンチＤＭＯＳ
を示す。また、図１１ないし図１４は図１０のトレンチ
ＤＭＯＳの製造方法を順次に示す。
を示す。また、図１１ないし図１４は図１０のトレンチ
ＤＭＯＳの製造方法を順次に示す。
【００３５】図１０を参照すると、本発明の第３実施形
態によるトレンチＤＭＯＳは、Ｎ+とＮ- 型層１００ａ
と１００ｂがＮ+ とＮ- 型の不純物イオンにより順次に
形成された半導体基板１００を持つ。エピタキシャル層
１０４が基板１００上に形成される。Ｎ+ 型ソース領域
１０６がＮ+ 不純物イオンをエピタキシャル層１０４に
注入することにより形成される。トレンチ１１２がソー
ス領域１０６とエピタキシャル層１０４を貫通してＮ-
型層１００ｂに到達するように形成される。このトレン
チ１１２の上部エッジ部分１１４はラウンディング形状
を持つ。ゲート酸化膜１１６がトレンチ１１２の底面と
両方の壁面とエピタキシャル層１０４上に形成される。
そして、アモルファスシリコン膜２１８がゲート酸化膜
１１６上に形成されており、さらにゲート電極のための
ポリシリコン膜１１８がトレンチ１１２を充填してアモ
ルファスシリコン膜２１８上に形成される。前記ソース
領域１０６は前記トレンチ１１２の上部両側に形成され
ている。エピタキシャル層１０４はＰ- 型エピタキシャ
ル層１０４ａの底部にＰ+ 型のガードリング１０４ｂを
有する。
態によるトレンチＤＭＯＳは、Ｎ+とＮ- 型層１００ａ
と１００ｂがＮ+ とＮ- 型の不純物イオンにより順次に
形成された半導体基板１００を持つ。エピタキシャル層
１０４が基板１００上に形成される。Ｎ+ 型ソース領域
１０６がＮ+ 不純物イオンをエピタキシャル層１０４に
注入することにより形成される。トレンチ１１２がソー
ス領域１０６とエピタキシャル層１０４を貫通してＮ-
型層１００ｂに到達するように形成される。このトレン
チ１１２の上部エッジ部分１１４はラウンディング形状
を持つ。ゲート酸化膜１１６がトレンチ１１２の底面と
両方の壁面とエピタキシャル層１０４上に形成される。
そして、アモルファスシリコン膜２１８がゲート酸化膜
１１６上に形成されており、さらにゲート電極のための
ポリシリコン膜１１８がトレンチ１１２を充填してアモ
ルファスシリコン膜２１８上に形成される。前記ソース
領域１０６は前記トレンチ１１２の上部両側に形成され
ている。エピタキシャル層１０４はＰ- 型エピタキシャ
ル層１０４ａの底部にＰ+ 型のガードリング１０４ｂを
有する。
【００３６】この実施形態のトレンチＤＭＯＳは、第１
実施形態と第２実施形態のトレンチＤＭＯＳの効果を併
せ持つ。
実施形態と第２実施形態のトレンチＤＭＯＳの効果を併
せ持つ。
【００３７】図１１ないし図１４を参照して上述構造の
トレンチＤＭＯＳの製造方法を詳細に説明すると、次の
ようである。
トレンチＤＭＯＳの製造方法を詳細に説明すると、次の
ようである。
【００３８】図１１ないし図１３の過程（トレンチ１１
２の上部エッジをラウンディング形状とする工程まで）
は図６ないし図８と同じなので詳細な説明は省略する。
２の上部エッジをラウンディング形状とする工程まで）
は図６ないし図８と同じなので詳細な説明は省略する。
【００３９】トレンチ１１２の上部エッジをラウンディ
ング形状とした後、図１４で図示されているように、ゲ
ート酸化膜１１６がエピタキシャル層１０４の表面を含
んでトレンチ１１２の底面と両方の壁面に形成される。
次に、５００〜１５００Åの厚さのアモルファスシリコ
ン膜２１８が約５４０〜５８０℃の温度範囲で低圧化学
気相蒸着方法と約２００〜３００ｍＴｏｒｒ範囲内の圧
力を使用してゲート酸化膜１１６上に蒸着される。その
後、ゲート電極を形成するためのポリシリコン膜１１８
がトレンチ１１２を充填してアモルファスシリコン膜２
１８上に蒸着される。ゲートポリシリコン膜１１８は６
２０℃より高い温度で形成され、約１．１５〜１．２５
μｍ程度の厚さを持つ。
ング形状とした後、図１４で図示されているように、ゲ
ート酸化膜１１６がエピタキシャル層１０４の表面を含
んでトレンチ１１２の底面と両方の壁面に形成される。
次に、５００〜１５００Åの厚さのアモルファスシリコ
ン膜２１８が約５４０〜５８０℃の温度範囲で低圧化学
気相蒸着方法と約２００〜３００ｍＴｏｒｒ範囲内の圧
力を使用してゲート酸化膜１１６上に蒸着される。その
後、ゲート電極を形成するためのポリシリコン膜１１８
がトレンチ１１２を充填してアモルファスシリコン膜２
１８上に蒸着される。ゲートポリシリコン膜１１８は６
２０℃より高い温度で形成され、約１．１５〜１．２５
μｍ程度の厚さを持つ。
【００４０】上述したような半導体装置及びそれの製造
方法により、トレンチ１１２の上部部分をラウンディン
グ形状にすることができる。従って、トレンチ１１２上
部エッジ部分からのゲート酸化膜１１６の漏洩電流の問
題点を解決することができる。
方法により、トレンチ１１２の上部部分をラウンディン
グ形状にすることができる。従って、トレンチ１１２上
部エッジ部分からのゲート酸化膜１１６の漏洩電流の問
題点を解決することができる。
【００４１】又、エッジ部分がラウンディング形状をも
っているので、電界は上部エッジ部分に集中されない。
っているので、電界は上部エッジ部分に集中されない。
【００４２】なお、上記の実施の形態は一具体例にすぎ
ない。本発明は、本発明の思想と範囲を外さない範囲で
多様な変形が考えられることはいうまでもない。例えば
半導体基板部分とエピタキシャル層部分とを１つの半導
体基板とすることもできる。
ない。本発明は、本発明の思想と範囲を外さない範囲で
多様な変形が考えられることはいうまでもない。例えば
半導体基板部分とエピタキシャル層部分とを１つの半導
体基板とすることもできる。
【００４３】
【発明の効果】以上詳細に説明したように本発明によれ
ば、ゲート酸化膜を形成したトレンチ内に性質の異なる
２つの導電膜を形成するようにしたので、あるいはトレ
ンチの上部エッジ部分をラウンディング形状に形成する
ようにしたので、トレンチゲート構造を持つトレンチＤ
ＭＯＳの漏洩電流を減少させ、かつゲート酸化膜の絶縁
特性を向上させることができる。
ば、ゲート酸化膜を形成したトレンチ内に性質の異なる
２つの導電膜を形成するようにしたので、あるいはトレ
ンチの上部エッジ部分をラウンディング形状に形成する
ようにしたので、トレンチゲート構造を持つトレンチＤ
ＭＯＳの漏洩電流を減少させ、かつゲート酸化膜の絶縁
特性を向上させることができる。
【図１】本発明の第１の実施の形態の構造を示す断面
図。
図。
【図２】本発明の第１の実施の形態の製造方法を示す断
面図。
面図。
【図３】本発明の第１の実施の形態の製造方法を示す断
面図。
面図。
【図４】本発明の第１の実施の形態の製造方法を示す断
面図。
面図。
【図５】本発明の第２の実施の形態の構造を示す断面
図。
図。
【図６】本発明の第２の実施の形態の製造方法を示す断
面図。
面図。
【図７】本発明の第２の実施の形態の製造方法を示す断
面図。
面図。
【図８】本発明の第２の実施の形態の製造方法を示す断
面図。
面図。
【図９】本発明の第２の実施の形態の製造方法を示す断
面図。
面図。
【図１０】本発明の第３の実施の形態の構造を示す断面
図。
図。
【図１１】本発明の第３の実施の形態の製造方法を示す
断面図。
断面図。
【図１２】本発明の第３の実施の形態の製造方法を示す
断面図。
断面図。
【図１３】本発明の第３の実施の形態の製造方法を示す
断面図。
断面図。
【図１４】本発明の第３の実施の形態の製造方法を示す
断面図。
断面図。
【符号の説明】 １０ 半導体基板 １４ エピタキシャル層 １６ ソース領域 ２２ トレンチ ２４ ゲート酸化膜 ２６ アモルファスシリコン膜 ２８ ポリシリコン膜
Claims (23)
- 【請求項１】 トレンチが形成された半導体基板と、前
記トレンチの底面及び両側壁に形成されたゲート酸化膜
と、このゲート酸化膜の底面及び両側壁に形成された第
１導電膜と、前記トレンチを充填して前記第１導電膜上
に形成されているが、この第１導電膜と異なる性質を持
つ第２導電膜とを具備することを特徴とするトレンチＤ
ＭＯＳ。 - 【請求項２】 前記第１導電膜はアモルファスシリコン
膜であり、前記第２導電膜はポリシリコン膜であること
を特徴とする請求項１に記載のトレンチＤＭＯＳ。 - 【請求項３】 前記第１及び第２導電膜は低圧化学気相
蒸着法で形成されることを特徴とする請求項１に記載の
トレンチＤＭＯＳ。 - 【請求項４】 前記第１導電膜は５００〜１５００Åの
厚さの範囲内で形成されることを特徴とする請求項１に
記載のトレンチＤＭＯＳ。 - 【請求項５】 前記第１導電膜は５４０〜５８０℃の温
度範囲内で形成されることを特徴とする請求項１に記載
のトレンチＤＭＯＳ。 - 【請求項６】 前記第１導電膜は２００〜３００ｍＴｏ
ｒｒの圧力の範囲内で形成されることを特徴とする請求
項１に記載のトレンチＤＭＯＳ。 - 【請求項７】 前記第２導電膜は１．１５〜１．２５μ
ｍの厚さの範囲内で形成されることを特徴とする請求項
１に記載のトレンチＤＭＯＳ。 - 【請求項８】 前記第２導電膜は約６２０℃以上の温度
で形成されることを特徴とする請求項１に記載のトレン
チＤＭＯＳ。 - 【請求項９】 第１導電型半導体基板と、この第１導電
型半導体基板上に形成された第２導電型エピタキシャル
層と、前記第１導電型半導体基板に到達して前記第２導
電型エピタキシャル層に形成されたトレンチと、このト
レンチの上部両側のエピタキシャル層に形成された第１
導電型不純物領域と、前記トレンチの底面及び両側壁に
形成されたゲート酸化膜と、このゲート酸化膜の底面及
び両側壁に形成されたアモルファスシリコン膜と、前記
トレンチを充填して前記アモルファスシリコン膜上に形
成されたポリシリコン膜とを具備することを特徴とする
トレンチＤＭＯＳ。 - 【請求項１０】 第１導電型半導体基板上にガードリン
グを底面に有する第２導電型エピタキシャル層を形成す
る工程と、前記第２導電型エピタキシャル層に不純物イ
オンを注入して第１導電型不純物領域を形成する工程
と、前記第２導電型エピタキシャル層上に第１絶縁膜と
第２絶縁膜を順次に形成する工程と、前記第２絶縁膜を
マスクとして、前記第１絶縁膜と前記不純物領域を貫通
して前記半導体基板に到達するように前記エピタキシャ
ル層にトレンチを形成する工程と、このトレンチの底面
及び両側壁に第３絶縁膜を形成する工程と、この第３絶
縁膜の底面及び両側面を含んで前記第２絶縁膜上に第１
導電膜を形成する工程と、この第１導電膜上に第１導電
膜と性質の異なる第２導電膜を形成する工程とを具備す
ることを特徴とするトレンチＤＭＯＳの製造方法。 - 【請求項１１】 前記第１導電膜はアモルファスシリコ
ン膜であり、前記第２導電膜はポリシリコン膜であるこ
とを特徴とする請求項１０に記載のトレンチＤＭＯＳの
製造方法。 - 【請求項１２】 前記第１導電膜と第２導電膜は低圧化
学気相蒸着法で形成されることを特徴とする請求項１０
に記載のトレンチＤＭＯＳの製造方法。 - 【請求項１３】 前記第１導電膜は５００〜１５００Å
の厚さの範囲内で形成されることを特徴とする請求項１
０に記載のトレンチＤＭＯＳの製造方法。 - 【請求項１４】 前記第１導電膜は５４０〜５８０℃の
温度範囲内で形成されることを特徴とする請求項１０に
記載のトレンチＤＭＯＳの製造方法。 - 【請求項１５】 前記第１導電膜は２００〜３００ｍＴ
ｏｒｒの圧力の範囲内で形成されることを特徴とする請
求項１０に記載のトレンチＤＭＯＳの製造方法。 - 【請求項１６】 前記第２導電膜は１．１５〜１．２５
μｍの厚さの範囲内で形成されることを特徴とする請求
項１０に記載のトレンチＤＭＯＳの製造方法。 - 【請求項１７】 前記第２導電膜は約６２０℃以上の温
度で形成されることを特徴とする請求項１０に記載のト
レンチＤＭＯＳの製造方法。 - 【請求項１８】 前記第１絶縁膜は酸化膜であり、第２
絶縁膜は窒化膜であることを特徴とする請求項１０に記
載のトレンチＤＭＯＳの製造方法。 - 【請求項１９】 第１導電型半導体基板と、この第１導
電型半導体基板上に形成された第２導電型エピタキシャ
ル層と、前記第１導電型半導体基板に到達して前記第２
導電型エピタキシャル層に形成され、上部のエッジ部分
はラウンディング形状を持つトレンチと、このトレンチ
上部両側のエピタキシャル層に形成された第１導電型不
純物領域とを具備することを特徴とするトレンチＤＭＯ
Ｓ。 - 【請求項２０】 前記トレンチ両側壁の上部エッジ部分
はアルゴンガスを利用した食刻工程でラウンディング形
状を持つことを特徴とする請求項１９に記載のトレンチ
ＤＭＯＳ。 - 【請求項２１】 第１導電型半導体基板上に第２導電型
エピタキシャル層を形成する工程と、前記第２導電型エ
ピタキシャル層に不純物イオンを注入して不純物領域を
形成する工程と、前記第２導電型エピタキシャル層上に
絶縁膜を形成する工程と、トレンチを形成するトレンチ
形成マスクを利用して、前記絶縁膜と前記エピタキシャ
ル層を順次に食刻してトレンチを形成する工程と、前記
トレンチの上部エッジ部分がラウンディング形状を持つ
ようにトレンチの上部エッジ部分を食刻する工程とを具
備することを特徴とするトレンチＤＭＯＳの製造方法。 - 【請求項２２】 第１導電型半導体基板と、この第１導
電型半導体基板上に形成された第２導電型エピタキシャ
ル層と、前記第１導電型半導体基板に到達して前記第２
導電型エピタキシャル層に形成され、上部エッジ部分は
ラウンディング形状を持つトレンチと、このトレンチの
上部両側のエピシタキシャル層に形成された第１導電型
不純物領域と、前記トレンチの底面及び両側壁に形成さ
れたゲート酸化膜と、このゲート酸化膜の底面及び両側
壁に形成されたポリシリコン膜とを具備することを特徴
とするトレンチＤＭＯＳ。 - 【請求項２３】 第１導電型半導体基板上に第２導電型
エピタキシャル層を形成する工程と、前記第２導電型エ
ピタキシャル層に不純物イオンを注入して不純物領域を
形成する工程と、前記第２導電型エピタキシャル層上に
第１絶縁膜を形成する工程と、トレンチを形成するトレ
ンチ形成マスクを利用して、前記第１絶縁膜と前記エピ
タキシャル層を順次に食刻してトレンチを形成する工程
と、前記トレンチの上部エッジ部分がラウンディング形
状を持つようにトレンチの上部エッジ部分を食刻する工
程と、前記トレンチの底面及び両側壁に第２絶縁膜を形
成する工程と、前記第２絶縁膜の底面及び両側面に第１
導電膜を形成する工程と、前記第１導電膜上に前記第１
導電膜と異なる性質の第２導電膜を形成する工程とを具
備することを特徴とするトレンチＤＭＯＳの製造方法。
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