CN1773708B - 输出级结构 - Google Patents
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Abstract
本发明涉及一种输出级结构，其包含第一、第二p型MOS晶体管以及第一、第二n型MOS晶体管，其中MOS晶体管是以双阱工艺制作。第一p型MOS晶体管的源极连接电压源，栅极连接第一电压；第二p型MOS晶体管的源极连接第一p型MOS晶体管的漏极，栅极连接第二电压，漏极连接输出垫；第一n型MOS晶体管的漏极连接输出垫，栅极连接第三电压；第二n型MOS晶体管的漏极连接第一n型MOS晶体管的源极，栅极连接第四电压，源极连接一接地点。第三、第四基体端点耦接于不相同的第五、第六参考电压。第一、第二p型MOS晶体管以及第一、第二n型MOS晶体管构成双阱结构。双阱结构是在p型基底上具有深n型阱区域以及多个独立n型阱区域，深n型阱区域上具有多个独立p型阱区域。
Description
技术领域
本发明提供一种输出级结构，尤指一种超高耐压的互补型金属氧化物半导体晶体管输出级结构。
背景技术
随着工艺技术的演进，金属氧化物半导体(metal oxide semiconductor，MOS)晶体管的电路也随之朝缩小尺寸、增快速度、减少耗电以及降低电压的方向设计。核心电路随着工艺演进，会使用较低的电压源，以增加电路的性能。例如以0.5μm工艺技术制作核心电路时，其使用的电压源VDD为5.0V，但到了以0.25μm工艺技术来制作核心电路时，其使用的电压源VDD则为2.5V。然而，介面或周边电路则常常因为历史或规格的原因，并不会随着核心电路的进展而降低电源。例如数字电路的TTL(Transistor-TransistorLogic)介面可能需要3.3V的输出/输入电压，模拟电路中的class D类放大器可能需要使用12V的MOS开关电压，而线驱动器为了满足传送功率的考量，也可能需要使用12V的电源。
传统高压的电路需要使用耐高压的元件，此种耐高压元件可以在高压情形下正常操作，而且其使用寿命亦不会因此缩减。但是，此种耐高压元件在制作时，通常需要额外高压的工艺，且不利于介面电路与核心电路的整合。近年来不需使用耐高压元件的方法已被揭露且已广泛被使用。例如在“IEEE Journal of Solid-State Circuits，vol.36，no.3，March 2001”所揭露的“5.5-V I/O in a 2.5-V 0.25-μm CMOS Technology”，或是在“2004IEEEInternational Solid-State Circuit Conference，Session 7，TD：Scaling Trends，7.8”所揭示的“A High-Voltage Output Driver in a Standard 2.5V 0.25μm CMOSTechnology”，以及在“2004IEEE International Solid-State Circuit Conference，Session 7，TD：Scaling Trends，7.2”所揭示的“Designing Outside RailConstraints”，请参阅以上文献详细内容。
请参考图1，图1为一典型高耐压输出级的示意图，其可用于输出数字 或模拟讯号的应用。图1中是将数个金属氧化物半导体晶体管102、104以串叠(Cascode)方式连接，利用串叠来降低电压差，也就是藉着适当的偏压电路106让所有的金属氧化物半导体晶体管102、104在任何操作状况下的任两端点跨压，均不会超过正常的核心电路电压源(VDD，nom)。例如在使用0.25μm工艺技术所制作的核心电路，其电压源(VDD，nom)为2.5V的条件下，输出级耐压可以达到5V。而关于偏压电路106的控制方式，可参阅上述所列出的这些文献内容，而不在此赘述。
请再参考图2，图2为一典型高耐压输出级的结构剖面示意图，其为一个串叠互补式金属氧化物半导体晶体管结构。p型基底304中形成有一个n型阱302区域，n型阱302上形成有数个p+掺杂区域306作为PMOS的源极和漏极，而p型基底304上则形成有数个n+掺杂区域308作为NMOS的源极和漏极。其中相邻PMOS或是相邻NMOS的源极和漏极彼此电连接，而PMOS与NMOS之间的源极和漏极不但彼此电连接，其更连接至一输出垫314。PMOS的栅极318与NMOS的栅极320电连接至一偏压电路316，以控制此输出级，在任何操作状况下的任两端点跨压，均不会超过正常的核心电路电压源。
图2的高耐压输出级结构由于所有PMOS皆共用同一n型阱302，且所有NMOS皆共用同一p型基底304，所以无法针对单一NMOS或是PMOS的基体端点单独控制偏压。此一特性在当所欲容忍的核心电路电压源(例如于线驱动器的情形下，12V)愈来愈高、而输出垫314上的电压过高时，造成n型阱302或是p型基底304中的结结构发生结击穿(Junction breakdown)或结漏电(Junction leakage)等现象，以0.25μm工艺所制作的元件为例，结击穿电压约为8V至10V。
发明内容
因此本发明的目的之一在于提供一种利用双阱工艺制作的高耐压输出级，可以进一步提高可工作电压。
依据本发明的实施例，揭露一种互补型金属氧化物半导体晶体管输出级结构，其包含至少一p型金属氧化物半导体晶体管，该p型金属氧化物半导体晶体管耦接顾一电压源以及一输出垫；一第一n型金属氧化物半导体晶体管，该第一n型金属氧化物半导体晶体管具有一第一漏极、一第一栅极、一第一源极以及一第一基体端点，该第一漏极耦接于该输出垫，该第一栅极电连接一第一参考电压；以及一第二n型金属氧化物半导体晶体管，该第二n型金属氧化物半导体晶体管具有一第二漏极、一第二栅极、一第二源极以及一第二基体端点，该第二漏极耦接于该第一源极，该第二栅极耦接于一第二参考电压，该第二源极耦接于一接地点；其中该第三基体端点耦接于第五参考电压，该第四基体端点耦接于第六参考电压，该第五参考电压及该第六参考电压不相同，其中所述第一和第二p型金属氧化物半导体晶体管以及所述第一和第二n型金属氧化物半导体晶体管构成一双阱结构，其中该双阱结构是在一p型基底上具有一深n型阱区域以及多个独立的n型阱区域，该深n型阱区域上具有多个独立的p型阱区域。
依据本发明的实施例，亦揭露一种互补型金属氧化物半导体晶体管输出级结构，其包含至少一p型金属氧化物半导体晶体管，该p型金属氧化物半导体晶体管耦接顾一电压源以及一输出垫；一第一n型金属氧化物半导体晶体管，该第一n型金属氧化物半导体晶体管具有一第一漏极、一第一栅极、一第一源极以及一第一基体端点，该第一漏极耦接于该输出垫，该第一栅极电连接一第一参考电压；以及一第二n型金属氧化物半导体晶体管，该第二n型金属氧化物半导体晶体管具有一第二漏极、一第二栅极、一第二源极以及一第二基体端点，该第二漏极耦接于该第一源极，该第二栅极耦接于一第二参考电压，该第二源极耦接于一接地点；其中，该第一n型金属氧化物半导体晶体管位于一第一p型阱中，该第二n型金属氧化物半导体晶体管位于一第二p型阱中，该第一p型阱及该第二p型阱位于一深n型阱中且相互隔离。
为让本发明的上述目的、特征、和优点能更明显易懂，下文特举优选实施方式，并配合附图，作详细说明如下。然而如下的优选实施方式与图式仅供参考与说明用，并非用来对本发明加以限制。
附图说明
图1为一典型高耐压输出级的示意图；
图2为一典型高耐压输出级结构的剖面示意图；
图3为本发明一实施例的高耐压输出级结构的剖面示意图；
图4为图3的高耐压输出级结构的应用示意图；
图5为图3的高耐压输出级结构的另一应用示意图。
附图标记说明
102、502、602p型金属氧化物半导体晶体管
104、504、604n型金属氧化物半导体晶体管
106、316、422、424偏压电路
302、402n型阱
304、404p型基底
306、406p+掺杂区域
308、408n+掺杂区域
310、312、410、412基体端点
314、414输出垫
318、320、418、420栅极
416、506、606动态偏压电路
426p型阱
428深n型阱
具体实施方式
于本发明的实施例中，高耐压输出级是以双阱(Twin well)工艺制作，所以每一个NMOS晶体管或是PMOS晶体管元件皆有各自分开的阱区(Well)，使用者可以依照需求分别对其基体端点施加偏压，如此即可控制减小阱区中的结(Junction)上的电压差，使得整体输出级不再受限于结击穿电压。
请参考图3，图3为本发明一实施例的高耐压输出级结构的剖面示意图。图3中所示是以双阱工艺，在p型基底(p substrate)404上制作多个NMOS晶体管元件与多个PMOS晶体管元件。在p型基底404上具有多个分开的n型阱(n well)402，而在每一n型阱402上则形成有二个p+掺杂区域406作为PMOS晶体管的源极和漏极。此外，p型基底404上另外还有多个p型阱(pwell)426区域，p型阱426与p型基底404之间则以一深n型阱(Deep nwell)428区域隔开。每一p型阱426上形成有二个n+掺杂区域408，作为NMOS晶体管的源极和漏极。
相邻PMOS晶体管或是相邻NMOS晶体管的源极和漏极彼此电连接，而PMOS晶体管与NMOS晶体管之间的漏极不但彼此电连接，其更连接至 一输出垫414。PMOS晶体管的栅极418与NMOS晶体管的栅极420电连接至一偏压电路416，以控制此输出级在任何操作状况下，栅极绝缘层的任两端点跨压均不会超过正常的核心电路电压源。此外，因为本实施例的输出级结构是以双阱工艺制作，具有各自独立的阱区，所以PMOS晶体管的基体端点410与NMOS晶体管的基体端点412可以依照需求，分别连接至偏压电路422或424，以确保在任何操作状况下，各个PMOS晶体管与NMOS晶体管的漏极与源极的结跨压均不会超过正常的核心电路电压。
请注意，图3所示的串叠晶体管数目仅为一例，其亦可为其他串叠的数目而仍符合本发明的精神。使用本实施例的高耐压输出级时，栅极418、420所连接的偏压电路416、及/或其基体端点410、412所连接的偏压电路422、424可为一动态控制电路，此动态控制电路可侦测输出垫414上的输出电压大小，再依此电压去调整输出至栅极418、420及/或基体端点410、412的电压大小。如此即可让MOS晶体管在所有的操作情况下，任两端点的跨压均不会超过正常的核心电路电压。而PMOS晶体管的基体端点410与NMOS晶体管的基体端点412除了可电连接至偏压电路422与424之外，亦可直接连接至其本身的源极，同样亦可以突破结击穿电压的限制。
请再参考图4与图5，图4及图5为图3的高耐压输出级的应用示意图，图4中所示为一个数字输出级电路，而图5则为模拟输出级电路。图4中是将数个金属氧化物半导体晶体管502、504以串叠方式连接，再藉着适当的偏压电路506让所有的金属氧化物半导体晶体管502、504在任何操作状况下的任两端点跨压，均不会超过正常的核心电路电压源(VDD，nom)。图5的模拟电路同样也是将数个金属氧化物半导体晶体管602、604以串叠方式连接，再同样藉着适当的偏压电路606让所有的金属氧化物半导体晶体管602、604在任何操作状况下的任两端点跨压，均不会超过正常的核心电路电压源(VDD，nom)。而图4、5所示的输出级结构，可对每一金属氧化物半导体晶体管元件的基体端点独立地施加偏压(或如图中所示，分别连接至个别的源极)，所以可以突破结击穿电压的限制。如此即可进一步增加串叠的数目，提高可工作电压，例如提高至图4与图5所示的12V。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，均应属本发明的涵盖范围。
Claims (6)
1.一种互补型金属氧化物半导体晶体管输出级结构，其包含：
一第一p型金属氧化物半导体晶体管，该第一p型金属氧化物半导体晶体管具有一第一源极、一第一栅极、一第一漏极以及一第一基体端点，该第一源极耦接于一电压源，该第一栅极耦接于一第一参考电压；
一第二p型金属氧化物半导体晶体管，该第二p型金属氧化物半导体晶体管具有一第二源极、一第二栅极、一第二漏极以及一第二基体端点，该第二源极耦接于该第一漏极，该第二栅极耦接于一第二参考电压，该第二漏极耦接于一输出垫；
一第一n型金属氧化物半导体晶体管，该第一n型金属氧化物半导体晶体管具有一第三漏极、一第三栅极、一第三源极以及一第三基体端点，该第三漏极耦接于该输出垫，该第三栅极耦接于一第三参考电压；以及
一第二n型金属氧化物半导体晶体管，该第二n型金属氧化物半导体晶体管具有一第四漏极、一第四栅极、一第四源极以及一第四基体端点，该第四漏极耦接于第三源极，该第四栅极耦接于一第四参考电压，该第四源极耦接于一接地点；
其中所述第一和第二p型金属氧化物半导体晶体管以及所述第一和第二n型金属氧化物半导体晶体管构成一双阱结构，
其中该双阱结构是在一p型基底上具有相互隔离的一深n型阱区域以及第一和第二n型阱区域，该深n型阱区域中具有相互隔离的第一和第二p型阱区域，该第一n型金属氧化物半导体晶体管位于该第一p型阱中，该第二n型金属氧化物半导体晶体管位于该第二p型阱中。
2.如权利要求1所述的互补型金属氧化物半导体晶体管输出级结构，其中该第一漏极与该第二源极之间，另包含至少一p型金属氧化物半导体晶体管。
3.如权利要求1所述的互补型金属氧化物半导体晶体管输出级结构，其中该第三源极与该第四漏极之间，另包含至少一n型金属氧化物半导体晶体管。
4.一种互补型金属氧化物半导体晶体管输出级结构，其包含：
至少一p型金属氧化物半导体晶体管，该p型金属氧化物半导体晶体管耦接于一电压源以及一输出垫；
一第一n型金属氧化物半导体晶体管，该第一n型金属氧化物半导体晶体管具有一第一漏极、一第一栅极、一第一源极以及一第一基体端点，该第一漏极耦接于该输出垫，该第一栅极电连接一第一参考电压；以及
一第二n型金属氧化物半导体晶体管，该第二n型金属氧化物半导体晶体管具有一第二漏极、一第二栅极、一第二源极以及一第二基体端点，该第二漏极耦接于该第一源极，该第二栅极耦接于一第二参考电压，该第二源极耦接于一接地点；
其中，该第一n型金属氧化物半导体晶体管位于一第一p型阱中，该第二n型金属氧化物半导体晶体管位于一第二p型阱中，该第一p型阱及该第二p型阱位于一深n型阱中且相互隔离。
5.如权利要求4所述的互补型金属氧化物半导体晶体管输出级结构，其中该第一源极与该第二漏极之间，另包含至少一n型金属氧化物半导体晶体管。
6.如权利要求4所述的互补型金属氧化物半导体晶体管输出级结构，其中该第一基体端点耦接于一第三参考电压，该第二基体端点耦接于一第四参考电压，该第三参考电压及该第四参考电压不相同。
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN1442905A (zh) * | 2002-03-06 | 2003-09-17 | 精工爱普生株式会社 | 半导体装置 |
| US6759875B2 (en) * | 2001-05-24 | 2004-07-06 | Renesas Technology Corp. | Voltage controlled oscillation circuit |
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| US6759875B2 (en) * | 2001-05-24 | 2004-07-06 | Renesas Technology Corp. | Voltage controlled oscillation circuit |
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