JP2770819B2 - チェック用パターンを有する半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置における
チェック用パターンに係わり、特に内部回路のトランジ
スタ特性を評価する半導体装置のチェックパターンに関
する。

【０００２】

【従来の技術】従来、半導体装置におけるチェックパタ
ーンは、通常、半導体装置のコーナー部の回路構成の空
き領域に、内部トランジスタに配置される内部ゲートと
設計寸法が同一であるゲートを有する単体のトランジス
タ特性用のチェック用パターンを構成し、そのパターン
で半導体装置の内部トランジスタにおける電気的特性を
測定していた。

【０００３】図３に従来のＮチャネル型チェック用トラ
ンジスタパターンを示す。

【０００４】この従来のチェック用パターンは、選択的
酸化法によるフィールド酸化膜等の素子分離領域３に囲
まれた基板のチェック素子領域１０上にゲート１を配置
し、その両側のチェック素子領域１０内にＮ型拡散層
２，２を設け、コンタクト５を通してＮ型拡散層にそれ
ぞれ電極パッド６，６を接続し、コンタクト４を通して
ゲート１に電極パッド７を接続している。

【０００５】ソースおよびドレインとなる一対のＮ型拡
散層２およびゲート１下のチャネル領域を形成するチェ
ック素子領域１０は長さＬ５、幅Ｗの寸法を有してい
る。

【０００６】そして１本のストレートパターンのゲート
１は、集積回路を構成する内部トランジスタのゲート、
すなわち内部ゲートと設計寸法が同一である。

【０００７】内部トランジスタの電気的特性を図３のよ
うなチェックトランジスタパターンで測定する理由とし
て、近年ＬＳＩの微細化がすすみ、また集積度が向上し
ていることにより、ゲートアレイのような数万から数百
万ゲートで構成される内部回路において、トランジスタ
特性を測定するパターンを設けることは集積度が低下す
るため、通常、内部回路では回路構成を主としたパター
ンを配置しており、電気的特性を評価するパターンは配
置していないものであった。従って、回路構成の空き領
域に単体のトランジスタ特性用のチェックパターンを特
性を測定するものである。

【０００８】図４にＣＭＯＳゲートアレイの内部回路素
子におけるモデル図を示す。

【０００９】ＣＭＯＳゲートアレイにおいては、拡散層
の形成はイオン注入する不純物のタイプによりＮ型及び
Ｐ型拡散層いずれにも形成でき、通常ＣＭＯＳゲートア
レイでは両方のタイプを形成している。

【００１０】通常ＣＭＯＳゲートアレイの内部トランジ
スタでは複数のＮチャネル型内部素子領域２０と複数の
Ｐチャネル型内部素子領域３０とが選択的酸化法による
フィールド酸化膜等の素子分離領域３を介して規則的に
配置している。

【００１１】Ｎチャネル型内部素子領域２０は幅Ｗ６、
長さＬ６の平面形状を有し、この領域上にストレートパ
ターンの内部ゲート２１を複数パターン配置し、内部ゲ
ート２１の両側および内部ゲート２１間の内部素子領域
２０の箇所にソース、ドレインとなるＮ型拡散層２２が
形成されている。すなわち基板の内部素子領域２０はＮ
型拡散層２２と内部ゲート２１下のチャネル領域から構
成され、所望の回路構成を得るために、内部ゲート２１
はコンタクト４を通してアルミ等の電極配線（図示省
略）に接続し、Ｎ型拡散層２２はコンタクト５を通して
アルミ等の電極配線（図示省略）に接続している。

【００１２】同様に、Ｐチャネル型内部素子領域３０は
幅Ｗ７、長さＬ７の平面形状を有し、この領域上にスト
レートパターンの内部ゲート３１を複数パターン配置
し、内部ゲート３１の両側および内部ゲート３１間の内
部素子領域３０の箇所にソース、ドレインとなるＰ型拡
散層３２が形成されている。すなわち基板の内部素子領
域３０はＰ型拡散層３２と内部ゲート３１下のチャネル
領域から構成され、所望の回路構成を得るために、内部
ゲート３１はコンタクトを通してアルミ等の電極配線
（図示省略）に接続し、Ｎ型拡散層３２はコンタクトを
通してアルミ等の電極配線（図示省略）に接続してい
る。

【００１３】尚、図面が煩雑になるのを避けるために、
コンタクト４，５は一部のみを図示してある。

【００１４】図４に示すようなＣＭＯＳゲートアレイの
例えばＮチャネル型トランジスタの特性をチェックする
ために、従来は図３に示すようなＮチャネル型チェック
用トランジスタパターンを用いていた。

【００１５】しかしながらＬＳＩの微細化及び大チップ
化に伴い、ゲート寸法が約０．５μｍレベルになるとチ
ェック用パターンにおけるゲート１と内部トランジスタ
における内部ゲート２１とでゲート寸法が同一の設計寸
法であっても、両者のゲートパターニング後の出来上が
りゲート寸法において寸法差が顕著になってきた。

【００１６】この原因として、以下の理由が考えられ
る。まず、従来のチェック用パターンにおけるチェック
素子領域１０（幅Ｗ、長さＬ５）上に配置されたゲート
１およびＮチャネル型内部素子領域２０（幅Ｗ６、長さ
Ｌ６）上に配置された内部ゲート２１を同時にパターニ
ングするとき、ゲート１，２１がそれぞれ配置される素
子領域１０，２０の幅、長さが異なることにより、ゲー
ト上に塗布されるレジスト膜厚の差が生じ、同一の露光
条件及びゲートエッチング条件で作業したとき、出来上
がりゲート寸法において寸法差が生じる。

【００１７】また、チェック用パターンは、半導体装置
のコーナー部等の回路構成の空き領域に配置している単
体トランジスタパターンであり、ゲート１は周囲にゲー
トパターンのない祖パターンである。しかし内部トラン
ジスタに配置される内部ゲート２１，３１は非常にパタ
ーンが詰まっている密パターンである。

【００１８】従って両者をパターニングするとき、ゲー
ト上に塗布されるレジスト膜厚に差が生じ、同一の露光
条件及びゲートエッチング条件で作業したとき、出来上
がりゲート寸法において寸法差が生じるものである。

【００１９】トランジスタの電気的特性は出来上がりゲ
ート寸法に依存しており、チェック用パターン上のゲー
ト１と内部ゲート２１の出来上がりゲート寸法に差があ
るとき、両者の電気的特性は異なる特性を示してしま
う。

【００２０】一方、他の従来技術として、半導体装置内
での半導体素子のバラツキを評価する図５に示すような
チェックパターンが特開昭５６−１３８９３６号公報に
開示されている。

【００２１】この図５では、半導体素子製造において、
抵抗素子としての不純物拡散層６１，６２，６３，６４
を半導体基板５５に選択的に形成する際に半導体装置表
面に前記不純物形成時のマスクとして使用される誘電体
膜の表面積を各々異なるものとしたマスクパターン５
１，５２，５３，５４を有するものである。この従来技
術では、例えばこれらの抵抗素子の素子抵抗値を測定す
ることによりこの間の抵抗の差及び酸化膜面積（誘電体
膜面積）との間の相関を定量的に知ることができひいて
は、不純物拡散層のより正確なコントロールを行うもの
である。尚、図５（Ａ）は平面図、図５（Ｂ）は図５
（Ａ）のＢ−Ｂ部の断面図である。

【００２２】

【発明が解決しようとする課題】上述したように図３に
示す従来技術では、内部トランジスタとチェックトラン
ジスタとで同一のゲート設計寸法ながら同一の出来上が
り寸法が得られないという欠点がある。

【００２３】半導体装置におけるトランジスタの電気的
特性はゲートの出来上がり寸法に依存しており、上記内
部トランジスタとチェックトランジスタとで同一の出来
上がり寸法が得られない場合、各々のトランジスタで電
気的特性でも差が生じる。

【００２４】したがって、チェックトランジスタパター
ンで電気的特性を測定したときの特性が規格内であって
も、内部トランジスタにおいて電気的特性が規格を満足
しているかどうかが判別できず、内部トランジスタの特
性を正確にモニタすることが出来なかった。

【００２５】また図５に示す従来技術では、不純物拡散
層を取り囲む誘電体膜の表面積をそれぞれ異なったパタ
ーンで形成しているが、図５の技術の目的は上記誘電体
膜のパターン形状及びパターンサイズに対する各抵抗値
との相関を知ることであり、チェック用トランジスタと
内部トランジスタとで同一のゲート寸法を得ようとする
ことには関係のないものである。

【００２６】本発明の目的は、チェック用トランジスタ
と内部トランジスタとで同一のゲート寸法を得て、チェ
ック用トランジスタの電気的特性を測定することにより
内部トランジスタにおける電気的特性を精度良くモニタ
することを可能とするチェック用パターンを有する半導
体装置を提供することである。

【００２７】

【課題を解決するための手段】本発明の特徴は、内部ト
ランジスタパターンとチェック用パターンが同一基板上
に形成された半導体装置の前記チェック用パターンにお
いて、前記内部トランジスタパターンに配置する内部素
子領域のサイズを中心に、サイズを可変にした複数のチ
ェック素子領域を配列し、この複数のチェック素子領域
をつらぬくようにゲートを配置し、ゲートの部分及び各
々のチェック素子領域からコンタクトを通して電極パッ
ドをそれぞれ引き出した構造を具備したチェック用パタ
ーンを有する半導体装置にある。ここで、前記チェック
用パターンにおける複数のチェック素子領域はたがい
に、配置されたゲートパターンに対し平行方向に一定の
幅を有し、垂直方向の異なる長さを有することができ
る。また、前記チェック用パターンにおいて、前記内部
トランジスタにおけるゲートパターンと同じゲートパタ
ーンを有することができる。

【００２８】

【発明の実施の形態】以下図面を参照して本発明を説明
する。

【００２９】本発明の第１の実施の形態につき図１、図
４を参照して説明する。図１は本発明の第１の実施の形
態の半導体装置におけるＮチャネル型チェック用トラン
ジスタパターンの平面図を示している。

【００３０】図１に示すように本発明のチェックトラン
ジスタパターンにおいて、まず半導体基板上に選択的酸
化法によるフィールド酸化膜等の素子分離領域３を選択
的に成長し、図４の内部素子領域２０，３０の形成と同
時に、素子分離領域３に囲まれかつこの素子分離領域３
に隣接する第１、第２、第３および第４のチェック素子
領域１１，１２，１３，１４を形成する。

【００３１】この第１、第２、第３および第４のチェッ
ク素子領域１１，１２，１３，１４は、後で配置するゲ
ートパターン１に対し平行方向に一定幅Ｗを有し、垂直
方向に、図４に示す内部トランジスタのＮチャネル型内
部素子領域２０における長さＬ６を中心とした長さＬ
１，Ｌ２，Ｌ３，Ｌ４を有している。

【００３２】この時、チェック素子領域の幅Ｗはトラン
ジスタ特性を評価するため、規格化された値であり、内
部トランジスタに配置される内部素子領域２０の幅Ｗ６
とは異なっても良い。

【００３３】次に第１、第２、第３および第４のチェッ
ク素子領域１１，１２，１３，１４上をつらぬくよう
に、図４に示す内部ゲート２１と設計幅寸法値が同一
（Ｘ４）であるゲート１を１本のストレートパターン
で、内部ゲート２１の形成と同時に形成する。その後、
内部素子領域２０の箇所にソース、ドレインとなるＮ型
拡散層２２を形成する際に、第１、第２、第３および第
４のチェック素子領域１１，１２，１３，１４にもゲー
ト１下のそれぞれのチャネル領域の両側にソース、ドレ
インとなるＮ型拡散層２を形成する。

【００３４】そしてゲートコンタクト４を通してゲート
１に接続する電極パッド７およびコンタクト５を通して
それぞれのＮ型拡散層２に接続する電極パッド６を形成
する。尚、図１において、第１乃至第３のチェック素子
領域１１，１２，１３に対する電極パッド６の図示を省
略してある。

【００３５】この第１の実施の形態では、上記第１、第
２、第３および第４のチェック素子領域１１，１２，１
３，１４において長さＬ１，Ｌ２，Ｌ３，Ｌ４が互いに
異なるため、素子分離領域３との段差等の影響により、
ゲート１のパターン形成時にゲート上に塗布するレジス
ト膜厚に差が生じる。

【００３６】従って同一の露光条件・エッチング条件で
作業した時、第１、第２、第３および第４のチェック素
子領域１１，１２，１３，１４上のそれぞれの出来上が
りゲート寸法Ｘ１１，Ｘ１２，Ｘ１３，Ｘ１４に差が生
じるものである。

【００３７】本発明のチェック用パターンにおいて、例
えば内部トランジスタ上に配置されるＮチャネル型内部
素子領域２０における長さＬ６とチェック用パターンの
第３のチェック素子領域１３における長さＬ３を同一長
さにしておき、他の第１、第２および第４のチェック素
子領域１１，１２，１４における拡散層長さＬ１，Ｌ
２，Ｌ４は、長さＬ３に対し±３０〜５０μｍ間隔で変
化させて領域長さの異なる第１、第２、第３および第４
のチェック素子領域１１，１２，１３，１４を配置して
おく。

【００３８】このことにより、上記内部ゲート２１の出
来上がりゲート寸法Ｘ４Ｆとチェック用パターンの第３
のチェック素子領域１３上のゲート１の出来上がりゲー
ト寸法Ｘ１３とは同一の領域層長さ上のゲートパターン
となり、両者の出来上がりゲート幅寸法は同一もしくは
同等となる。

【００３９】しかしながらチェック用パターンに内部ト
ランジスタで配置される内部素子領域の領域長さを同一
にしたチェック素子領域を配置するするのみでは、両者
のゲート出来上がり寸法は同一とならず、寸法差が生じ
る。

【００４０】この理由としては上述したように内部回路
におけるＮチャネル型内部素子領域２０の幅Ｗ６とチェ
ックトランジスタにおけるチェック素子領域の幅Ｗとが
異なっていたり、内部回路とチェックトランジスタとで
半導体装置におけるゲートの配置位置（中央部か周辺
部）が異なっていたり、ゲートパターンの粗密度が異な
っていたりする為である。

【００４１】上記例では、内部ゲート２１と第３のチェ
ック素子領域１３上のゲート１の出来上がりゲート寸法
Ｘ１３とが同一の出来上がりゲート寸法でなくとも、チ
ェック用パターンにおける第１、第２および第４のチェ
ック素子領域１１，１２，１４上いずれかのゲート１
で、内部ゲート２１と同一の出来上がりゲート寸法が得
られるものである。

【００４２】従って、本発明のチェック用パターンにお
いて長さの異なる複数のチェック素子領域を形成するこ
とにより、複数の出来上がりチェックゲート幅寸法Ｘ１
１，Ｘ１２，Ｘ１３，Ｘ１４を有するゲートパターンを
形成し、その中から内部ゲート２１の出来上がりゲート
幅寸法Ｘ４Ｆと同じ幅寸法のチェックゲートのチェック
素子領域を内部回路を構成するチャネル型トランジスタ
の特性チェックに用いる。

【００４３】よって、ゲートパターン形成後のゲート１
が露出している状態で、図４に示すような内部ゲート２
１の出来上がりゲート寸法Ｘ４Ｆを測定する。次にチェ
ック用パターン上の第１、第２、第３および第４のチェ
ック素子領域１１，１２，１３，１４上のそれぞれの出
来上がりゲート寸法Ｘ１１，Ｘ１２，Ｘ１３，Ｘ１４を
測定し、内部ゲート２１の出来上がりゲート寸法Ｘ４Ｆ
と同じ寸法となるものを探し出しておく。

【００４４】拡散プロセス完了後、上記内部ゲート２１
の出来上がりゲート寸法Ｘ４Ｆと出来上がりゲート寸法
が同一であるチェック用パターンで電気的測定を行うこ
とにより、内部素子におけるトランジスタ特性を正確に
モニタすることができるものである。

【００４５】例えば、第２のチェック素子領域１２上の
ゲート１において上記内部ゲート２１の出来上がりゲー
ト寸法Ｘ４Ｆと同一であるゲート出来上がり寸法が得た
時、図１のゲート１をゲートコンタクト４を通じてゲー
ト電極とし、第２のチェック素子領域１２におけるゲー
ト１の両側のＮ型拡散層２，２にコンタクト５を通して
接続する電極パッド６，６をそれぞれソース電極、ドレ
イン電極とすることにより上記第２のチェック素子領域
１２上のトランジスタ特性が測定でき、この特性が内部
素子のトランジスタ特性となりうるものである。

【００４６】本発明のチェック用パターンの製造方法
は、チェック用パターンに配置する拡散層パターンやゲ
ートパターンのマスクを変更するのみで、従来と全く同
じ製造方法で本発明のチェック用パターンを得ることが
出来る。

【００４７】また、本発明のチェック用パターンで出来
上がりゲート寸法Ｘ１１〜Ｘ１４が内部ゲート２１の出
来上がりゲート寸法Ｘ４Ｆと同一の出来上がりゲート寸
法が得られないときでも、チェック用パターンの出来上
がりゲート寸法の測定時に内部ゲート２１の出来上がり
ゲート寸法Ｘ４Ｆに対し、出来上がりゲート寸法Ｘ１１
〜Ｘ１４の中から１番近い出来上がりゲート寸法の箇所
を見つけることができるため、出来上がり上記ゲート寸
法Ｘ１１〜Ｘ１４の中で内部トランジスタの出来上がり
ゲート寸法値に近い寸法のゲートが配置してあるトラン
ジスタに電気的特性を得ることにより、内部トランジス
タの電気的特性を容易にモニタすることが出来る。

【００４８】また上記第１の実施の形態ではＮチャネル
型チェックトランジスタパターンで説明したが、本発明
のチェックパターンにおける拡散層の形式はイオン注入
する不純物のタイプによりＮ型及びＰ型拡散層いずれに
も形成でき、Ｎチャネル型チェックトランジスタパター
ン、Ｐチャネル型チェックトランジスタパターンに関し
て適用可能なのは言うまでもない。

【００４９】次に本発明の第２の実施の形態について、
図２及び図４を参照して説明する。図２は本発明の第２
の実施の形態のＮチャネル型チェック用トランジスタパ
ターンの平面図を示している。図２において図１と同一
もしくは類似の箇所は同じ参照番号が付してあるから、
重複する説明はなるべく省略する。

【００５０】第１の実施の形態と異なるのは、チェック
用パターンにおいて第１乃至第４のチェック素子領域１
１，１２，１３，１４の内の１つのチェック素子領域に
おいて内部トランジスタに配置される内部素子領域２０
と同一の長さＬ６及び同一の幅Ｗ６を有し、長さＬ１〜
Ｌ４のみ内部トランジスタで配置される領域長さＬ６を
中心に可変とするものであり、この複数の第１乃至第４
のチェック素子領域１１，１２，１３，１４上をつらぬ
くように複数のストレートパターンのゲート１，１を配
置することである。

【００５１】この第２の実施の形態ではさらにチェック
用パターンと内部トランジスタパターンで各々のゲート
設計寸法Ｘ２及びＸ４を同一値に設定し、各々のゲート
−ゲート間のスーペース設計幅Ｙ２及びＹ４を同一値に
設定することにより、チェック用パターンと内部トラン
ジスタパターンの各々の素子領域上に同じゲートパター
ンを有するものである。

【００５２】上記第２の実施の形態では、チェック用パ
ターン及び内部トランジスタパターンにおいて、同一長
さ、同一幅の素子領域上に同一ゲートパターンを設けて
いるため、ゲートのパターニング時、レジスト膜厚差は
小さくなり、出来上がりゲート寸法差は小さくなるもの
である。

【００５３】従って上記第２の実施の形態のように領域
長さの異なるチェック素子領域パターンを複数設けるこ
とにより、内部回路の出来上がりゲート寸法をチェック
用パターンのゲートにて精度よく得ることが出来る。

【００５４】

【発明の効果】以上説明したように、本発明のチェック
用パターンにおいて、内部ゲートの出来上がり寸法と同
一の出来上がりゲート幅寸法であるチェック用トランジ
スタパターンで電気的特性を測定する。したがって、内
部トランジスタの電気的特性を、本発明のチェック用パ
ターンで精度良くモニタできるという効果を有する。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態によるＮチャネル型
チェック用トランジスタパターンを示す平面図である。

【図２】本発明の第２の実施の形態によるＮチャネル型
チェック用トランジスタパターンを示す平面図である。

【図３】従来技術によるＮチャネル型チェック用トラン
ジスタパターンを示す平面図である。

【図４】ＣＭＯＳゲートアレイの内部素子パターンを示
す平面図である。

【図５】他の従来技術を示す図であり、（Ａ）は平面
図、（Ｂ）は（Ａ）のＢ−Ｂ部の断面図である。

【符号の説明】

１ チェック用パターンのゲート ２ チェック用パターンのＮ型拡散層 ３ 素子分離領域 ４，５ コンタクト ６，７ 電極パッド １０ チェック素子領域 １１ 第１のチェック素子領域 １２ 第２のチェック素子領域 １３ 第３のチェック素子領域 １４ 第４のチェック素子領域 ２０ Ｎチャネル型内部素子領域 ２１ Ｎチャネル型内部素子のゲート ２２ Ｎチャネル型内部素子のＮ型拡散層 ３０ Ｐチャネル型内部素子領域 ３１ Ｐチャネル型内部素子のゲート ３２ Ｐチャネル型内部素子のＰ型拡散層 ５１，５２，５３，５４ マスクパターン ５５ 半導体基板 ６１，６２，６３，６４ 不純物拡散層 Ｘ１１ 第１のチェック素子領域上の出来上がりゲー
ト寸法 Ｘ１２ 第２のチェック素子領域上の出来上がりゲー
ト寸法 Ｘ１３ 第３のチェック素子領域上の出来上がりゲー
ト寸法 Ｘ１４ 第４ チェック素子領域上の出来上がりゲー
ト寸法 Ｘ２ チェック用パターンのゲート設計寸法 Ｘ４ 内部トランジスタパターンのゲート幅設計寸法 Ｘ４Ｆ 内部ゲートの出来上がりゲート幅寸法 Ｙ２ チェック用パターンのゲート間のスーペース設
計寸法 Ｙ４ 内部トランジスタパターンのゲート間のスーペ
ース設計寸法 Ｌ１ 第１のチェック素子領域の長さ Ｌ２ 第２のチェック素子領域の長さ Ｌ３ 第３のチェック素子領域の長さ Ｌ４ 第４のチェック素子領域の長さ Ｌ５ チェック素子領域の長さ Ｌ６ Ｎチャネル型内部素子領域の長さ Ｌ７ Ｐチャネル型内部素子領域の長さ Ｗ チェック素子領域の幅 Ｗ６ Ｎチャネル型内部素子領域およびチェック素子
領域の幅 Ｗ７ Ｐチャネル型内部素子領域の幅

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/66 H01L 21/822 H01L 27/04 H01L 29/78

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 内部トランジスタパターンとチェック用
   パターンが同一基板上に形成された半導体装置の前記チ
   ェック用パターンにおいて、前記内部トランジスタパタ
   ーンに配置する内部素子領域のサイズを中にして、サイ
   ズたがいに異ならした複数のチェック素子領域を配列し
   て設け、この複数のチェック素子領域上をつらぬくよう
   にゲートを配置し、ゲートの部分及び各々のチェック素
   子領域からコンタクトを通して電極パッドをそれぞれ引
   き出した構造を具備したことを特徴とするチェック用パ
   ターンを有する半導体装置。
2. 【請求項２】 前記チェック用パターンにおける複数の
   チェック素子領域はたがいに、配置されたゲートパター
   ンに対し平行方向に一定の幅を有し、ゲートパターンに
   対し垂直方向に異なる長さを有することを特徴とする請
   求項１に記載の半導体装置。
3. 【請求項３】 前記チェック用パターンにおいて、前記
   内部トランジスタにおけるゲートパターンと同じゲート
   パターンを有することを特徴とする請求項１に記載の半
   導体装置。