JPH0728013B2 - マスタースライス方式半導体集積回路装置の製造方法 - Google Patents
マスタースライス方式半導体集積回路装置の製造方法Info
- Publication number
- JPH0728013B2 JPH0728013B2 JP63145156A JP14515688A JPH0728013B2 JP H0728013 B2 JPH0728013 B2 JP H0728013B2 JP 63145156 A JP63145156 A JP 63145156A JP 14515688 A JP14515688 A JP 14515688A JP H0728013 B2 JPH0728013 B2 JP H0728013B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- master slice
- transistor
- integrated circuit
- layer wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Geometry (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、半導体基板上に多数の半導体素子と基本配線
素子を集積したものを、いわゆるマスタースライスとし
て準備しておき、求められる回路構成に応じて複数の半
導体素子間を基本配線素子を介して後工程の配線により
結線するマスタースライス方式半導体集積回路装置およ
びその製造方法に関するものである。
素子を集積したものを、いわゆるマスタースライスとし
て準備しておき、求められる回路構成に応じて複数の半
導体素子間を基本配線素子を介して後工程の配線により
結線するマスタースライス方式半導体集積回路装置およ
びその製造方法に関するものである。
従来の技術 近年、半導体集積回路装置は多品種少量生産化の傾向に
あり、また開発・製造期間の短縮が強く求められてい
る。そのため、半導体基板上へのトランジスタ素子形成
工程までを済ませた、いわゆるマスターをあらかじめ準
備しておき、その後必要な配線のみを行って所望の半導
体集積回路を構成する、いわゆるマスタースライス方式
の半導体集積回路装置の需要が拡大している。なかで
も、全面素子形成形のマスタースライス方式半導体集積
回路装置は、高い集積度が得られることと、配線チャネ
ルが必要な場所に必要な数だけとれることから、大規模
回路の集積に適しており、今後の大規模マスタースライ
ス方式半導体集積回路装置の主力となりつつある。ま
た、レイアウト設計は複雑になるレイアウトの処理に対
応するため計算機処理を用いた配線の自動化がされてい
る。
あり、また開発・製造期間の短縮が強く求められてい
る。そのため、半導体基板上へのトランジスタ素子形成
工程までを済ませた、いわゆるマスターをあらかじめ準
備しておき、その後必要な配線のみを行って所望の半導
体集積回路を構成する、いわゆるマスタースライス方式
の半導体集積回路装置の需要が拡大している。なかで
も、全面素子形成形のマスタースライス方式半導体集積
回路装置は、高い集積度が得られることと、配線チャネ
ルが必要な場所に必要な数だけとれることから、大規模
回路の集積に適しており、今後の大規模マスタースライ
ス方式半導体集積回路装置の主力となりつつある。ま
た、レイアウト設計は複雑になるレイアウトの処理に対
応するため計算機処理を用いた配線の自動化がされてい
る。
従来の一般的なマスタースライス方式半導体集積回路装
置の製造方法は、半導体基板上へのトランジスタ素子形
成工程まで済ませたマスタースライスをあらかじめ準備
し、その後マスタースライス上に、層間絶縁膜によって
相互に絶縁された２層の配線を行いトランジスタ素子間
を接続して所望の半導体集積回路としていた。２層の配
線は、多数の任意のノードを互いに接続する際に生ずる
複数の異なる信号間の交叉部を立体交叉化するために必
須であり、２層の配線形成には、トランジスタ素子と第
１層配線を接続するコンタクトホール形成工程，第１層
配線形成工程，第１層配線と第２層配線を接続するスル
ーホールを層間絶縁膜に形成するスルーホール形成工
程，第２層配線形成工程の４工程が必要であった。
置の製造方法は、半導体基板上へのトランジスタ素子形
成工程まで済ませたマスタースライスをあらかじめ準備
し、その後マスタースライス上に、層間絶縁膜によって
相互に絶縁された２層の配線を行いトランジスタ素子間
を接続して所望の半導体集積回路としていた。２層の配
線は、多数の任意のノードを互いに接続する際に生ずる
複数の異なる信号間の交叉部を立体交叉化するために必
須であり、２層の配線形成には、トランジスタ素子と第
１層配線を接続するコンタクトホール形成工程，第１層
配線形成工程，第１層配線と第２層配線を接続するスル
ーホールを層間絶縁膜に形成するスルーホール形成工
程，第２層配線形成工程の４工程が必要であった。
以下、このような従来のマスタースライス方式の半導体
集積回路について説明する。
集積回路について説明する。
第４図は、従来のトランジスタ素子形成までをマスター
スライスとする方式での一例のマスタースライスの全面
素子形成部を示す平面図であり、半導体基板上のほぼ全
面に形成する素子集合の１基本単位の範囲BLOCK1の４基
本単位分のパターンを示している。1aおよび1bはpchト
ランジスタのゲート電極、2aおよび2bはnchトランジス
タのゲート電極、3a,3b,3cはpchトランジスタのソース
またはドレイン領域、4a,4b,4cはnchトランジスタのソ
ースまたはドレイン領域、５はpchトランジスタの基板
内のn+拡散領域、６はnchトランジスタの基板内のp+拡
散領域である。pchトランジスタ２個とnchトランジスタ
２個を素子集合の１基本単位とし、これを半導体基板上
のほぼ全面に形成したものをマスタースライスとしてい
る。
スライスとする方式での一例のマスタースライスの全面
素子形成部を示す平面図であり、半導体基板上のほぼ全
面に形成する素子集合の１基本単位の範囲BLOCK1の４基
本単位分のパターンを示している。1aおよび1bはpchト
ランジスタのゲート電極、2aおよび2bはnchトランジス
タのゲート電極、3a,3b,3cはpchトランジスタのソース
またはドレイン領域、4a,4b,4cはnchトランジスタのソ
ースまたはドレイン領域、５はpchトランジスタの基板
内のn+拡散領域、６はnchトランジスタの基板内のp+拡
散領域である。pchトランジスタ２個とnchトランジスタ
２個を素子集合の１基本単位とし、これを半導体基板上
のほぼ全面に形成したものをマスタースライスとしてい
る。
第５図は、このようなマスタースライスを用いて、従来
の２層配線方式で任意の回路を実現する配線例を示して
いる。ここでは第５図のＡとB,CとＤの間を接続すると
いう簡単な配線例でその手法を説明する。
の２層配線方式で任意の回路を実現する配線例を示して
いる。ここでは第５図のＡとB,CとＤの間を接続すると
いう簡単な配線例でその手法を説明する。
第５図において、1a〜10は第４図と同じものである。12
a〜12fは第二の配線用導電層で形成した配線である。複
数の異なる信号を立体交叉させるために、下層配線の主
配線方向と上層配線の主配線方向を直交させる方法が自
動多層配線では一般的であり、第５図では下層配線の主
配線方向を水平方向に、上層配線の主配線方向を垂直方
向としている。以下の説明中、第一配線用導電層とは下
層配線層を指し、第二の配線用導電層とは、上層配線層
を指すものである。
a〜12fは第二の配線用導電層で形成した配線である。複
数の異なる信号を立体交叉させるために、下層配線の主
配線方向と上層配線の主配線方向を直交させる方法が自
動多層配線では一般的であり、第５図では下層配線の主
配線方向を水平方向に、上層配線の主配線方向を垂直方
向としている。以下の説明中、第一配線用導電層とは下
層配線層を指し、第二の配線用導電層とは、上層配線層
を指すものである。
第５図の従来方式での配線方法では、ＡとＢの間の配線
は、上層配線12a、下層配線11a、上層配線12bで結線
し、ＣとＤとの間の配線は、上層配線12c、下層配線11
b、上層配線12dとで結線しており、A,B間の上層配線12b
とC,D間の下層配線11b間が層間絶縁膜をはさみ立体交叉
することにより所望の接続関係を実現している。
は、上層配線12a、下層配線11a、上層配線12bで結線
し、ＣとＤとの間の配線は、上層配線12c、下層配線11
b、上層配線12dとで結線しており、A,B間の上層配線12b
とC,D間の下層配線11b間が層間絶縁膜をはさみ立体交叉
することにより所望の接続関係を実現している。
次に、簡単な論理回路を例にとって、マスタースライス
上に所望の回路を実現する従来の方法を第６図〜第７図
を用いて説明する。
上に所望の回路を実現する従来の方法を第６図〜第７図
を用いて説明する。
第６図（ａ）は、論理回路例として取り上げるR-Sラッ
チ回路、第６図（ｂ）はそのトランジスタ構成を示す図
である。13は２入力NANDゲート、14はpchトランジス
タ、15はnchトランジスタ、S,Rは入力信号、Q,NQは出力
信号、VDD,VSSは電源である。
チ回路、第６図（ｂ）はそのトランジスタ構成を示す図
である。13は２入力NANDゲート、14はpchトランジス
タ、15はnchトランジスタ、S,Rは入力信号、Q,NQは出力
信号、VDD,VSSは電源である。
第７図は、第４図で示したマスタースライス上に、第６
図（ｂ）のR-Sラッチ回路を構成した平面図である。第
７図において、1a〜６は第４図と同じものである。第７
図において、７は半導体素子の各ノードへのコンタクト
ホール、11c〜11は、第一の配線用導電層で形成した
配線でこのうち11cはVDD電源配線、11dはVSS電源配線、
11e〜11はその他の信号配線である。10は上層の配線
層へのスルーホール、12g〜12jは第二の配線用導電層で
形成した配線である。S,Rは入力信号、Q,NQは出力信
号、VDD,VSSは電源、BLOCK1,BLOCK2は各々がマスタース
ライス工程で半導体基板上のほぼ全面に形成した素子集
合の１基本単位の範囲を示すものである。第６図（ｂ）
のR-Sラッチ回路は、pchトランジスタ４個、nchトラン
ジスタ４個で構成されるが、第７図の例では、この構成
に必要なトランジスタ数を満たす最小の領域すなわちBL
OCK1およびBLOCK2の２基本単位の範囲で、上記R-Sラッ
チ回路を構成している。
図（ｂ）のR-Sラッチ回路を構成した平面図である。第
７図において、1a〜６は第４図と同じものである。第７
図において、７は半導体素子の各ノードへのコンタクト
ホール、11c〜11は、第一の配線用導電層で形成した
配線でこのうち11cはVDD電源配線、11dはVSS電源配線、
11e〜11はその他の信号配線である。10は上層の配線
層へのスルーホール、12g〜12jは第二の配線用導電層で
形成した配線である。S,Rは入力信号、Q,NQは出力信
号、VDD,VSSは電源、BLOCK1,BLOCK2は各々がマスタース
ライス工程で半導体基板上のほぼ全面に形成した素子集
合の１基本単位の範囲を示すものである。第６図（ｂ）
のR-Sラッチ回路は、pchトランジスタ４個、nchトラン
ジスタ４個で構成されるが、第７図の例では、この構成
に必要なトランジスタ数を満たす最小の領域すなわちBL
OCK1およびBLOCK2の２基本単位の範囲で、上記R-Sラッ
チ回路を構成している。
具体的な配線を以下説明する。VDD電源配線は、BLOCK1,
BLOCK2内の各基本単位内のpchトランジスタのソース領
域3a,3cおよびpchトランジスタの基板内のn+拡散領域５
にコンタクトホールを形成し、VDD電源配線11cで結線し
ている。VSS電源配線は、BLOCK1,BLOCK2内の各基本単位
内のnchトランジスタのソース領域4aおよびnchトランジ
スタの基板内のp+拡散領域６にコンタクトホールを形成
し、VSS電源配線11dで結線している。入力信号Ｓは、BL
OCK1内のpchトランジスタのゲート電極1aおよびnchトラ
ンジスタのゲート電極2a上にコンタクトホールを形成
し、下層配線11eを経由してスルーホールを介して上層
配線12gに接続することで結線される。入力信号Ｒは、B
LOCK2内のpchトランジスタのゲート電極1aおよびnchト
ランジスタのゲート電極２の上にコンタクトホールを形
成し、下層配線11iを経由してスルーホールを介して上
層配線12jに接続することで結線される。出力信号ＱはB
LOCK1内のpchトランジスタのドレイン領域3bおよびnch
トランジスタのドレイン領域4c上にコンタクトホールを
形成し、下層配線11fおよび11hを経由してスルーホール
を介して上層配線12iにより接続することにより得ら
れ、またこの上層配線12iから、スルーホールを介して
下層配線11kを経由し、コンタクトホールを介してBLOCK
2内のpchトランジスタのゲート電極1bとnchトランジス
タのゲート電極2bに接続することにより結線される。出
力信号NQは、BLOCK2内のpchトランジスタのドレイン領
域3bとnchトランジスタのドレイン領域4c上にコンタク
トホールを形成し、下層配線11jおよび11を経由しス
ルーホールを介して上層配線12hで接続することにより
得られ、またこの上層配線12hから、スルーホールを介
し下層配線11gを経由し、コンタクトホールを介してBLO
CK1内のpchトランジスタのゲート電極1bとnchトランジ
スタのゲート電極2bに接続することにより結線される。
以上の配線により第６図（ｂ）のトランジスタ構成のR-
Sラッチ回路がマスタースライス上に構成できる。
BLOCK2内の各基本単位内のpchトランジスタのソース領
域3a,3cおよびpchトランジスタの基板内のn+拡散領域５
にコンタクトホールを形成し、VDD電源配線11cで結線し
ている。VSS電源配線は、BLOCK1,BLOCK2内の各基本単位
内のnchトランジスタのソース領域4aおよびnchトランジ
スタの基板内のp+拡散領域６にコンタクトホールを形成
し、VSS電源配線11dで結線している。入力信号Ｓは、BL
OCK1内のpchトランジスタのゲート電極1aおよびnchトラ
ンジスタのゲート電極2a上にコンタクトホールを形成
し、下層配線11eを経由してスルーホールを介して上層
配線12gに接続することで結線される。入力信号Ｒは、B
LOCK2内のpchトランジスタのゲート電極1aおよびnchト
ランジスタのゲート電極２の上にコンタクトホールを形
成し、下層配線11iを経由してスルーホールを介して上
層配線12jに接続することで結線される。出力信号ＱはB
LOCK1内のpchトランジスタのドレイン領域3bおよびnch
トランジスタのドレイン領域4c上にコンタクトホールを
形成し、下層配線11fおよび11hを経由してスルーホール
を介して上層配線12iにより接続することにより得ら
れ、またこの上層配線12iから、スルーホールを介して
下層配線11kを経由し、コンタクトホールを介してBLOCK
2内のpchトランジスタのゲート電極1bとnchトランジス
タのゲート電極2bに接続することにより結線される。出
力信号NQは、BLOCK2内のpchトランジスタのドレイン領
域3bとnchトランジスタのドレイン領域4c上にコンタク
トホールを形成し、下層配線11jおよび11を経由しス
ルーホールを介して上層配線12hで接続することにより
得られ、またこの上層配線12hから、スルーホールを介
し下層配線11gを経由し、コンタクトホールを介してBLO
CK1内のpchトランジスタのゲート電極1bとnchトランジ
スタのゲート電極2bに接続することにより結線される。
以上の配線により第６図（ｂ）のトランジスタ構成のR-
Sラッチ回路がマスタースライス上に構成できる。
発明が解決しようとする課題 マスタースライス方式半導体集積回路装置の最大の特長
は、開発製造期間の短かさにあるが、近年ますます開発
のリードタイムの短縮化の要望が強まっている。
は、開発製造期間の短かさにあるが、近年ますます開発
のリードタイムの短縮化の要望が強まっている。
ところが、従来の配線方法では、配線完了までに、トラ
ンジスタ素子へのコンタクトホール形成処理と、第一層
配線形成処理と、第一層配線と第二層配線間の層間絶縁
膜へのスルーホール形成処理と、第二層配線処理の計四
つの処理を必要とする。このため、計算機処理を用いた
配線設計の自動化技術を用いても、その後の製造におけ
る配線処理工数が短縮できず、論理設計完了後の開発期
間を短くすることができないという問題があった。
ンジスタ素子へのコンタクトホール形成処理と、第一層
配線形成処理と、第一層配線と第二層配線間の層間絶縁
膜へのスルーホール形成処理と、第二層配線処理の計四
つの処理を必要とする。このため、計算機処理を用いた
配線設計の自動化技術を用いても、その後の製造におけ
る配線処理工数が短縮できず、論理設計完了後の開発期
間を短くすることができないという問題があった。
本発明は、前記従来の問題を解決するもので、所望の半
導体集積回路の開発・製造期間を大幅に短縮することが
できるマスタースライス方式半導体集積回路装置および
その製造方法を提供することを目的とする。
導体集積回路の開発・製造期間を大幅に短縮することが
できるマスタースライス方式半導体集積回路装置および
その製造方法を提供することを目的とする。
課題を解決するための手段 この目的を達成するために、本発明のマスタースライス
方式半導体集積回路装置は、トランジスタ素子形成に加
え、コンタクトホール形成と第一層配線形成とスルーホ
ール形成までで汎用性のある基本配線素子構造の作り込
みを完了し、ここまでをマスタースライス製造工程と
し、第二層配線形成のみで必要とするトランジスタ素子
間の相互接続を行ない、所望の集積回路を実現可能な構
造を有するものである。
方式半導体集積回路装置は、トランジスタ素子形成に加
え、コンタクトホール形成と第一層配線形成とスルーホ
ール形成までで汎用性のある基本配線素子構造の作り込
みを完了し、ここまでをマスタースライス製造工程と
し、第二層配線形成のみで必要とするトランジスタ素子
間の相互接続を行ない、所望の集積回路を実現可能な構
造を有するものである。
作用 本発明によれば、層間絶縁膜へのスルーホール形成まで
の基本配線素子構造の作り込み処理までを、あらゆる回
路に対して共通に処理することができるので大量生産が
可能である。さらに、個々の回路を半導体基板上に実現
するための工数は、上記共通的に処理された工程以降の
１層の配線のみで完了するため、開発期間を大幅に短縮
することができる。
の基本配線素子構造の作り込み処理までを、あらゆる回
路に対して共通に処理することができるので大量生産が
可能である。さらに、個々の回路を半導体基板上に実現
するための工数は、上記共通的に処理された工程以降の
１層の配線のみで完了するため、開発期間を大幅に短縮
することができる。
実施例 以下、本発明の実施例を第１図〜第３図とともに説明す
る。
る。
第１図は本発明の一実施例により作成したマスタースラ
イス方式半導体集積回路装置のマスタースライスの全面
素子形成部を示す平面図であり、半導体基板上のほぼ全
面に形成する素子集合の１基本単位の範囲BLOCK1の４基
本単位分のパターンを示している。1a〜６は第４図に示
した従来例のものと同じものである。７は半導体素子の
各ノードへのコンクトホール、８は第一の配線用導電層
で形成した第１の配線素片、９は第一の配線用導電層で
形成した第２の配線素片、10は上層の配線層への接続の
ために層間絶縁膜（図示せず）に形成されたスルーホー
ルである。本実施例では、トランジスタ素子形成までを
完了した従来方式のマスタースライス上にさらに、コン
タクトホール形成処理、第一の配線用導電層で形成する
下層配線処理、および上層配線層へのスルーホール形成
処理までを完了したものをマスタースライスとして準備
しておく。第１の配線素片８は、各トランジスタ素子の
各ノードをコンタクトホール７とスルーホール10を介し
て上層配線に接続可能とするために設けられており、第
２の配線素片９は、その両端のスルーホール10を介して
上層の配線に接続可能でかつ、別信号の上層配線がその
上を電気的独立を保って立体交叉可能な構造として設け
ている。このマスタースライスの状態では、第1,第２の
各配線素片８と９は、他の配線とは電気的に独立であ
り、汎用性のある下層配線構造となっている。
イス方式半導体集積回路装置のマスタースライスの全面
素子形成部を示す平面図であり、半導体基板上のほぼ全
面に形成する素子集合の１基本単位の範囲BLOCK1の４基
本単位分のパターンを示している。1a〜６は第４図に示
した従来例のものと同じものである。７は半導体素子の
各ノードへのコンクトホール、８は第一の配線用導電層
で形成した第１の配線素片、９は第一の配線用導電層で
形成した第２の配線素片、10は上層の配線層への接続の
ために層間絶縁膜（図示せず）に形成されたスルーホー
ルである。本実施例では、トランジスタ素子形成までを
完了した従来方式のマスタースライス上にさらに、コン
タクトホール形成処理、第一の配線用導電層で形成する
下層配線処理、および上層配線層へのスルーホール形成
処理までを完了したものをマスタースライスとして準備
しておく。第１の配線素片８は、各トランジスタ素子の
各ノードをコンタクトホール７とスルーホール10を介し
て上層配線に接続可能とするために設けられており、第
２の配線素片９は、その両端のスルーホール10を介して
上層の配線に接続可能でかつ、別信号の上層配線がその
上を電気的独立を保って立体交叉可能な構造として設け
ている。このマスタースライスの状態では、第1,第２の
各配線素片８と９は、他の配線とは電気的に独立であ
り、汎用性のある下層配線構造となっている。
本実施例は、この汎用性のある下層配線形成とスルーホ
ール形成までの完了をマスタースライス製造工程とし、
上層の配線形成工程だけで必要とする半導体素子間の相
互接続を行ない、所望の集積回路を実現するものであ
る。
ール形成までの完了をマスタースライス製造工程とし、
上層の配線形成工程だけで必要とする半導体素子間の相
互接続を行ない、所望の集積回路を実現するものであ
る。
以下、任意の回路を上層配線だけで実現する実際の配線
例を説明する。ここでは、第５図で説明した従来例と同
様に、第２図のＡとB,CとＤの間を接続するという簡単
な配線例でその手法を説明する。
例を説明する。ここでは、第５図で説明した従来例と同
様に、第２図のＡとB,CとＤの間を接続するという簡単
な配線例でその手法を説明する。
第２図は、本実施例のマスタースライス方式での配線方
法を示した平面図であり、第５図に示した従来のマスタ
ースライス方式での配線方法を示した平面図に対応する
ものである。
法を示した平面図であり、第５図に示した従来のマスタ
ースライス方式での配線方法を示した平面図に対応する
ものである。
第２図において、ＡとＢの間の配線は、上層配線12aと1
2bを形成することにより下層配線素片9aを介して結線さ
れ、ＣとＤとの間の配線は、上層配線12cと12dと水平方
向ブリッジ接続用の上層配線素片12e,12fを形成するこ
とにより、下層配線素片9b1,9b2,9b3を介して結線さ
れ、またA,B間の上層配線12bとC,D間の下層配線素片9b2
間で立体交叉することにより所望の接続関係を実現して
いる。
2bを形成することにより下層配線素片9aを介して結線さ
れ、ＣとＤとの間の配線は、上層配線12cと12dと水平方
向ブリッジ接続用の上層配線素片12e,12fを形成するこ
とにより、下層配線素片9b1,9b2,9b3を介して結線さ
れ、またA,B間の上層配線12bとC,D間の下層配線素片9b2
間で立体交叉することにより所望の接続関係を実現して
いる。
第２図の配線手法に示される様に、本実施例によれば、
水平方向へ配線を伸ばす時には、水平方向ブリッジ接続
用上層配線素片を形成する事により、垂直方向への配線
は、下層配線素片９の上をスルーホールに接触しないよ
うに上層配線を形成することにより、また水平方向配線
と垂直方向配線の乗り換えは、スルーホール上を含んで
上層配線を形成することにより、従来の２層配線と同じ
自由度の高い配線を上層配線層の追加形成だけで実現で
きる。またこの実施例から明らかな様に、下層配線素片
およびスルーホールを規則的なパターンで形成しておく
ことにより、容易に上層配線の自動配線処理が可能であ
る。
水平方向へ配線を伸ばす時には、水平方向ブリッジ接続
用上層配線素片を形成する事により、垂直方向への配線
は、下層配線素片９の上をスルーホールに接触しないよ
うに上層配線を形成することにより、また水平方向配線
と垂直方向配線の乗り換えは、スルーホール上を含んで
上層配線を形成することにより、従来の２層配線と同じ
自由度の高い配線を上層配線層の追加形成だけで実現で
きる。またこの実施例から明らかな様に、下層配線素片
およびスルーホールを規則的なパターンで形成しておく
ことにより、容易に上層配線の自動配線処理が可能であ
る。
次に、簡単な論理回路を例にとって、マスタースライス
上に所望の回路を実現する方法を説明する。
上に所望の回路を実現する方法を説明する。
ここでも、従来例と同様に、論理回路例として第６図
（ａ），第６図（ｂ）に示したR-Sラッチ回路を取り上
げる。
（ａ），第６図（ｂ）に示したR-Sラッチ回路を取り上
げる。
第６図（ｂ）のR-Sラッチ回路を、第１図で示した本実
施例の方式のマスタースライス上に構成した例を第３図
に示す。第３図において、1a〜10は、第１図と同じもの
であり、前もってマスタースライスの工程で形成されて
いる。12,12k〜12Tは第二の配線用導電層で形成した配
線であり、第１図で示したマスタースライス上に、この
上層配線のみを追加形成することにより、第６図（ｂ）
のR-Sラッチ回路を実現している。S,Rは入力信号、Q,NQ
は出力信号、VDD,VSSは電源、BLOCK1,BLOCK2は各々がマ
スタースライス工程で半導体基板上のほぼ全面で形成し
た素子集合の１基本単位の範囲を示すものである。第６
図（ｂ）のR-Sラッチ回路は、pchトランジスタ４個、nc
hトランジスタ４個で構成されるが、第３図に示す本発
明の方式を適用した実施例においても、この構成トラン
ジスタ数を満たす最小の領域すなわち、BLOCK1およびBL
OCK2の２基本単位の範囲で、上記R-Sラッチ回路を構成
している。
施例の方式のマスタースライス上に構成した例を第３図
に示す。第３図において、1a〜10は、第１図と同じもの
であり、前もってマスタースライスの工程で形成されて
いる。12,12k〜12Tは第二の配線用導電層で形成した配
線であり、第１図で示したマスタースライス上に、この
上層配線のみを追加形成することにより、第６図（ｂ）
のR-Sラッチ回路を実現している。S,Rは入力信号、Q,NQ
は出力信号、VDD,VSSは電源、BLOCK1,BLOCK2は各々がマ
スタースライス工程で半導体基板上のほぼ全面で形成し
た素子集合の１基本単位の範囲を示すものである。第６
図（ｂ）のR-Sラッチ回路は、pchトランジスタ４個、nc
hトランジスタ４個で構成されるが、第３図に示す本発
明の方式を適用した実施例においても、この構成トラン
ジスタ数を満たす最小の領域すなわち、BLOCK1およびBL
OCK2の２基本単位の範囲で、上記R-Sラッチ回路を構成
している。
具体的な配線を以下に説明する。VDD電源配線は、BLOCK
1,BLOCK2内の各基本単位内に上層配線12kを各３箇所形
成することで、マスタースライス工程で形成済の第２の
下層配線素片9cおよび第１の下層配線素片8aを経由し
て、pchトランジスタのソース領域3a,3cおよびpchトラ
ンジスタの基板内のn+拡散領域５をVDDに結線してい
る。VSS電源配線は、BLOCK1,BLOCK2内の各基本単位内に
上層配線12lを各３個所形成することで、マスタースラ
イス工程で形成済の第２の下層配線素片9dおよび第１の
下層配線素片8bを経由してnchトランジスタのソース領
域4aおよびnchトランジスタの基板内のp+拡散領域６をV
SSに結線している。入力信号Ｓは、BLOCK1内に上層配線
12,12mを形成することで、マスタースライス工程で形成
済の第２の下層配線素片9eおよび第１の下層配線素片8
e,8gを経由して、pchトランジスタのゲート電極1aとnch
トランジスタのゲート電極2aに結線している。入力信号
Ｒは、BLOCK2内に上層配線12,12Rを形成することで、マ
スタースライス工程で形成済の第２の下層配線素片9fお
よび第１の下層配線素片8k,8mを経由して、pchトランジ
スタのゲート電極1aとnchトランジスタのゲート電極2a
に結線している。出力信号Ｑは、上層配線12Q,12sを形
成することにより、マスタースライス工程で形成済の、
第１の下層配線素片8c,8dおよび第２の下層配線素片9i
を経由し、BLOCK1内のpchトランジスタのドレイン領域3
bとnchトランジスタのドレイン領域4cを接続して得ると
ともに、前記の上層配線12Qから、マスタースライス工
程で形成済の第１の下層配線素片8l,8nを経由してBLOCK
2内のpchトランジスタのゲート電極1bとnchトランジス
タのゲート電極2bに接続することにより結線される。出
力信号NQは、上層配線12n,12Tを形成することにより、
マスタースライス工程で形成済の第１の下層配線素片8
i,8jと第２の下層配線素片9jを経由し、BLOCK2内のpch
トランジスタのドレイン領域3bとnchトランジスタのド
レイン領域4cを接続して得るとともに、同時に形成した
上層配線12o,12pにより、マスタースライス工程で形成
済の第２の下層配線素片9g,9hおよび第１の下層配線素
片8f,8hを経由して、BLOCK1内のpchトランジスタのゲー
ト電極1bとnchトランジスタのゲート電極2bに接続する
ことにより結線される。以上の配線により第５図（ｂ）
のトランジスタ構成のR-Sラッチ回路がマスタースライ
ス上に構成できる。また本発明の一実施例である第１図
に示したマスタースライスでは、下層の配線では電源配
線を固定化形成しないから、任意の箇所の下層の配線素
片を必要に応じて電源配線形成、信号配線形成のどちら
の用途にも使うことができ、全面素子形成型に適した構
造となっている。
1,BLOCK2内の各基本単位内に上層配線12kを各３箇所形
成することで、マスタースライス工程で形成済の第２の
下層配線素片9cおよび第１の下層配線素片8aを経由し
て、pchトランジスタのソース領域3a,3cおよびpchトラ
ンジスタの基板内のn+拡散領域５をVDDに結線してい
る。VSS電源配線は、BLOCK1,BLOCK2内の各基本単位内に
上層配線12lを各３個所形成することで、マスタースラ
イス工程で形成済の第２の下層配線素片9dおよび第１の
下層配線素片8bを経由してnchトランジスタのソース領
域4aおよびnchトランジスタの基板内のp+拡散領域６をV
SSに結線している。入力信号Ｓは、BLOCK1内に上層配線
12,12mを形成することで、マスタースライス工程で形成
済の第２の下層配線素片9eおよび第１の下層配線素片8
e,8gを経由して、pchトランジスタのゲート電極1aとnch
トランジスタのゲート電極2aに結線している。入力信号
Ｒは、BLOCK2内に上層配線12,12Rを形成することで、マ
スタースライス工程で形成済の第２の下層配線素片9fお
よび第１の下層配線素片8k,8mを経由して、pchトランジ
スタのゲート電極1aとnchトランジスタのゲート電極2a
に結線している。出力信号Ｑは、上層配線12Q,12sを形
成することにより、マスタースライス工程で形成済の、
第１の下層配線素片8c,8dおよび第２の下層配線素片9i
を経由し、BLOCK1内のpchトランジスタのドレイン領域3
bとnchトランジスタのドレイン領域4cを接続して得ると
ともに、前記の上層配線12Qから、マスタースライス工
程で形成済の第１の下層配線素片8l,8nを経由してBLOCK
2内のpchトランジスタのゲート電極1bとnchトランジス
タのゲート電極2bに接続することにより結線される。出
力信号NQは、上層配線12n,12Tを形成することにより、
マスタースライス工程で形成済の第１の下層配線素片8
i,8jと第２の下層配線素片9jを経由し、BLOCK2内のpch
トランジスタのドレイン領域3bとnchトランジスタのド
レイン領域4cを接続して得るとともに、同時に形成した
上層配線12o,12pにより、マスタースライス工程で形成
済の第２の下層配線素片9g,9hおよび第１の下層配線素
片8f,8hを経由して、BLOCK1内のpchトランジスタのゲー
ト電極1bとnchトランジスタのゲート電極2bに接続する
ことにより結線される。以上の配線により第５図（ｂ）
のトランジスタ構成のR-Sラッチ回路がマスタースライ
ス上に構成できる。また本発明の一実施例である第１図
に示したマスタースライスでは、下層の配線では電源配
線を固定化形成しないから、任意の箇所の下層の配線素
片を必要に応じて電源配線形成、信号配線形成のどちら
の用途にも使うことができ、全面素子形成型に適した構
造となっている。
前記、第７図で示した従来方式のマスタースライスを用
いた２層配線結果と比較してわかるように、本実施例の
方式のマスタースライスを用いれば、上層の一配線層を
追加形成するだけで、従来方式の２層配線を用いた自由
度の高い配線と同等の配線接続結果を得ることが可能で
ある。
いた２層配線結果と比較してわかるように、本実施例の
方式のマスタースライスを用いれば、上層の一配線層を
追加形成するだけで、従来方式の２層配線を用いた自由
度の高い配線と同等の配線接続結果を得ることが可能で
ある。
以上の説明では、マスタースライス上に構成する回路例
として２入力NANDゲート２個からなるR-Sラッチ回路を
取り上げて説明したが、本発明の方式のマスタースライ
スは、完全に汎用性のある構造となっているため、マス
タースライス上に形成できる回路は、小規模な論理回路
に限らず、フリップフロップはもちろんのこと、さらに
複雑な論理機能回路、いわゆるMSI機能回路やメガマク
ロ機能回路も形成可能である。すなわち、従来方式の２
層の配線を後工程とするマスタースライス方式で実現で
きる回路は、本発明の方式のマスタースライス上に、１
層の後工程配線形成だけで全て実現できる。
として２入力NANDゲート２個からなるR-Sラッチ回路を
取り上げて説明したが、本発明の方式のマスタースライ
スは、完全に汎用性のある構造となっているため、マス
タースライス上に形成できる回路は、小規模な論理回路
に限らず、フリップフロップはもちろんのこと、さらに
複雑な論理機能回路、いわゆるMSI機能回路やメガマク
ロ機能回路も形成可能である。すなわち、従来方式の２
層の配線を後工程とするマスタースライス方式で実現で
きる回路は、本発明の方式のマスタースライス上に、１
層の後工程配線形成だけで全て実現できる。
このように、本発明の方式のマスタースライス方式半導
体集積回路装置の構造と製造方法を用いれば、従来方式
のトランジスタ素子形成に加え、コンタクトホール形成
と下層配線形成とスルーホール形成までの第一段階は、
論理回路の特徴とは関係なく施すことができるため、共
通マスタースライスとして予め大量生産することができ
る。しかも、個々の回路に応じて上層配線を形成するだ
けで所望の最終回路を実現することができるため、半導
体集積回路の開発，製造期間を大幅に短縮することがで
きる。また個々の回路に応じて必要となる半導体装置製
造の暗室工程で用いるガラスマスクの製作が１枚で済
み、また上層の配線層の処理工程だけで製造できるか
ら、開発費が安く、多品種少量生産に非常に適した方式
である。
体集積回路装置の構造と製造方法を用いれば、従来方式
のトランジスタ素子形成に加え、コンタクトホール形成
と下層配線形成とスルーホール形成までの第一段階は、
論理回路の特徴とは関係なく施すことができるため、共
通マスタースライスとして予め大量生産することができ
る。しかも、個々の回路に応じて上層配線を形成するだ
けで所望の最終回路を実現することができるため、半導
体集積回路の開発，製造期間を大幅に短縮することがで
きる。また個々の回路に応じて必要となる半導体装置製
造の暗室工程で用いるガラスマスクの製作が１枚で済
み、また上層の配線層の処理工程だけで製造できるか
ら、開発費が安く、多品種少量生産に非常に適した方式
である。
なお、以上の実施例では、基本となるトランジスタ素子
集合を２つのトランジスタがドレインを共有する２入力
構成とし、隣りあうトランジスタ素子集合との分離のた
めの構造をオキサイドアイソレーション型の場合につい
て説明したが、本発明の適用は、基本となるトランジス
タ素子集合のトランジスタ構成、分離構成によらない。
すなわち、基本となるトランジスタ素子集合は、入力数
がいくらであっても良く例えば３入力や４入力であって
も実施できる。またゲートアイソレーション型の素子分
離構成のトランジスタ素子集合に対しても実施できる。
集合を２つのトランジスタがドレインを共有する２入力
構成とし、隣りあうトランジスタ素子集合との分離のた
めの構造をオキサイドアイソレーション型の場合につい
て説明したが、本発明の適用は、基本となるトランジス
タ素子集合のトランジスタ構成、分離構成によらない。
すなわち、基本となるトランジスタ素子集合は、入力数
がいくらであっても良く例えば３入力や４入力であって
も実施できる。またゲートアイソレーション型の素子分
離構成のトランジスタ素子集合に対しても実施できる。
また、前記実施例では、基本となる１単位の素子集合の
範囲内に水平方向に10チャネル分の第２の配線素片群を
構成しているが、本発明の適用は、この第２の配線素子
群の数によらない。すなわち、１単位の素子集合の範囲
内の第２の配線素片群の数を増加または、減少させるこ
とにより、基本とするトランジスタ素子のサイズを目標
仕様に対して最適化し、また、レイアウトシステムの要
求に応じて水平方向のチャネル本数を最適化することが
可能である。
範囲内に水平方向に10チャネル分の第２の配線素片群を
構成しているが、本発明の適用は、この第２の配線素子
群の数によらない。すなわち、１単位の素子集合の範囲
内の第２の配線素片群の数を増加または、減少させるこ
とにより、基本とするトランジスタ素子のサイズを目標
仕様に対して最適化し、また、レイアウトシステムの要
求に応じて水平方向のチャネル本数を最適化することが
可能である。
また、前記実施例では、第２の配線素片として、水平方
向の長さが一種類のものだけで構成したが、本発明の適
用は、第２の配線素片の長さには限定されず、また異な
る長さをもった複数種の第２の配線素片を混えて構成し
てもよい。
向の長さが一種類のものだけで構成したが、本発明の適
用は、第２の配線素片の長さには限定されず、また異な
る長さをもった複数種の第２の配線素片を混えて構成し
てもよい。
また、前記実施例では、CMOS型の半導体集積回路装置を
取り上げたが、本発明は、NMOS,PMOS,バイポーラ,Bi-CM
OS,GaAs,ECLなどプロセス、またはデバイスの異なるマ
スタースライス方式半導体集積回路装置の場合も、CMOS
の場合と同様に実施可能である。
取り上げたが、本発明は、NMOS,PMOS,バイポーラ,Bi-CM
OS,GaAs,ECLなどプロセス、またはデバイスの異なるマ
スタースライス方式半導体集積回路装置の場合も、CMOS
の場合と同様に実施可能である。
また、前記実施例では、半導体基板上のほぼ全面に形成
する半導体素子として、トランジスタ素子を取り上げた
が、本発明の適用は、トランジスタ素子に限定されな
い。すなわち、半導体基板上に形成可能な半導体素子で
あれば全て適用可能であり、トランジスタ素子以外に例
えば、容量素子，抵抗素子にも適用できる。また、トラ
ンジスタ素子，容量素子，抵抗素子等を混えて形成した
いわゆるアナログマスタースライス方式半導体集積回路
装置にも適用可能である。
する半導体素子として、トランジスタ素子を取り上げた
が、本発明の適用は、トランジスタ素子に限定されな
い。すなわち、半導体基板上に形成可能な半導体素子で
あれば全て適用可能であり、トランジスタ素子以外に例
えば、容量素子，抵抗素子にも適用できる。また、トラ
ンジスタ素子，容量素子，抵抗素子等を混えて形成した
いわゆるアナログマスタースライス方式半導体集積回路
装置にも適用可能である。
また、前記実施例では、２層の配線用導電層で配線する
マスタースライス方式半導体集積回路装置を取り上げた
が、本発明の効果は、配線層数には限定されない。すな
わち、３層以上の配線層を有するマスタースライス方式
半導体集積回路装置の場合にも適用可能であり、またそ
の場合、本発明の特許請求の範囲中の第一の配線用導電
層は、最終配線層のすぐ下層の配線用導電層であっても
良いし、もっと下の層の配線用導電層であっても良く、
同様に製造期間の短縮の効果がある。さらに、４層以上
の配線層を有するマスタースライス方式半導体集積回路
装置に、本発明の配線構造を２回以上繰り返して適用し
た場合にも、同様の効果が得られる。
マスタースライス方式半導体集積回路装置を取り上げた
が、本発明の効果は、配線層数には限定されない。すな
わち、３層以上の配線層を有するマスタースライス方式
半導体集積回路装置の場合にも適用可能であり、またそ
の場合、本発明の特許請求の範囲中の第一の配線用導電
層は、最終配線層のすぐ下層の配線用導電層であっても
良いし、もっと下の層の配線用導電層であっても良く、
同様に製造期間の短縮の効果がある。さらに、４層以上
の配線層を有するマスタースライス方式半導体集積回路
装置に、本発明の配線構造を２回以上繰り返して適用し
た場合にも、同様の効果が得られる。
発明の効果 本発明は、半導体基板上のほぼ全面にトランジスタ素子
を形成し、さらに、その上に汎用性のある下層の配線素
片形成とその上のスルーホール形成工程までを完了して
マスタースライスを作成しておき、その後、個々の回路
に応じて最上層の一層の配線のみを行って最終の回路を
実現するものである。したがって最上層配線形成工程前
までは、回路の特徴に関係なく製造できるため、予め大
量生産しておき、ユーザの求めに応じて最上層の配線を
形成するだけで最終製品を完成することができる。この
ため、多品種の製品に対応でき、しかもその開発，製造
期間を大幅に短縮することができる。
を形成し、さらに、その上に汎用性のある下層の配線素
片形成とその上のスルーホール形成工程までを完了して
マスタースライスを作成しておき、その後、個々の回路
に応じて最上層の一層の配線のみを行って最終の回路を
実現するものである。したがって最上層配線形成工程前
までは、回路の特徴に関係なく製造できるため、予め大
量生産しておき、ユーザの求めに応じて最上層の配線を
形成するだけで最終製品を完成することができる。この
ため、多品種の製品に対応でき、しかもその開発，製造
期間を大幅に短縮することができる。
第１図は本発明の一実施例のマスタースライス方式半導
体集積回路装置のマスタースライスの全面素子形成部を
示す平面図、第２図は前記実施例での配線例を示す平面
図、第３図は前記実施例のマスタースライス上に第６図
（ａ），（ｂ）に示すR-Sラッチ回路を構成した平面
図、第４図は従来のトランジスタ素子形成までをマスタ
ースライスとする方式でのマスタースライスの全面素子
形成部を示す平面図、第５図は前記従来例での配線例を
示す平面図、第６図（ａ），（ｂ）はR-Sラッチ回路と
そのトランジスタ構成を示す図、第７図は前記従来例の
マスタースライス上に第６図（ａ），（ｂ）に示すR-S
ラッチ回路を構成した平面図である。 1a,1b……pchトランジスタのゲート電極、2a,2b……nch
トランジスタのゲート電極、3a,3b,3c……pchトランジ
スタのソースまたはドレイン領域、4a,4b,4c……nchト
ランジスタのソースまたはドレイン領域、５……pchト
ランジスタの基板内のn+拡散領域、６……nchトランジ
スタの基板内のp+拡散領域、７……コンタクトホール、
8,8a〜8n……第一の配線用導電層で形成した第１の配線
素片、9,9a,9b1,9b2,9b3,9c〜9j……第一の配線用導電
層で形成した第２の配線素片、10……スルーホール、11
a,11b,11e〜11……第一の配線用導電層で形成した配
線、11c……第一の配線用導電層で形成したVDD電源配
線、11d……第一の配線用導電層で形成したVSS電源配
線、12,12a〜12T……第二の配線用導電層で形成した配
線、A,B,C,D……結線すべき位置、13……R-Sラッチ回路
を構成する２入力NANDゲート、14……pchトランジス
タ、15……nchトランジスタ、S,R……入力信号、Q,NQ…
…出力信号、VDD,VSS……電源、BLOCK1,BLOCK2……半導
体基板上のほぼ全面に形成する素子集合の１基本単位の
範囲。
体集積回路装置のマスタースライスの全面素子形成部を
示す平面図、第２図は前記実施例での配線例を示す平面
図、第３図は前記実施例のマスタースライス上に第６図
（ａ），（ｂ）に示すR-Sラッチ回路を構成した平面
図、第４図は従来のトランジスタ素子形成までをマスタ
ースライスとする方式でのマスタースライスの全面素子
形成部を示す平面図、第５図は前記従来例での配線例を
示す平面図、第６図（ａ），（ｂ）はR-Sラッチ回路と
そのトランジスタ構成を示す図、第７図は前記従来例の
マスタースライス上に第６図（ａ），（ｂ）に示すR-S
ラッチ回路を構成した平面図である。 1a,1b……pchトランジスタのゲート電極、2a,2b……nch
トランジスタのゲート電極、3a,3b,3c……pchトランジ
スタのソースまたはドレイン領域、4a,4b,4c……nchト
ランジスタのソースまたはドレイン領域、５……pchト
ランジスタの基板内のn+拡散領域、６……nchトランジ
スタの基板内のp+拡散領域、７……コンタクトホール、
8,8a〜8n……第一の配線用導電層で形成した第１の配線
素片、9,9a,9b1,9b2,9b3,9c〜9j……第一の配線用導電
層で形成した第２の配線素片、10……スルーホール、11
a,11b,11e〜11……第一の配線用導電層で形成した配
線、11c……第一の配線用導電層で形成したVDD電源配
線、11d……第一の配線用導電層で形成したVSS電源配
線、12,12a〜12T……第二の配線用導電層で形成した配
線、A,B,C,D……結線すべき位置、13……R-Sラッチ回路
を構成する２入力NANDゲート、14……pchトランジス
タ、15……nchトランジスタ、S,R……入力信号、Q,NQ…
…出力信号、VDD,VSS……電源、BLOCK1,BLOCK2……半導
体基板上のほぼ全面に形成する素子集合の１基本単位の
範囲。
フロントページの続き (72)発明者 宮本 弘之 大阪府門真市大字門真1006番地 松下電子 工業株式会社内 (72)発明者 西浦 雅夫 大阪府門真市大字門真1006番地 松下電子 工業株式会社内 (56)参考文献 特開 昭58−51538（ＪＰ，Ａ) 特開 昭60−223140（ＪＰ，Ａ) 実開 昭61−149340（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】半導体基板上のほぼ全面に、トランジスタ
等の複数の半導体素子、前記複数の半導体素子の各接続
箇所に接続した複数の第１の配線素片群、及び、前記複
数の半導体素子の各接続箇所に接続されていない複数の
第２の配線素片群を第一の配線用導電層で形成する工
程、前記第一の配線用導電層上に層間絶縁膜を形成し、
前記層間絶縁膜の前記第１の配線素片上に１箇所以上、
前記第２の配線素片上に所定以上の間隔をおいて２箇所
以上、スルーホールを形成する工程からなるマスタース
ライスを製造する第一工程と、第二の配線用導電層で前
記複数のスルーホール中の所望のスルーホールを介して
前記第１、第２の配線素片間を接続する配線を形成し、
前記複数の半導体素子の各接続箇所を相互接続し所望の
半導体集積回路を製造する第二工程とを有するマスター
スライス方式半導体集積回路装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63145156A JPH0728013B2 (ja) | 1988-06-13 | 1988-06-13 | マスタースライス方式半導体集積回路装置の製造方法 |
| EP88309787A EP0314376B1 (en) | 1987-10-22 | 1988-10-19 | Master slice type integrated circuit device and method of using it |
| DE3852692T DE3852692T2 (de) | 1987-10-22 | 1988-10-19 | Integriertes Schaltkreis-Bauelement vom Typ "Master Slice" und dessen Verwendung. |
| KR1019880013825A KR930000602B1 (ko) | 1987-10-22 | 1988-10-22 | 마스터 슬라이스방식 반도체집적회로장치 및 그 제조방법 |
| US07/666,452 US5185283A (en) | 1987-10-22 | 1991-03-04 | Method of making master slice type integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63145156A JPH0728013B2 (ja) | 1988-06-13 | 1988-06-13 | マスタースライス方式半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH022163A JPH022163A (ja) | 1990-01-08 |
| JPH0728013B2 true JPH0728013B2 (ja) | 1995-03-29 |
Family
ID=15378721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63145156A Expired - Lifetime JPH0728013B2 (ja) | 1987-10-22 | 1988-06-13 | マスタースライス方式半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0728013B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9373621B2 (en) | 2008-11-28 | 2016-06-21 | Cypress Semiconductor Corporation | Analog circuit cell array having some transistors that include two connected gate electrodes and two connected source regions |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2953755B2 (ja) * | 1990-07-16 | 1999-09-27 | 株式会社東芝 | マスタスライス方式の半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5851538A (ja) * | 1981-09-24 | 1983-03-26 | Hitachi Ltd | 半導体集積回路装置 |
| JPS60223140A (ja) * | 1984-04-19 | 1985-11-07 | Nec Corp | 大規模集積回路の製造方法 |
| JPS61149340U (ja) * | 1985-03-06 | 1986-09-16 |
-
1988
- 1988-06-13 JP JP63145156A patent/JPH0728013B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9373621B2 (en) | 2008-11-28 | 2016-06-21 | Cypress Semiconductor Corporation | Analog circuit cell array having some transistors that include two connected gate electrodes and two connected source regions |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH022163A (ja) | 1990-01-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4516312A (en) | Method for constructing delay circuits in a master slice IC | |
| JP2761310B2 (ja) | ユーザ構成可能な回路アレーアーキテクチャ | |
| JP2016192560A (ja) | 複数のプログラマブル領域を有するゲートアレイ構造 | |
| KR890003184B1 (ko) | 마스터슬라이스 반도체 장치 | |
| US3423822A (en) | Method of making large scale integrated circuit | |
| JPH0135501B2 (ja) | ||
| JPH09162279A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH0480538B2 (ja) | ||
| JPH0728013B2 (ja) | マスタースライス方式半導体集積回路装置の製造方法 | |
| US3742254A (en) | Automatic mos grounding circuit | |
| KR920004225B1 (ko) | 마스터 슬라이스(Master slice)방법을 사용하여 반도체 집적회로를 형성하는 방법 | |
| JPH0120539B2 (ja) | ||
| JPS5843904B2 (ja) | 半導体装置の製作方法 | |
| JPH0371789B2 (ja) | ||
| JPH09167835A (ja) | 半導体装置およびその製造方法 | |
| JP3148399B2 (ja) | 半導体装置の製造方法 | |
| JPS62263653A (ja) | 半導体集積回路装置の製造方法 | |
| JP2001035922A (ja) | 半導体集積回路 | |
| TWI227057B (en) | Method of fabricating an integrated circuit through utilizing metal layers to program randomly positioned basic units | |
| JPH0316790B2 (ja) | ||
| JPH0120538B2 (ja) | ||
| JPH05167048A (ja) | ゲートアレー | |
| JP3288802B2 (ja) | 半導体集積回路装置 | |
| JPH04280471A (ja) | マスタースライス方式の半導体集積回路装置 | |
| WO1995002903A1 (en) | Contact programmable wiring and cell array architecture |