JPH022163A - マスタースライス方式半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、半導体基板上に多数の半導体素子と基本配線
素子を集積したものを、いわゆるマスタースライスとし
て準備しておき、求められる回路構成に応じて複数の半
導体素子間を基本配線素子を介して後工程の配線により
結線するマスタースライス方式半導体集積回路装置およ
びその製造方法に関するものである。

従来の技術 近年、半導体集積回路装置は多品種少量生産化の傾向に
あり、また開発・製造期間の短縮が強く求められている
。そのため、半導体基板上へのトランジスタ素子形成工
程までを済ませた、いわゆるマスターをあらかじめ準備
しておき、その後必要な配線のみを行って所望の半導体
集積回路を構成する、いわゆるマスタースライス方式の
半導体集積回路装置の需要が拡大している。なかでも、
全面素子形成形のマスタースライス方式半導体集積回路
装置は、高い集積度が得られることと、配線チャネルが
必要な場所に必要な数だけとれることから、大規模回路
の集積に適しており、今後の大規模マスタースライス方
式半導体集積回路装置の主力となりつつある。また、レ
イアウト設計は複雑になるレイアウトの処理に対応する
だめ計算機処理を用いた配線の自動化がされている。

従来の一般的なマスタースライス方式半導体集積回路装
置の製造方法は、半導体基板上へのトランジスタ素子形
成工程まで済ませたマスタースライスをあらかじめ準備
し、その後マスタースライス上に、層間絶縁膜によって
相互に絶縁された２層の配線を行いトランジスタ素子間
を接続して所望の半導体集積回路としていた。２層の配
線は、多数の任意のノードを互いに接続する際に生ずる
複数の異なる信号間の交叉部を立体交叉化するために必
須であり、２層の配線形成には、トランジスタ素子と第
１層配線を接続するコンタクトホール形成工程、第１層
配線形成工程、第１層配線と第２層配線を接続するスル
ーホールを層間絶縁膜に形成するスルーホール形成工程
、第２層配線形成工程の４工程が必要であった。

以下、このような従来のマスタースライス方式の半導体
集積回路について説明する。

第４図は、従来のトランジスタ素子形成までをマスター
スライスとする方式での一例のマスタースライスの全面
素子形成部を示す平面図であり、半導体基板上のほぼ全
面に形成する素子集合の１基本単位の範囲ＢＬＯＣＫ１
０４基本単位分のパターンを示している。１ａおよび１
ｂはｐｃｈ　）ランジスタのグー１１極、２Ｎおよび２
ｂはｎｃｈトランジスタのゲート電極、３Ｎ　、３ｂ　
、３０はｐｃｈ　　）ランジスタのソースまたはドレイ
ン領域、４ａ、４ｂ、４ｃはｎｃｈトランジスタノソー
スまたはドレイン領域、５はｐｃｈ　）ランジスタの基
板内のｎ＋拡散領域、６はｎｃｈ）ランジスタの基板内
のｐ　拡散領域である。ｐｃｈ　）ランラスタ２個とｎ
ｃｈ　）ランラスタ２個を素子集合の１基本単位とし、
これを半導体基板上のほぼ全面に形成したものをマスタ
ースライスとしている。

第５図は、このようなマスタースライス方式いて、従来
の２層配線方式で任意の回路を実現する配線例を示して
いる。ここでは第６図のＡとＢ。

ＣとＤの間を接続するという簡単な配線例でその手法を
説明する。

第５図において、１ａ〜１０は第４図と同じものである
、１２＆〜１２ｆは第二の配線用導電層で形成した配線
である。複数の異なる信号を立体交叉させるために、下
層配線の主配線方向と上層配線の主配線方向を直交させ
る方法が自動多層配線では一般的であり、第５図では下
層配線の主配線方向を水平方向に、上層配線の主配線方
向を垂直方向としている。以下の説明中、第−配線用導
電層とは下層配線層を指し、第二の配線用導電層とは、
上層配線層を指すものである。

第６図の従来方式での配線方法では、ＡとＢの間の配線
は、上層配線１２２Ｌ、下層配線１１ａ１上層配線１２
ｂで結線し、ＣとＤとの間の配線は、上層配線１２Ｃ１
下層配線１１ｂ１上層配線１２ｄとで結線しており、Ａ
、Ｂ間の上層配線１２ｂとＣ，Ｄ間の下層配線１１ｂ間
が層間絶縁膜をはさみ立体交叉することＫより所望の接
続関係を実現している。

次に、簡単な論理回路を例にとって、マスタースライス
上に所望の回路を実現する従来の方法を第６図〜第７図
を用いて説明する。

第６図（２Ｌ）は、論理回路例として取り上げるＲ−Ｓ
ラッチ回路、第６図（ｂ）はそのトランジスタ構成を示
す図である。１３は２人力ＮＡＮＤゲート、１４はｐｃ
ｈトランジスタ、１６はｎｃｈ）ランジスタ、Ｓ、Ｒは
入力信号、Ｑ、ＮＱは出力信号、ＶＤＤ　、ＶＳＳは電
源である。

第７図は、第４図で示したマスタースライス上に、第６
図（ｂ）のＲ−Ｓラッチ回路を構成した平面図である。

第７図において、１ａ〜６は第４図と同じものである。

第７図において、７は半導体素子の各ノードへのコンタ
クトホール、１１０〜１１βは、第一の配線用導電層で
形成した配線でこのうち１１０はＶＤＤ電源配線、１１
ｄはｖＳＳ？Ｅ源配線、１１６〜１１βはその他の信号
配線である。１０は上層の配線層へのスルーホール、１
２ｇ〜１２コは第二の配線用導電層で形成した配線であ
る。Ｓ、Ｒは入力信号、Ｑ、ＮＱは出力信号、ＶＤＤ　
、ＶＳＳは電源、ＢＬＯＣＫｌ。

ＢＬＯＣＫ２は各々がマスタースライス工程で半導体基
板上のほぼ全面に形成した素子集合の１基本単位の範囲
を示すものである。第６図（ｂ）のＲ−Ｓラッチ回路は
、ｐｃｈ）ランラスタ４個、ｎｃｈトランジスタ４個で
構成されるが、第７図の例では、この構成に必要なトラ
ンジスタ数を満たす最小の領域すなわちＢＬＯＣＫｌお
よびＢＬＯＣＫ２の２基本単位の範囲で、上記Ｒ−Ｓラ
ッチ回路を構成している。

具体的な配線を以下説明する。ＶＤＤ電源配線は、ＢＬ
ＯＣＫ　１．ＢＬＯＣＫ２内の各基本単位内のｐｃｈ　
）ランジスタのソース領域３ａ、３Ｃｔおよびｐｃｈ）
ランジスタの基板内のｎ　拡散領域５にコンタクトホー
ルを形成し、ＶＤＤ電源配線１１Ｃで結線している。Ｖ
ＳＳ電源配線は、ＢＬＯＣＫｌ、ＢＬＯＣＫ２内の各基
本単位内のｎｃｈ　）ランジスタのソース領域４ａおよ
びｎｃｈトランジスタの基板内のｐ　拡散領域６にコン
タクトホールを形成し、ｖＳＳ電源配線１１ｄで結線し
ている。入力信号Ｓは、ＢＬＯＣＫｌ内のｐｃｈトラン
ジスタのゲート電極１ａおよびｎｃｈ　トランジスタの
ゲート電極２＆上てコンタクトホールを形成し、下層配
線１１６を経由してスルーホールを介して上層配線１２
ｇに接続することで結線される。入力信号Ｒは、ＢＬＯ
ＣＫ２内のｐｃｈ）ランジスタのゲート電極１ａおよび
ｎｃｈ　）ランジスタのゲート電極２の上にコンタクト
ホールを形成し、下層配線１１１を経由してスルーホー
ルを介して上層配線１２コに接続することで結線される
。出力信号ＱはＢＬＯＣＫｌ内のｐｃｈ　トランジスタ
のドレイン領域３ｂおよびｎｃｈ）ランジスタのドレイ
ン領域４Ｃ上にｐンタクトホールを形成し、下層配線１
１ｆおよび１１ｈを経由してスルーホールを介して上層
配線１２ｉ［より接続することにより得られ、またこの
上層配線１２ｉから、スルーホールを介し下層配線１１
ｋを経由し、コンタクトホールを介してＢＬＯＣＫ２内
のｐｃｈ　）ランジスタのゲート電極１ｂとｎｃｈｌ−
ランジスタのゲート電極２ｂに接続することにより結線
される。出力信号ＮＱは、ＢＬＯＣＫ２内のｐｃｈ）ラ
ンジスタのドレイン領域３ｂとｎｃｈトランジスタのド
レイン領域４Ｃ上にコンタクトホールを形成し、下層配
線１１コおよび１１βを経由しスルーホールを介して上
層配線１２ｈで接続することにより得られ、またこの上
層配線１２ｈから、スルーホールを介し下層配線１１ｇ
を経由し、コンタクトホールを介してＢＬＯＣＫ　１内
のｐｃｈ　）ランジスタのゲート電極１ｂとｎｃｈ　ト
ランジスタのゲート電極２ｂに接続することＫより結線
される。以上の配線により第６図（ｂ）のトランジスタ
構成のＲ−Ｓランチ回路がマスタースライス上に構成で
きる。

発明が解決しようとする課題 マスタースライス方式半導体集積回路装置の最大の特長
は、開発製造期間の短かさにあるが、近年１すまず開発
のリードタイムの短縮化の要望が強まっている。

ところが、従来の配線方法では、配線完了までに、トラ
ンジスタ素子へのコンタクトホール形成処理と、第−層
配線形成処理と、第−層配線と第二層配線間の層間絶縁
膜へのスルーホール形成処理と、第二層配線処理の計四
つの処理を必要とする。このため、計算機処理を用いた
配線設計の自動化技術を用いても、その後の製造におけ
る配線処理工数が短縮できず、論理設計完了後の開発期
間を短くすることができないという問題があった。

本発明は、前記従来の問題を解決するもので、所望の半
導体集積回路の開発・製造期間を大幅に短縮することが
できるマスタースライス方式半導体集積回路装置および
その製造方法を提供することを目的とする。

課題を解決するための手段 この目的を達成するために、本発明のマスタースライス
方式半導体集積回路装置は、トランジスタ素子形成に加
え、コンタクトホール形成と第−層配線形成とスルーホ
ール形成までで汎用性のある基本配線素子構造の作り込
みを完了し、ここまでをマスタースライス製造工程とし
、第二層配線形成のみで必要とするトランジスタ素子間
の相互接続を行ない、所望の集積回路を実現可能な構造
を有するものである。

作用 本発明によれば、層間絶縁膜へのスルーホール形成まで
の基本配線素子構造の作り込み処理までを、あらゆる回
路に対して共通に処理することができるので大量生産が
可能である。さらに、個々の回路を半導体基板上に実現
するだめの工数は、上記共通的て処理された工程以降の
１層の配線のみで完了するため、開発期間を大幅に短縮
することができる。

実施例 以下、本発明の実施例を第１図〜第３図とともて説明す
る。

第１図は本発明の一実施例により作成したマスタースラ
イス方式半導体集積回路装置のマスタースライスの全面
素子形成部を示す平面図であり、半導体基板上のほぼ全
面に形成する素子集合の１基本単位の範囲ＢＬＯＣＫ　
１の４基本単位分のパターンを示している。１ａ〜６は
第４図に示した従来例のものと同じものである。７は半
導体素子の各ノードへのコンクトホール、８は第一の配
線用導電層で形成した第１の配線素片、９は第一の配線
用導電層で形成した第２の配線素片、１ｏは上層の配線
層への接続のために層間絶縁膜（図示せず）に形成され
たスルーホールである。本実施例では、トランジスタ素
子形成までを完了した従来方式のマスタースライス上に
さらに１コンタクトホール形成処理、第一の配線用導電
層で形成する下層配線処理、および上層配線層へのスル
ーホール形成処理呼でを完了したものをマスタースライ
スとして準備しておく。第１の配線素片８は、各トラン
ジスタ素子の各ノードをコンタクトホール７とスルーホ
ール１ｏを介して上層配線に接続可能とするために設け
られており、第２の配線素片８は、その両端のスルーホ
ール１ｏを介して上層の配線に接続可能でかつ、別信号
の上層配線がその上を電気的独立を保って立体交叉可能
な構造として設けている。このマスタースライスの状態
では、第１．第２の各配線素片８と９は、他の配線とは
電気的に独立であり、汎用性のある下層配線構造となっ
ている。

本実施例は、この汎用性のある下層配線形成とスルーホ
ール形成までの完了をマスタースライス製造工程とし、
上層の配線形成工程だけで必要とする半導体素子間の相
互接続を行ない、所望の集積回路を実現するものである
。

以下、任意の回路を上層配線だけで実現する実際の配線
例を説明する。ここでは、第５図で説明した従来例と同
様に、第２図のＡとＢ、ＣとＤの間を接続するという簡
単な配線例でその手法を説明する。

第２図は、本実施例のマスタースライス方式での配線方
法を示した平面図であり、第５図に示した従来のマスタ
ースライス方式での配線方法を示しだ平面図に対応する
ものである。

第２図において、ＡとＢの間の配線は、上層配線１２２
Ｌと１２ｂを形成することにより下層配線素片９＆を介
して結線され、ＣとＤとの間の配線は、上層配線１２Ｃ
と１２ｄと水平方向ブリッジ接続用の上層配線素片１２
６，１２ｆを形成することてより、下層配線素片９ｂ１
．９ｂ２，９ｂ３を介して結線され、またＡ、Ｂ間の上
層配線１２ｂとＧ、Ｄ間の下層配線素片９ｂ２間で立体
交叉することにより所望の接続関係を実現している。

第２図の配線手法に示される様に、本実施例によれば、
水平方向へ配線を伸ばす時には、水平方向ブリッジ接続
用上層配線素片を形成する事により、垂直方向への配線
は、下層配線素片９の上をスルーホールに接触しないよ
うに上層配線を形成することにより、また水平方向配線
と垂直方向配線の乗９換えは、スルーホール上を含んで
上層配線を形成することにより、従来の２層配線と同じ
自由度の高い配線を上層配線層の追加形成だけで実現で
きる。またこの実施例から明らかな様に、下層配線素片
およびスルーホールを規則的なパターンで形成しておく
ことにより、容易に上層配線の自動配線処理が可能であ
る。

次に、簡単な論理回路を例にとって、マスタースライス
上に所望の回路を実現する方法を説明する。

ここでも、従来例と同様に、論理回路例として？Ｅｅ図
（ａ）、第６図（ｂ）に示したＲ−Ｓラッチ回路を取り
上げる。

第６図（ｂ）のＲ−Ｓラッチ回路を、第１図で示した本
実施例の方式のマスタースライス上に構成した例を第３
図に示す。第３図において、１ａ〜１０は、第１図と同
じものであり、前もってマスタースライスの工程で形成
されている。１２゜１２に〜１２Ｔは第二の配線用導電
層で形“成した配線であり、第１図で示したマスタース
ライス上に、この上層配線のみを追加形成することによ
り、第６図（ｂ）のＲ−Ｓラッチ回路を実現している。

Ｓ。

Ｒは入力信号、Ｑ、ＮＱは出力信号、ＶＤＤ、　ｖｓｓ
は電源、ＢＬＯＣＫｌ、ＢＬＯＣＫ２は各々がマスター
スライス工程で半導体基板上のほぼ全面で形成した素子
集合の１基本単位の範囲を示すものである。

第６図（ｂ）のＲ−Ｓラッチ回路は、ｐＣｈトランジス
タ４個、ｎｃｈ）ランジス２４個で構成されるが、第３
図に示す本発明の方式を適用した実施例においても、こ
の構成トランジスタ数を満たす最小ノ領域スナわち、Ｂ
ＬＯＣＫ１オヨヒＢＬｏＣＫ２の２基本単位の範囲で、
上記Ｒ−Ｓラッチ回路を構成している。

具体的な配線を以下に説明する。”／ＤＤ電源配線は、
ＢＬＯＣＫｌ、ＢＬＯＣＫ２内の各基本単位内に上層配
線１２ｋを各３箇所形成することで、マスタースライス
工程で形成済の第２の下層配線素片９Ｃおよび第１の下
層配線素片８ａを経由して、ｐｃｈトランジスタのソー
ス領域３１．３０およびｐｃｈトランジスタの基板内の
ｎ　拡散領域５をＶＤＤに結線している。ｖＳＳ電源配
線は、ＢＬＯＣＫｌ、ＢＬＯＣＫ　２内の各基本単位内
に上層配線１２βを各３個所形成することで、マスター
スライス工程で形成済の第２の下層配線素片９ｄおよび
第１の下層配線素片８ｂを経由してｎｃｈトランジスタ
のソース領域４２Ｌおよびｎｃｈ）ランジスタの基板内
のｐ　拡散領域６をｖＳＳに結線している。入力信号Ｓ
ば、ＢＬＯＣｉＫ　１内に上層配ｍ１２．１２ｍｌ形成
することで、マスタースライス工程で形成済の第２の下
層配線素片９ｅおよび第１の下層配線素片８ｅ＋　８ｇ
を経由して、ｐｃｈ）ランジスタのゲート電極１＆とｎ
ｃｈ）ランジスタのゲート電極２１に結線している。入
力信号Ｒは、ＢＬＯＣＫ２内に上層配線１２．１２Ｒを
形成することで、マスタースライス工程で形成済の第２
の下層配線素片９ｆおよび第１の下層配線素片ａｋ　、
ａｍを経由して、ｐｃｈ　）ランジスタのゲート電極１
ａとｎｃｈ　）ランジスタのゲート電極２ａに結線して
いる。出力信号Ｑは、上層配線１２Ｑ　、　１２８を形
成することにより、マスタースライス工程で形成済の、
第１の下層配線素片８ｃ、８ｄおよび第２の下層配線素
片９１を経由し、ＢＬＯＣＫ１内のｐｃｈ）ランジスタ
のドレイン領域３ｂとｎｃｈ　）ランジスタのドレイン
領域４Ｃを接続して得るとともに、前記の上層配線１２
Ｑから、マスタースライス工程で形成済の第１の下層配
線素片８β、ｓｎを経由してＢＬＯＣＫ２内のｐＣｈト
ランジスタのゲー）７［極１ｂとｎｃｈトランジスタの
ゲート電極２ｂｊＣ接続することにより結線される。出
力信号ＩＱは、上層配線１２ｎ。

１２で？形成することにより、マスタースライス工程で
形成済の第１の下層配線素片ｓｉ、Ｂｊと第２の下層配
線素片９ｊを経由し、ＢＬＯＣＫ２内のｐｃｈ）ランジ
スタのドレイン領域３ｂとｎｃｈトランジスタのドレイ
ン領域４ｃを接続して得るとともだ、同時に形成した上
層配線１２ｏ、１２ｐにより、マスタースライス工程で
形成済の第２の下層配線素片９ｇ　、９ｈおよび第１の
下層配線素片ａｆ、ｓｈを経由して、ＢＬＯＣＫＩ内の
ｐｃｈトランジスタのゲート電極１ｂとｎｃｈ　）ラン
ジスタのゲート電極２ｂに接続することにより結線され
る。以上の配線により第５図（′ｂ）のトランジスタ構
成のＲ−Ｓラッチ回路がマスタースライス上に構成でき
る。また本発明の一実施例である第１図て示したマスタ
ースライスでは、下層の配線では電源配線を固定化形成
しないから、任意の箇所の下層の配線素片を必要に応じ
て電源配線形成、信号配線形成のどちらの用途にも使う
ことができ、全面素子形成型に適した構造となっている
。

前記、第７図で示した従来方式のマスタースライスを用
いた２層配線結果と比較してわかるように、本実施例の
方式のマスタースライスを用いれば、上層の一配線層を
追加形成するだけで、従来方式の２層配線を用いた自由
度の高い配線と同等の配線接続結果を得ることが可能で
ある。

以上の説明では、マスタースライス上に構成する回路例
として２人力ＮＡ　ＮＤゲート２個からなるＲ−Ｓラッ
チ回路を取り上げて説明し念が、本発明の方式のマスタ
ースライスは、完全に汎用性のある構造となっているた
め、マスタースライス上に形成できる回路は、小規模な
論理回路に限らず、フリップフロップはもちろんのこと
、さらに複雑な論理機能回路、いわゆるＭＳ！機能回路
やメガマクロ機能回路も形成可能である。すなわち、従
来方式の２層の配線を後工程とするマスタースライス方
式で実現できる回路は、本発明の方式のマスタースライ
ス上に、１層の後工程配線形成だけで全て実現できる。

このように、本発明の方式のマスタースライス方式半導
体集積回路装置の構造と製造方法を用いれば、従来方式
のトランジスタ素子形成に加え、コンタクトホール形成
と下層配線形成とスルーホール形成までの第一段階は、
論理回路の特徴とは関係なく施すことができるため、共
通マスタースライスとして予め大量生産することができ
る。しかも、個々の回路に応じて上層配線を形成するだ
けで所望の最終回路を実現することができるだめ、半導
体集積回路の開発、製造期間を大幅に短縮することがで
きる。また個々の回路に応じて必要となる半導体装置型
造の暗室工程で用いるガラスマスクの製作が１枚で済み
、また上層の配線層の処理工程だけで製造できるから、
開発費が安く、多品種少量生産に非常に適した方式であ
る。

なお、以上の実施例では、基本となるトランジスタ素子
集合を２つのトランジスタがドレインを共有する２人力
構成とし、隣りあうトランジスタ素子集合との分離のだ
めの構造をオキサイドアイソレーション型の場合につい
て説明したが、本発明の適用は、基本となるトランジス
タ素子集合のトランジスタ構成、分離構成によらない。

すなわち、基本となるトランジスタ素子集合は、入力数
がいくらであっても良く例えば３人力や４人力であって
も実施できる。またゲートアイソレーシゴン型の素子分
雁構成のトランジスタ素子集合に対しても実施できる。

また、前記実施例では、基本となる１単位の素子集合の
範囲内に水平方向に１０チャネル分の第２の配線素片群
を構成しているが、本発明の適用は、この第２の配線素
子群の数てよらない。すなわち、１単位の素子集合の範
囲内の第２の配線素片群の数を増加または、減少させる
ことばより、基本とするトランジスタ素子のサイズを目
標仕様に対して最適化し、１だ、レイアウトシステムの
要求に応じて水平方向のチャネル本数を最適化すること
が可能である。

また、前記実施例では、第２の配線素片として、水平方
向の長さが一種類のものだけで構成したが、本発明の適
用は、第２の配線素片の長さには限定されず、また異な
る長さをもった複数種の第２の配線素片を混えて構成し
てもよい。

また、前記実施例では、０ＭＯ８型の半導体集積回路装
置を取り上げたが、本発明は、ＮＭＯ３゜ＰＭＯ８、バ
イポーラ、Ｂｉ−０ＭＯ８、ＧａＡｓ。

ＥＣＬなどプロセス、またはデバイスの異なるマスター
スライス方式半導体集積回路装置の場合も、０ＭＯ５の
場合と同様に実施可能である。

また、前記実施例では、半導体基板上のほぼ全面に形成
する半導体素子として、トランジスタ素子を取り上げた
が、本発明の適用は、トランジスタ素子に限定されない
。すなわち、半導体基板上に形成可能な半導体素子であ
れば全て適用可能であり、トランジスタ素子以外に例え
ば、容量素子。

抵抗素子にも適用できる。また、トランジスタ素子、容
量素子、抵抗素子等を混えて形成したいわゆるアナログ
マスタースライス方式半導体集積回路装置にも適用可能
である。

また、前記実施例では、２層の配線用導電層で配線する
マスタースライス方式半導体集積回路装置を取り上げた
が、本発明の効果は、配線層数には限定されない。すな
わち、３層以上の配線層を有するマスタースライス方式
半導体集積回路装置の場合にも適用可能であり、寸たそ
の場合、本発明の特許請求の範囲中の第一の配線用導電
層は、最終配線層のすぐ下層の配線用４１層であっても
良いし、もっと下の層の配線用導電層であっても良く、
同様に製造期間の短縮の効果がある。さらに、４層以上
の配線層を有するマスタースライス方式半導体集積回路
装置に、本発明の配線構造を２回以上繰り返して適用し
た場合にも、同様の効果が得られる。

発明の効果 本発明は、半導体基板上のほぼ全面にトランジスタ素子
を形成し、さらに、その上に汎用性のある下層の配線素
片形成とその上のスルーホール形成工程までを完了して
マスタースライスを作成しておき、その後、個々の回路
に応じて最上層の一層の配線のみを行って最終の回路を
実現するものである。したがって最上層配線形成工程前
までは、回路の特徴に関係なく製造できるため、予め大
量生産しておき、ユーザの求めに応じて最上層の配線を
形成するだけで最終製品を完成することができる。この
ため、多品種の製品に対応でき、しかもその開発２層造
期間を大幅に短縮することができる。

【図面の簡単な説明】

第１図は本発明の一実施例のマスタースライス方式半導
体集積回路装置のマスタースライスの全面素子形成部を
示す平面図、第２図は前記実施例での配線例を示す平面
図、第３図は前記実施例のマスタースライス上に第６図
（＋ａ）、　（ｂ）に示すＲ−Ｓラッチ回路を構成した
平面図、第４図は従来のトランジスタ素子形成までをマ
スタースライスとする方式でのマスタースライスの全面
素子形成部を示す平面図、第５図は前記従来例での配線
例を示す平面図、第６図（ＩＬ）　、　（ｔ））はＲ−
Ｓラッチ回路とそのトランジスタ構成を示す図、第７図
は前記従来例のマスタースライス上に第６図（１）、　
（ｂ）に示すＲ−Ｓラッチ回路を構成した平面図である
。 １ａ、１ｂ・・・・・・ｐｃｈ）ランジスタのゲート電
極、２ａ、２ｂ・・・・・・ｎｃｈ　トランジスタのゲ
ート電、極、３Δ、３ｂ、３Ｃ・・・・・・ｐｃｈ）ラ
ンジスタのソースまたはドレイン領域、４ａ、ａｂ、４
ｃ・・・・・・ｎｃｈトランジスタのソースまたはドレ
イン領域、５・・・・・・ｐＣｈ）ランジスタの基板内
のｎ＋拡散領域、６・・・・・・ｎｃｈトランジスタの
基板内のｐ＋拡散領域、７・・・・・・コンタクトホー
ル、８゜８ａ〜８ｎ・・・・・・第一の配線用導電層で
形成した第１の配線素片、９．９ａ、９ｂ１．９ｂ２，
９ｂ３゜９Ｃ〜９ｊ・・・・・・第一の配線用導電層で
形成した第２の配線素片、１ｏ・・・…スルーホール、
１１ａ。 １１ｂ、１１６〜１１１・・・・・・第一の配線用導電
層で形成した配線、１１Ｃ・・・・・・第一の配線用導
軍層で形成したＶＤＤ電源配線、１１ｄ・・・・・・第
一の配線用導電層で形成したｖＳＳ電源配線、１２゜１
２２Ｌ〜１２Ｔ・・・・・・第二の配線用導電層で形成
した配線、人、Ｂ、Ｃ，Ｄ・・・・・・結線すべき位置
、１３・・・・・・Ｒ−Ｓラッチ回路を構成する２人力
ＮＡＲＤゲート、１４・・・・・・ｐｃｈ）ランジスタ
、１５・・・・・・ｎｃｈトランジスタ、Ｓ、Ｒ・・・
・・・入力信号、Ｑ。 ＮＱ・・・・・・出力信号、ＶＤＤ、ＶＳＳ・・・・・
・電源、ＢＬＯＣＫｌ、ＢＬＯＣＫ２・・・・・・半導
体基板上のほぼ全面に形成する素子集合の１基本単位の
範囲。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名？、
　？ａ９ｂ＋　’！ｂｚ、’！ｂｓ　　−キーのｉ己廉
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Claims (3)

【特許請求の範囲】
1. （１）半導体基板上のほぼ全面にトランジスタ等の複数
   の半導体素子を形成し、前記複数の半導体素子の各ノー
   ドに接続した複数の第１の配線素片と前記各ノードに接
   続されていない複数の第２の配線素片を第一の配線用導
   電層で形成し、前記第一の配線用導電層上に層間絶縁膜
   を形成し、前記層間絶縁膜の前記第１の各配線素片上に
   １箇所以上、前記第２の各配線素片上に所定以上の間隔
   をおいて２箇所以上、スルーホールを形成したマスター
   スライス上に、第二の配線用導電層で前記複数のスルー
   ホール中の所望のスルーホールを介して前記第１、第２
   の配線素片間を接続する配線を形成し、前記複数の半導
   体素子の各ノード間を所望の回路に相互接続したことを
   特徴とするマスタースライス方式半導体集積回路装置。
2. （２）第一の配線用導電層で形成した第１、第２の配線
   素片間を層間絶縁膜に形成したスルーホールを介して第
   二の配線用導電層で接続することにより各半導体素子に
   供給する電源の配線を形成したことを特徴とする特許請
   求の範囲第１項記載のマンタースライス方式半導体集積
   回路装置。
3. （３）半導体基板上のほぼ全面にトランジスタ等の複数
   の半導体素子を形成し、前記複数の半導体素子の各ノー
   ドに接続した複数の第１の配線素片と前記各ノードに接
   続されていない複数の第２の配線素片を第一の配線用導
   電層で形成した後、前記第一の配線用導電層上に層間絶
   縁膜を形成し、前記層間絶縁膜の前記第１の各配線素片
   上に１箇所以上、前記第２の各配線素片上に所定以上の
   間隔をおいて２箇所以上、スルーホールを形成してマス
   タースライスを製造する第一段階と、第二の配線用導電
   層で前記複数のスルーホール中の所望のスルーホールを
   介して前記第１、第２の配線素片間を接続する配線を形
   成し、前記複数の半導体素子の各ノード間を所望の回路
   に相互接続する第二段階とを有するマスタースライス方
   式半導体集積回路装置の製造方法。