JPS6053965B2 - 論理アレイ装置 - Google Patents

論理アレイ装置

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JPS6053965B2
JPS6053965B2 JP55082980A JP8298080A JPS6053965B2 JP S6053965 B2 JPS6053965 B2 JP S6053965B2 JP 55082980 A JP55082980 A JP 55082980A JP 8298080 A JP8298080 A JP 8298080A JP S6053965 B2 JPS6053965 B2 JP S6053965B2
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
    • H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
    • H03K19/17716—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices

Description

【発明の詳細な説明】 本発明は論理機能を遂行する為のアレイに関 し、更
に詳細には、アレイ大きさを増大することなくアレイ内
で実行される論理機能の数をふやす事に関する。
交差している入出力線の格子の入力線及ひ出力線の唯
一の交点に夫々置かれた同一の回路素子のマトリックス
による論理の実行はよく知られている。
論理マトリックス若しくはアレイを利用することにより
生じた論理回路レイアウトの標準化は論理を実行する回
路を含むモノリシックチップの設計及び製造の単一化及
び促進につながる事も周知である。しかし、現時点では
論理アレイの利用は限定されている。この利用が限定さ
れる事の主な原因は、論理機能の実行の際に利用される
アレイ内の交点が全体のわずか数パーセントであるこ、
とにある。利用される交点の割合がこの様な値では、ア
レイを製造されたモノリシック・チップの表面領域が効
率良く利用されないことになる。従つて、多くの利用例
の場合、論理アレイの設計及び製造における効率の良さ
はチップ領域の非効率的な利用のために経済的には減殺
されてしまい、論理アレイよりも規則性が少ないがモノ
リシック・チップの所与の領域でより多くの論理機能を
遂行するような専用化されたレイアウトで論理チップを
設計し製造することに時間と労力を費やした方がまだ経
済的である。論理アレイのわずかな部分しか論理回路に
利用できないのは、アレイの規則性の結果である。
入力線及び出力線が一旦或る特定の論理機能を実行する
様に配線されれば、それらの入出力線は、論理を乱さな
ければ、他の関連されない論理機能を実行するのには使
用できない。従つて、アレイの大部分の領域は使用可能
な回路を持たない、入出力線の交差点を含んでいる。論
理アレイ・チップで実行される論理の数を増加する為数
多くの方法が考えられた。
その様な方法の１つは、数多くの論理機能が単一のアレ
イに於て能率良く実行される様に、入力変数を単一アレ
イの入力線に送る為の複数個のデコーダを使用すること
である。実行される論理の数を増加させる為に考えられ
たもう１つの方法は、プログラム可能なアレイ論理チッ
プ（ＰＬＡ）と呼ばれるアレイの複合構成を使用するも
のである。
これらの方法においては、論理機能を実行するのに必要
なアレイの交点の数を増やすことなく実行可能な論理機
能の数を増やすために、積項発生器（ＰｒＯｄｕｃｔｔ
ｅｒｎｌｇｅｎｅｒａｔＯｒ）と呼ばれる第１のアレイ
（即ち．ＡＮＤアレイ）の出力を積項和発生器（Ｓｕｍ
ｌＯｆａｐｒＯｄｕｃｔｔｅｒｍｇｅｒｌｅｒａｔＯｒ
）と呼ばれる第２のアレイ（（即ち０Ｒアレイ）に送る
ように構成されている。これらの先行技術は、１つのア
レイ論理チップに設置され得る有効に用いられる論理回
路の数を増すが、上述の入力線及ひ出力線の使用され．
ない部分の問題を解決してはいなかつた。本発明によれ
ば、入出力線の使用されない領域のサイズが減少される
。
これは、入力変数を入力線の両端に送る事により達成さ
れる。入力変数が入力線の両端に送られる場合、一方の
端部に送ら・れる入力変数に関して実行される論理機能
と他の端部に送られる入力変数に関して遂行される論理
機能とを分離する様に入力線がセグメントに分割される
。この構成によれば、或る特定の数の入力変数について
論理を実行するのに必要とされる出力線の長さが半分に
なる。本発明の良好な実施例では、ＰＬＡ（７）ＡＮＤ
アレイを２つに分割し、ＰＬＡの０Ｒアレイの両側にそ
の２つの分割されたＮΦアレイを配列する事によつて、
出力線の長さの減少が組合わせの形で達成されている。
０Ｒアレイはその入力線の両端に、２つに分割された．
ＡＮＤアレイからの出力を受ける。
ＡＮＤアレイ及び０Ｒアレイの両方の入力線は同一線上
で実行されるノ種々の論理機能を分離するた為に前述の
ようにセグメントに分割される。従つて、発明の目的は
、所与の寸法の１つの論理アレイ回路チップで実行され
得る論理の数を増加させることである。
本発明の他の目的は、論理機能の実行に使用されないア
レイ領域を減少させることである。
本発明の更に他の目的は、種々の論硫機能を実行する用
途に一層の適応性を有するアレイ論理を提供するにある
。第１図を参照するに、２個のＡＮＤアレイ１０及び１
２が０Ｒアレイ１４の両側に設けられている。
ＡＮＤアレイ１０及び１２の夫々は、これら．ＡＮＤア
レイの両側に置かれた複数個の２ビット入力デコーダ１
６に接続されている。これらのデコーダ１６は、２個の
入力変数について４個の出力の組合せを生じる。デコー
ダ１６は入力線１８に入力変数を受けとり、そして２個
の入力変数による４個の出力の組合せのうちの１出力を
質問のために、ＡＮＤアレイ１０及び１２の夫々の入力
線２０に送る。夫々の入力線２０は２つの異なるデコー
ダ１６に接続されているから、２個の入力変数の２つの
異なる組合せを受取ることができる。入力線２０ととも
に格子を形成する複数個の平行な出力線２２が入力線２
０に関して直交して配列される。
入力線２０及び出力線２２の交点には入力線２０に与え
られるデータによる質問づいて論理機能、この例ではＡ
ＮＤ動作を行い、その結果を出力線２２に発生する論理
実行装置２４が配置される。ＡＮＤアレイ１０及び１２
の出力線２２は、この２つのＡＮＤアレイの間に置かれ
た０Ｒアレイ１４を質関するために０Ｒアレイ１４の入
力線２６に接続され。
入力線２６は０Ｒアレイ１４の出力線２８と交差してい
る。これらの入力線２６と出力線２８の交点には、ＡＮ
Ｄアレイから受ける信号による質問に基づいて０Ｒ機能
を実行し、その結果を出力線２８に与える論理実行装置
２９が配置されている。出力線２８は、セット及びリセ
ット入力を複数個のＪＫラッチ３０に供給する。この複
数個のＪＫラッチ３０は、データが０Ｒアレイ１４から
夫々のＪＬラッチ３０に入力されるばかりでなく、任意
の外部源からの線３２にも与えられ且つ或るラッチから
他のラッチにシフトされる様に、シフト・レジスタ形式
で接続されている。明らかな如く、２ビット・デ゛コー
タ１６、ＡＮＤアレイ１０及び１２、０Ｒアレイ１牡並
びにＪＫラッチ３０に於ては、２ビット●デコーダ１６
に対する入力に基づいて論理機能が実行される。デコー
ダ１６ａに対する任意の２つの入力Ａ及びＢによ引■Ｄ
アレイ１０及び１２に於て実行される種々の論理機能は
第２図に表に示される。この表の列の夫々はデコーダ１
６ａの出力に接続された４つの入力線２０の１つを示す
。この表の列のヘツデイングは、その列により表わされ
入力線２０に質問信号を与える際に入力Ａ及びＢに関し
てデコーダ１６ａにより実行される関数の表示てある。
表の行はアレイの出力線を表わす。夫々の行の表示はそ
の行に２進１と記入されたデコーダの出力が論理実行要
素２４を伴う出力線２２と入力線２０を互いに接続する
ことによりＮ■演算される場合、その行により表わされ
る出力線２２に現われる論理機能を示す。この様にアレ
イ及び２ビット・デコーダを用いて論理動作を行うこと
はよく知られておい、例えば米国特許３７６１９０鏝に
示されている。本発明によれば、アレイ論理チップ上に
配列される論理機能は先行技術に於てなしうるよりもよ
り密に配列される。
これは同一線への異なる入力により実行される機能を分
離する様にＮ１アレイ及び０Ｒアレイの入力線２０及び
２６をセグメントに分割する事及びＡＮＤアレイ１０及
び１２の両側にデコーダ１６を配置する事により達成さ
れる。第１図により明らかな如く、ＡＮＤアレイ１０の
第１列に於て実行される機能はＡＮＤアレイ１０の左上
側のデコーダ１６ａから入つてくる２つの信号の排他的
論理和機能である。この信号がＪＫラッチ３０ａのセッ
ト及びリセット入力に送られ、ＪＫラッチのラッチ動作
を防止し、その結果非ラッチの出力信号を与える。左右
両側のデコーダ１６からの出力信号を受けるこのＡＮＤ
アレイ１０に於て多くの他の機能が実行される。デコー
ダ１６からの出力信号が同一の入力線を含む場合、それ
らは波断部によりその右側で遂行される機能と左側で遂
行される機能とに分離される。波断部を通る波線３６は
アレイが左側のデコーダ１６に対する入力変数を伴う機
能を遂行する部分と、右側のデコーダ１６に対する入力
変数を伴う機能を遂行する部分に分離されることを示す
。同様に下部のＡＮＤアレイ１２も破断部を通過する破
線３６により分離される。しかしながら入力線２０が常
に破断されているとは限らない点に注目されたい。入力
線２０が左側若しくは右側のどちらか一方のデコーダ１
６の入力により機能を実行する為に存在する場合、それ
らは入力線２０ａ及び２０ｂの様に、破断されることな
くアレイの端部まで完全に横切つて延びている。時には
、同一の入力線２０ｃの両端に送られる関数をＡＮＤす
ることが要求されることがある。これはＡＮＤアレイ１
０及び１２の夫々の端に於ける端子箱３１において論理
実行装置２４により入力線２０ｃに接続された入力線２
０ａと２２ｂとの間に接続体３４を設けることにより達
成される。ＡＮＤアレイと同様、０Ｒアレイの入力線２
６も破断され、上部ＡＮＤアレイ１０から受ける入力変
数により実行される機能と下部Ｎ１アレイ１２から受け
る入力変数により実行される機能とをノ分離する。
破線３８は０Ｒアレイを貫いており、０Ｒアレイの面積
が上部ＡＮＤアレイ１０からの入力に基づいて実行され
る論理機能と、下部ＡＮＤアレイ１２からの入力に基づ
いて実行される論理機能とに応じて、０Ｒアレイ１４の
領域がいかに７分割されるかを示している。線２８ａが
上部ＡＮＤアレイ１０及び下部Ｎ巾アレイ１２の両方に
与えられた入力変数による論理機能を実行する様に０Ｒ
アレイ１４の全体に渡り延びている点が注目される。こ
れは、いくつかのケースに於て必ク要となり得る。破線
３６及び３８を調べる事により、このアレイの利用度は
すべての入力がアレイの一方の側に存在する場合よりも
高い事がわかる。
総ての入力がアレイの一方の側に存在する場合、入力線
２０は重複利用されない。即ち、１組の入力変数を含む
機能を実行する為に用いられない入力線の部分は、他の
組の入力変数を含む機能を実行する為には用いられない
。また、デコーダが全て入力線の一方の側に置かれ、２
つのＡＮＤアレイが互いに加えられた場合、出力線の長
さはかなり延長されなければならないし、それら出力線
の大部分が利用されないことになる。例えば、２つのＡ
ＮＤアレイ１０及び１２のデコーダ１６の１２個総てが
単一のアレイの一方の側に置かれた場合、第１のデコー
ダ１６ａに対する入力Ａ及びＢの排他的論理和を実行す
る線に含まれる出力線２２ｄの長さは４倍になり、従つ
て配列されたチップの利用されない領域は第１図に示さ
れた装置の４倍になる。また、０Ｒアレイ１４の分割は
、チップ上の利用されない領域の総面積を減少する。本
発明によるアレイ・サイズの縮少は以下のように解析さ
れる。
Ｘ個の入力とＹ個の出力とＮ個の積項を有したＰＬＡが
要求されていると仮定する。下表は先行技術及び本発明
の夫々で必要になるアレイ寸法を比較したものてある。
入出力比が１（Ｘ＝Ｙ）の場合、本発明によれば次の如
くアレイのサイズが縮少される。
０Ｒアレイの出力線２８が総ての積項と交差する必要が
ない場合、更に改善され得る。
例えば、もし、第１図に示された水平方向の出力線２８
が０Ｒアレイ１４の中間点で終端され且つ０Ｒアレイ１
４の両側に出力されるならば、アレイのサイズは下表の
如くになる。この解析の結果は、本発明によれば、入出
力比１の場合は３から４の間の改善率が得られることを
示している。
０Ｒアレイ１４の完全な分割は問″題を生じ得るが、委
個の出力線が（図示の如く）完全にアレイを貫き否個の
出力線が中間点で終端するように０Ｒアレイを分割する
ことは論理機能の設定を行う上で困難を生じないと考え
られる。第３図及び第４図は、特定の回路機能を奏する
ように行われるゲート及び金属の個性化又は機能化を用
いてＦＥＴ技法によりＡＮＤアレイ１０及び１２がどの
ように製造されるかを示している。数多くの拡散条線４
０及び４２がアレイの為の基板４４内に形成される。こ
れらの拡散条線４０及び４２はアレイの論理実行要素２
４であるＦＥＴの為のソース及びジンク拡散領域である
。更に、拡散条線４０はアレイの出力線２２てもある。
アレイの入力線２０は入力線を減結合する薄い酸化物層
４８及び厚い酸化物層５０の表面上で拡散条線４０及び
４２に対して直角に配例された金属条線４６である。論
理機能が交点に於て実行される場合は常に、ゲート金属
物５２が薄い金属酸化物層４８上に、そして１組の拡散
条線４０及び４２を覆つて設けられる。特定の入力線及
び出力線の交点に於て実行されるべき論理機能が無い場
合、拡散条線４０及び４２の間にこの様なゲート金属物
５２は設けられない。第３図及び第４図から明らかな様
に、破断部５４は、金属条線４６の一方の側で実行され
る機能と、条線の他方の側て実行される機能とを分離し
ている。
かくて総てのチップの製造工程はゲートの布設及び金属
化の工程の前までは同一である。次いで要求された論理
を交点に於て実行する為にチップの機能化が行われる。
論理機能が入力線の両端部で達成される場合、入力線に
破断部が設けられる。完成されたチップにおいては、夫
々の金属条線．４６がＦＥＴ論理回路に対する入力にな
り、ゲート金属領域５２は拡散条線４０により或る正電
位＋Ｖに接続されたソース及び拡散条線４２によりアー
ス接続されたジンクを有するＦＥＴのゲートになる。
信号がデコーダ１６から金属条線４６に受けられた場合
、その信号は、拡散条線４０即ち出力線２２の電位を＋
Ｖからアース電位へ変化させるようにアースへの通路を
形成するため、夫々の関連するＦＥＴを導電状態にバイ
アスする。デコーダの出力はデコーダの入力の否定であ
るので、論理ＡＮＤ機能がアレイ１０及び１２に於てデ
コーダの出力により実行される。０Ｒアレイ１４は、金
属条線が垂直方向に且つ拡散条線が水平方向に配列され
ている点を除き、Ｎのアレイとまつたく等しい。
更にＡＮＤアレイの出力はデコーダの入力に関して肯定
であるので、ＡＮＤアレイの出力に基づいて０Ｒアレイ
の論理実行装置２９によりＮＯＲ機能が実行される。０
Ｒアレイの出力は、０Ｒ機能が０Ｒアレイ及びラッチに
於てＡＮＤアレイの出力により実行される様にＪＫラッ
チ３０に於て反転される。
ラッチの出力はＡｒＳＪＤアレイの拡散条線４０が電位
を帯びている間ゲートされる。ＡＮＤアレイに於ける拡
散条線と異なり０Ｒアレイに於ける拡散条線４０は連続
して電位を帯びている。ＡＮＤアレイと０Ｒアレイの間
の接続を形成する為、０Ｒアレイに於ける金属条線４６
の１つは第５図に示されるように酸化層４８及び５０を
通る金属化された貫通孔４７によりＡＮＤアレイに於け
る拡散条線４０の１つと接続される。
ゲ−トー金属機能化は或るケースについては望ましいこ
とであるが、純粋に金属の機能化工程により論理が変更
され得る回路配列を持つことが望ましい他のケースもあ
る。
その様な配列は第６図に示されている。第６図の実施例
中入力線２０及び出力線２２の交点には論理を実行する
論理実行装置２４（ＦＥＴ２４）が配置されている。Ｆ
ＥＴが論理を実行するか否か（よそのゲートがどの様に
接続されているかに依存している、ＦＥＴ２４が論理を
実行するために利用されない場合、ＦＥＴをオフ状態に
バイアスする為そのゲートはアース接続される。ＦＥＴ
２４が論理を実行する為に用いられる場合、ＦＥＴ２４
が入力線２０に印加されるパルスにより導通若しくは非
導通状態にされる様にそのゲートは入力線２０のうちの
１本に接続されている。第７図及び第８図に示される様
に、夫々のＦＥＴにはゲート５２が設けられ、また金属
接続部５８がゲート５２から金属条線４６へ若しくは貫
通接続部６０を経て拡散条線４２へ、１つの処理段階で
選択的に形成される。本発明は上述した回路機能化技法
のいずれか１つに限定されるものではなく、数多くの技
法に対しても同様に適用されることは理解されよう。特
に、本発明は説明されたＦＥＴ技法に代わりバイポーラ
技法に適用され得る。アレイの入カへの接続は、アレイ
に於て実行されるべき機能に従つてなされる。
この目的を達成する為、第１図において複数個の垂直方
向に延びているレール６２がアレイ１０，１２及び１４
の各側においてチップ上に形成される。これらのレール
６２に直交したデコーダ１６の入力に対する接続線１８
、ＪＫラッチ３０の出力に対する接続線６７ａ及びオフ
・チップ駆動装置６６に対する接続線６８，６８ａが配
列される第９図、１０図及び１１図に示される様に、こ
れらの接続線１８，６８，６８ａ及び６７ａは、チップ
の酸化層４８−５０の表面に設けられた金属化パターン
である。レール６２は酸化物層４８−５０の表面の）金
属部７０とチップの基板４４に於ける拡散領域７２を交
互に形成することにより作られている。これらは酸化層
４８−５０を貫通する金属化された貫通孔７４により接
続されている。拡散領域７２はオフ・チップ駆動装置、
ラッチ、及びデコータダに対する線がレール６２の拡散
領域７２の上を通つてレール６２の金属化部分に接続す
る様にオフ・チップ駆動装置６６デコーダ１６ＪＫラッ
チ３０に対向する適切な位置に設けられる。レール６２
は金属部７０に於ける破断部７６によりセグ９メントに
分割され、同一のレールの電気的に分離された部分によ
り同一のレールに含まれた２つ以上の異なる信号を電気
的に分離する。例えば第１０図に於て、ＪＫラッチ３０
ａがオフ・チップ駆動装置６６ａに接続される場合、金
属線６７ａ及び６８ａは夫々同一のレールの向かい合つ
ている部分７０ａ及び７０ｂに接続される。金属線６７
ａ及び６８ａは他のレール６２の拡散された領域７２の
上を通る。従つてそれらは互いにレール６２を短絡しな
い。更にＪＫラッチ３０ａとオフ・チップ駆動装置６６
ａの間の接続を含むレール６２ａの部分をレール６２ａ
の他の部分から分離する為、レール６２ａの金属化され
ている部分７０ａ及び７０ｂの両方は破断部７６を含み
、その結果レール６２ａの残りの部分は、例えば、ＪＫ
ラッチ３０ｂとデコーダ１６ｂの入力との間の接続の様
に、アレイに対して他の信号を与える為に用いられ得る
。デコーダ１６に対する入力は肯定で、ＪＫラッチ３０
の出力も肯定であるので、ＪＫラッチ３０ｂの出力は、
デコーダ１６ｂに直接戻るように接続でき、これによつ
て、ＪＫラッチとデコーダの間にオフ●チップを接続を
用いることなく０Ｒアレイ１０，１２，１４及びＪＫラ
ッチ３０を用いて順次論理機能が実行され得る。第１図
に示されるように、数多くのバッド７４ａがチップの上
部及びチップの下部を横切つて接続される。これらのバ
ッド７４ａはもつぱらデコーダ１６の入力に送られるチ
ップに対する入力信号の為の入力バッドとして働く。こ
れらのバッド７４ａはチップ上で実行されなければなら
ない機能により決定される金属化パターンに従つてレー
ル６２と接続される。チップの側辺に沿つて置かれたバ
ッド７４ａは出力バッドのいずれかに用いられる。出力
バッドとして用いられる場合、それらは金属部７７によ
りオフ・チップ駆動装置６６に接，続される。入力バッ
ドとして用いられる場合、それらはレール６２に直接、
接続される。以上、本発明の実施例の１つが説明された
。
本発明によれば、アレイ論理チップの種々の素子に対す
る代替的な使用が可能である。本発明に於て．は、入出
力線及び端子がその利用の際に矛盾をきたさない限りニ
重に利用され、仮想記憶装置と同様、実際の容量は極め
て能率的に利用されるから、本発明のアレイ論理チップ
は、実際よりも大きな記憶容量を有している様にみかけ
上見られる仮想記憶装置と類似している。本発明の理解
を容易にする為に、本明細書では、関連する回路の数及
びサイズの限定されたＰＬＡが例示されたが、実際には
かなり大きなアレイが考えられ得る。
例えば、４８個の入力を有し、夫々２４個のデコーダで
働く２個のＡＮＤアレイが考えられる。同様に、１１２
個の出力を５帽の”ＪＫラッチに送る０Ｒアレイがより
実際的な０Ｒアレイとして考えられる。
【図面の簡単な説明】
第１図は本発明を組み込んたプログラム化論理アレイ●
チップのレイアウトの概略図、第２図は第１図のプログ
ラム化論理アレイ●チップに於て任意の２つの入力変数
により実行される論理機能を示す表、第３図は第１図の
ＡＮＤアレイのレイアウトをより詳細に示す部分的平面
図、第４図は第３図の線４−４に沿つて得られた部分断
面図、第５図は第１図のレイアウトに従つて構成された
アレイ・モジュールに於ける貫通孔を通つて得られる断
面図、第６図は第１図のＡＮＤアレイに対する代替レイ
アウトの配線図、第７図は第６図に示された回路に対す
るレイアウトの平面図、第８図は第７図の線８−８に沿
つて得られた部分断面図、第９図及び第１０図は第１図
に示されたレールシステムの更に詳細な平面図、第１１
図は第９図の線１１−１１に沿つて得られる断面図であ
る。 第１図において、１０，１２・・・・・・ＡＮＤアレイ
、１４・・・・・・０Ｒアレイ、１６・・・・・・２ビ
ット・デコーダ、３０・・・・・・ラッチ、６６・・・
・・・オフ・チップ駆動装置、１８・・・・・・２ビッ
ト・デコーダの入力に対する線続線、６７ａ・・・・・
・ラッチの出力に対する接続線、６８，６８ａ・・・・
・・オフ・チップ駆動装置に対する接続線、６２（７０
及び７２）・・・・ルール、７６・・・・・・破断部。

Claims (1)

    【特許請求の範囲】
  1. １ ＯＲアレイと、上記ＯＲアレイの入力線に接続され
    且つ上記ＯＲアレイの第１の側に配置された第１のＡＮ
    Ｄアレイと、上記ＯＲアレイの入力線に接続され且つ上
    記ＯＲアレイの上記第１の側と反対の側に配置された第
    ２のＡＮＤアレイと、上記第１のＡＮＤアレイに信号を
    供給するデコーダと、上記第２のＡＮＤアレイに信号を
    供給するデコーダとを有し、上記ＯＲアレイの所定の入
    力線は上記第１のＡＮＤアレイに接続された第１の側の
    セグメント及び上記第２のＡＮＤアレイに接続された第
    ２の側のセグメントに分割され、且つ上記ＯＲアレイの
    出力線の少なくとも１つは異なる入力線上第１の側のセ
    グメント上の論理素子及び第２の側のセグメント上の論
    理素止に接続されている論理アレイ装置。
JP55082980A 1974-12-30 1980-06-20 論理アレイ装置 Expired JPS6053965B2 (ja)

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