JPS5827343A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS5827343A JPS5827343A JP12573481A JP12573481A JPS5827343A JP S5827343 A JPS5827343 A JP S5827343A JP 12573481 A JP12573481 A JP 12573481A JP 12573481 A JP12573481 A JP 12573481A JP S5827343 A JPS5827343 A JP S5827343A
- Authority
- JP
- Japan
- Prior art keywords
- cell
- power supply
- wiring layer
- cells
- supply wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 239000000758 substrate Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路とくにマスクパターン設計時間
を短縮できる半導体集積回路の構造に関するものである
。
を短縮できる半導体集積回路の構造に関するものである
。
大規模集積回路のマスクパターン設計において、フリッ
プフロップ、単位ゲート回路、入出力（Ｉｌｏ）回路等
の基本回路要素はユニットセル化してマスクパターン設
計を行なうのが常である。
プフロップ、単位ゲート回路、入出力（Ｉｌｏ）回路等
の基本回路要素はユニットセル化してマスクパターン設
計を行なうのが常である。
ところが各基本回路要素をユニットセル化する場合、そ
の電源ラインの配置は各基本回路要素に適したものとさ
れることが多く、電源配線層の間隔。
の電源ラインの配置は各基本回路要素に適したものとさ
れることが多く、電源配線層の間隔。
幅、第１電源配線層、第２電源配線層の順序は基本回路
要素の種類、トランジスタサイズによりて規定され、ユ
ニットセルを汎用的に使用しようとした時にユニットセ
ルのレイアウト、接続で不都合が生じることが多い。
要素の種類、トランジスタサイズによりて規定され、ユ
ニットセルを汎用的に使用しようとした時にユニットセ
ルのレイアウト、接続で不都合が生じることが多い。
本発明はこのような欠点をなくし、基本回路構成用のユ
ニットセルの第１電源配線層、第２電源配線層の幅、離
間間隔を規定し、少なくとも一方向にセルを配置してマ
スクパターン設計を行なうもので、ユニットセルを汎用
的に使用しての様々な半導体集積回路の作成を容易に行
うことを可能とするものである。
ニットセルの第１電源配線層、第２電源配線層の幅、離
間間隔を規定し、少なくとも一方向にセルを配置してマ
スクパターン設計を行なうもので、ユニットセルを汎用
的に使用しての様々な半導体集積回路の作成を容易に行
うことを可能とするものである。
次に図を用いて本発明をＭＯ８回路のマスクパターン設
計に応用したときの実施例を示す。
計に応用したときの実施例を示す。
第１図は本発明の一実施例にかかる半導体集積回路の基
本回路要素であるユニットセル（以下単にセルと記す）
の平面形状を例示する略図であり、図示するようにセル
１はフリップ２０タブ、単位ゲート回路、入出力回路等
の基本回路要素でありてセル１には第１電源配線層２と
これをはさんで２本の第２電源配線層３と４が並設され
ている。
本回路要素であるユニットセル（以下単にセルと記す）
の平面形状を例示する略図であり、図示するようにセル
１はフリップ２０タブ、単位ゲート回路、入出力回路等
の基本回路要素でありてセル１には第１電源配線層２と
これをはさんで２本の第２電源配線層３と４が並設され
ている。
ところでこのセル１の回路要素は、第１電源配線層２と
第２電源配線層３，４間に存在する半導体基体部分５と
６ならびに第２電源配線層３と４の外側に設置する半導
体基体部分７と８および第１゜２電源配線層２，３．４
の部分に作り込まれる。
第２電源配線層３，４間に存在する半導体基体部分５と
６ならびに第２電源配線層３と４の外側に設置する半導
体基体部分７と８および第１゜２電源配線層２，３．４
の部分に作り込まれる。
′１．た第１電源配線層２と第２電源配線層４と５との
離間間隔ｔｌトｔ２ は均一にほぼ等しく規定され、さ
らに第２電源配線層３と４の幅ｔ３とｔ４も等しく規定
されている。
離間間隔ｔｌトｔ２ は均一にほぼ等しく規定され、さ
らに第２電源配線層３と４の幅ｔ３とｔ４も等しく規定
されている。
このような構造とするならば、セルは上下反転。
左右反転に対して対称となり、汎用性の高いものとなり
、たとえばユニットセル１を１０００反転して用いても
、他のセルとの接続を容易に行うことができる。またセ
ルの基準点（レファレンスポイント）を第１図９に示す
ようにセル中央の第１電源配線層の長さ方向に平行な中
心線上に沿りて設置することにより、セルサイズに無関
係に基準点を設定できる。さらにセルを一直線上に配置
する場合、セルの上下反転、左右反転にかかわらず基準
点も一直線上にならべられ、セルの座標指定が簡略化さ
れる。したがりて、かかるセルを使用することによりマ
スクパターン設置を容易に自動化することができる。
、たとえばユニットセル１を１０００反転して用いても
、他のセルとの接続を容易に行うことができる。またセ
ルの基準点（レファレンスポイント）を第１図９に示す
ようにセル中央の第１電源配線層の長さ方向に平行な中
心線上に沿りて設置することにより、セルサイズに無関
係に基準点を設定できる。さらにセルを一直線上に配置
する場合、セルの上下反転、左右反転にかかわらず基準
点も一直線上にならべられ、セルの座標指定が簡略化さ
れる。したがりて、かかるセルを使用することによりマ
スクパターン設置を容易に自動化することができる。
次にＥ／ＤＭＯ８回路に上記のセルを使用した場合を考
えると、第１電源配線層２をｖＤＤ、第２電源配線層３
，４をｖｓｓに設定すると、負荷トランジスタを第１電
源配線層周辺、駆動トランジスタを第２電源配線層周辺
に配置することができ、セル設計が容易に行える。また
、トランジスタサイズの異なるセルにも容易に展開する
ことができる。
えると、第１電源配線層２をｖＤＤ、第２電源配線層３
，４をｖｓｓに設定すると、負荷トランジスタを第１電
源配線層周辺、駆動トランジスタを第２電源配線層周辺
に配置することができ、セル設計が容易に行える。また
、トランジスタサイズの異なるセルにも容易に展開する
ことができる。
たとえば、様々な用途に応じた大規模集積回路を製作す
るに際し、基本回路要素をユニット化したユニットセル
を適当に配置するのであるが、場合によりては、特定の
セルを１８０°反転して配ｌθしたい場合がある。この
とき、前述のごとく、第１電源配線層２をＭＯ３回路の
ｖＤＤ、第２電源配線層３，４をｖｓｓとしかつｖＤＤ
配線とｖＳＳ配線を集積回路基板上において交差配置す
ることが不都合な場合、各セルにおいて第１図に示すｔ
ｌと１２をほぼ等しくしておくならば、ｖＤＤ、！：ｖ
ＳＳ配線を交差させることなく単に特定のセルを１８０
゜反転させて配置するのみで、隣接したセルのｖＤＤ配
線とｖｓｓ配線を接続することができる。このようにし
て、上述したセル構成を用いればセルの配置上極めて有
利である。
るに際し、基本回路要素をユニット化したユニットセル
を適当に配置するのであるが、場合によりては、特定の
セルを１８０°反転して配ｌθしたい場合がある。この
とき、前述のごとく、第１電源配線層２をＭＯ３回路の
ｖＤＤ、第２電源配線層３，４をｖｓｓとしかつｖＤＤ
配線とｖＳＳ配線を集積回路基板上において交差配置す
ることが不都合な場合、各セルにおいて第１図に示すｔ
ｌと１２をほぼ等しくしておくならば、ｖＤＤ、！：ｖ
ＳＳ配線を交差させることなく単に特定のセルを１８０
゜反転させて配置するのみで、隣接したセルのｖＤＤ配
線とｖｓｓ配線を接続することができる。このようにし
て、上述したセル構成を用いればセルの配置上極めて有
利である。
第２図は本発明の半導体集積回路の基本回路要素である
セル４個を使ってパターン設計を行なうときの状態を示
す図であり、基本回路要素であるセルは１０，１１，１
２．１３である。ここでの４個のセルは一直線上に隣接
して並設されている。
セル４個を使ってパターン設計を行なうときの状態を示
す図であり、基本回路要素であるセルは１０，１１，１
２．１３である。ここでの４個のセルは一直線上に隣接
して並設されている。
このようにセルを並設した場合、第１電源配線層１４お
よび第２電源配線層１６と１６は各セル共通の幅と離間
間隔をもりているため、−直線上に配置した各セルの全
ての電源配線層は図示するようにそれぞれ連繋し、−直
線状となり、容易に相互の接続ができるとともに、前述
のごとく特定のセルを１８００反転しても各セル間の接
続を容易に行うことができる。第２図では４個のセルを
使用した例を示したが、セルの数には事実上制限がない
。また各セルは本発明のセルであれば異種機能をもつセ
ルでも良い。
よび第２電源配線層１６と１６は各セル共通の幅と離間
間隔をもりているため、−直線上に配置した各セルの全
ての電源配線層は図示するようにそれぞれ連繋し、−直
線状となり、容易に相互の接続ができるとともに、前述
のごとく特定のセルを１８００反転しても各セル間の接
続を容易に行うことができる。第２図では４個のセルを
使用した例を示したが、セルの数には事実上制限がない
。また各セルは本発明のセルであれば異種機能をもつセ
ルでも良い。
第３図は本発明にかかるセルを離して配置したときの例
を示す。マスクパターン設計上セル間にある距離をもた
せて配置したいときがあるが、このときには図示するよ
うに複数個のセル１７゜１８．１９を離間させて配置す
ればよい。！た離間装置するセルが図示するようにサイ
ズの異るものでありてもよい。
を示す。マスクパターン設計上セル間にある距離をもた
せて配置したいときがあるが、このときには図示するよ
うに複数個のセル１７゜１８．１９を離間させて配置す
ればよい。！た離間装置するセルが図示するようにサイ
ズの異るものでありてもよい。
第４図はセル２０，２１．２２を２次元的に配置した例
を示すが、マスクパターン設計の都合上、図示するよう
なセル配置も可能である。
を示すが、マスクパターン設計の都合上、図示するよう
なセル配置も可能である。
なお、本発明における各セルは第２図に示したようにそ
の両端部において第１電源配線層と第２電源配線層との
離間間隔が等しければ良く、各セルの端部以外の部分に
おいては間隔は任意でよい。
の両端部において第１電源配線層と第２電源配線層との
離間間隔が等しければ良く、各セルの端部以外の部分に
おいては間隔は任意でよい。
また、各配線層自身の幅は各セル間で等しい方が望まし
いが、これらについては異りていても接続は容易に行う
ことができる。
いが、これらについては異りていても接続は容易に行う
ことができる。
以上説明したように、本発明の半導体集積回路は、上下
反転左右反転等に対して対称なセルを使用して構成され
ており、マスクパターン設計の自動化が可能となること
、セル設計が容易であるこ七、２次元的なセル配置なら
びにその変更が容易に可能であること、異種機能をもつ
セルを用いてもセル配置が極めて容易であることなど多
くの効果を奏するものである。なお、以上はＭＯ３回路
を例に本発明を説明したのであるが、本発明は、バイポ
ーラ形半導体集積回路にも適用しうろこと勿論である。
反転左右反転等に対して対称なセルを使用して構成され
ており、マスクパターン設計の自動化が可能となること
、セル設計が容易であるこ七、２次元的なセル配置なら
びにその変更が容易に可能であること、異種機能をもつ
セルを用いてもセル配置が極めて容易であることなど多
くの効果を奏するものである。なお、以上はＭＯ３回路
を例に本発明を説明したのであるが、本発明は、バイポ
ーラ形半導体集積回路にも適用しうろこと勿論である。
第１図は本発明の一実施例にかかる半導体集積回路の基
本回路要素であるユニットセルを示す略図、第２図〜第
４図は同ユニット七ルの配置例を示す図である。 １．１０〜ｉ３．１７〜２２・・・・・・ユニットセル
２１４・・・・・−第１電源配線層、３，４゜１５．
１６・・・・第２電源配線層、５〜８・・・・・−半導
体基体部分。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名゛Ｉ 軌 ２ 図 ３図 Ｉ４図
本回路要素であるユニットセルを示す略図、第２図〜第
４図は同ユニット七ルの配置例を示す図である。 １．１０〜ｉ３．１７〜２２・・・・・・ユニットセル
２１４・・・・・−第１電源配線層、３，４゜１５．
１６・・・・第２電源配線層、５〜８・・・・・−半導
体基体部分。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名゛Ｉ 軌 ２ 図 ３図 Ｉ４図
Claims (4)
- （１）単一の半導体基体内へ、１本の第１電源配線層と
同第１電源配線層をはさんで配置される２本の第２電源
配線とが並設された基本回路構成用二ニア）セルの複数
個を一次元もしくは２次元配置して作り込むとともに、
前記ユニットセルの両端部における第１電源配線層と第
２電源配線層との離間間隔が各セル間でほぼ等しく設定
されていることを特徴とする半導体集積回路。 - （２）全てのユニットセルの寸法がほぼ等しく選定され
ていることを特徴とする特許請求の範囲第１項に記載の
半導体集積回路。 - （３）ユニットセルの寸法がユニットセル間で異ってい
ることを特徴とする特許請求の範囲第１項に記載の半導
体集積回路。 - （４）２本の第２電源配線層の幅が各セル間でほぼ等し
く設定されていることを特徴とする特許請求の範囲第１
項に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12573481A JPS5827343A (ja) | 1981-08-10 | 1981-08-10 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12573481A JPS5827343A (ja) | 1981-08-10 | 1981-08-10 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5827343A true JPS5827343A (ja) | 1983-02-18 |
| JPS641051B2 JPS641051B2 (ja) | 1989-01-10 |
Family
ID=14917463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12573481A Granted JPS5827343A (ja) | 1981-08-10 | 1981-08-10 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5827343A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6153743A (ja) * | 1984-08-23 | 1986-03-17 | Fujitsu Ltd | 半導体装置 |
| JPS63308343A (ja) * | 1987-06-10 | 1988-12-15 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| JPH029149A (ja) * | 1988-06-28 | 1990-01-12 | Toshiba Corp | スタンダードセル |
| EP0458244A2 (en) * | 1990-05-24 | 1991-11-27 | Kabushiki Kaisha Toshiba | Cell library method for semiconductor integrated circuit design |
| JPH0448058A (ja) * | 1990-06-14 | 1992-02-18 | Sumitomo Metal Ind Ltd | 亜鉛メッキ鋼板のスパングル制御方法 |
| JPH05171394A (ja) * | 1991-12-24 | 1993-07-09 | Kawasaki Steel Corp | 溶融亜鉛めっきラインにおける通板材のバタツキ原因判定方法 |
-
1981
- 1981-08-10 JP JP12573481A patent/JPS5827343A/ja active Granted
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6153743A (ja) * | 1984-08-23 | 1986-03-17 | Fujitsu Ltd | 半導体装置 |
| JPS63308343A (ja) * | 1987-06-10 | 1988-12-15 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| JPH029149A (ja) * | 1988-06-28 | 1990-01-12 | Toshiba Corp | スタンダードセル |
| EP0458244A2 (en) * | 1990-05-24 | 1991-11-27 | Kabushiki Kaisha Toshiba | Cell library method for semiconductor integrated circuit design |
| US5387810A (en) * | 1990-05-24 | 1995-02-07 | Kabushiki Kaisha Toshiba | Cell library for semiconductor integrated circuit design |
| JPH0448058A (ja) * | 1990-06-14 | 1992-02-18 | Sumitomo Metal Ind Ltd | 亜鉛メッキ鋼板のスパングル制御方法 |
| JPH05171394A (ja) * | 1991-12-24 | 1993-07-09 | Kawasaki Steel Corp | 溶融亜鉛めっきラインにおける通板材のバタツキ原因判定方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS641051B2 (ja) | 1989-01-10 |
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