JPS641051B2 - - Google Patents
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- Publication number
- JPS641051B2 JPS641051B2 JP12573481A JP12573481A JPS641051B2 JP S641051 B2 JPS641051 B2 JP S641051B2 JP 12573481 A JP12573481 A JP 12573481A JP 12573481 A JP12573481 A JP 12573481A JP S641051 B2 JPS641051 B2 JP S641051B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- cell
- wiring layer
- cells
- supply wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路とくにマスクパターン
設計の時間を短縮できる半導体集積回路の構造に
関するものである。
設計の時間を短縮できる半導体集積回路の構造に
関するものである。
大規模集積回路のマスクパターン設計におい
て、フリツプフロツプ、単位ゲート回路、入出力
（Ｉ／Ｏ）回路等の基本回路要素はユニツトセル
化してマスクパターン設計を行なうのが常であ
る。ところが各基本回路要素をユニツトセル化す
る場合、その電源ラインの配置は各基本回路要素
に適したものとされることが多く、電源配線層の
間隔、幅、第１電源配線層、第２電源配線層の順
序は基本回路要素の種類、トランジスタサイズに
よつて規定され、ユニツトセルを汎用的に使用し
ようとしたときにユニツトセルのレイアウト、接
続で不都合が生じることが多い。
て、フリツプフロツプ、単位ゲート回路、入出力
（Ｉ／Ｏ）回路等の基本回路要素はユニツトセル
化してマスクパターン設計を行なうのが常であ
る。ところが各基本回路要素をユニツトセル化す
る場合、その電源ラインの配置は各基本回路要素
に適したものとされることが多く、電源配線層の
間隔、幅、第１電源配線層、第２電源配線層の順
序は基本回路要素の種類、トランジスタサイズに
よつて規定され、ユニツトセルを汎用的に使用し
ようとしたときにユニツトセルのレイアウト、接
続で不都合が生じることが多い。
本発明はこのような欠点をなくし、基本回路構
成用のユニツトセルの第１電源配線層、第２電源
配線層の幅、離間間隔を規定し、少なくとも一方
向にセルを配置してマスクパターン設計を行なう
もので、ユニツトセルを汎用的に使用しての様々
な半導体集積回路の作成を容易に行うことを可能
とするものである。
成用のユニツトセルの第１電源配線層、第２電源
配線層の幅、離間間隔を規定し、少なくとも一方
向にセルを配置してマスクパターン設計を行なう
もので、ユニツトセルを汎用的に使用しての様々
な半導体集積回路の作成を容易に行うことを可能
とするものである。
次に図を用いて本発明をMOS集積回路のマス
クパターン設計に応用したときの実施例を示す。
クパターン設計に応用したときの実施例を示す。
第１図は本発明の一実施例にかかる半導体集積
回路の基本回路要素であるユニツトセル（以下単
にセルと記す）の平面形状を例示する略図であ
り、セル１はフリツプフロツプ、単位ゲート回
路、入出力回路等の基本回路要素であつて、図示
するように、セル１には第１電源配線層２とこれ
をはさんで２本の第２電源配線層３と４が並設さ
れている。ところでこのセル１の回路要素は、第
１電源配線層２と第２電源配線層３，４間に存在
する半導体基体部分５と６ならびに第２電源配線
層３と４の外側に設置する半導体基体部分７と８
および第１、２電源配線層２，３，４の部分に作
り込まれる。また第１電源配線層２と第２電源配
線層３と４との離間間隔l1とl2は均一にほぼ等し
く規定され、さらに第２電源配線層３と４の幅l3
とl4も等しく規定されている。
回路の基本回路要素であるユニツトセル（以下単
にセルと記す）の平面形状を例示する略図であ
り、セル１はフリツプフロツプ、単位ゲート回
路、入出力回路等の基本回路要素であつて、図示
するように、セル１には第１電源配線層２とこれ
をはさんで２本の第２電源配線層３と４が並設さ
れている。ところでこのセル１の回路要素は、第
１電源配線層２と第２電源配線層３，４間に存在
する半導体基体部分５と６ならびに第２電源配線
層３と４の外側に設置する半導体基体部分７と８
および第１、２電源配線層２，３，４の部分に作
り込まれる。また第１電源配線層２と第２電源配
線層３と４との離間間隔l1とl2は均一にほぼ等し
く規定され、さらに第２電源配線層３と４の幅l3
とl4も等しく規定されている。
このような構造とするならば、セルは上下反
転、左右反転に対して対称となり、汎用性の高い
ものとなる。たとえばユニツトセル１を180゜反転
して用いても、他のセルとの接続を容易に行うこ
とができる。またセルの基準点（レフアレンスポ
イント）を第１図９に示すようにセル中央の第１
電源配線層の長さ方向に平行な中心線上に沿つて
設置することにより、セルサイズに無関係に基準
点を設定できる。さらにセルを一直線上に配置す
る場合、セルの上下反転、左右反転にかかわらず
基準点も一直線上にならべられ、セルの座標指定
が簡略化される。したがつて、かかるセルを使用
することによりマスクパターン設計を容易に自動
化することができる。
転、左右反転に対して対称となり、汎用性の高い
ものとなる。たとえばユニツトセル１を180゜反転
して用いても、他のセルとの接続を容易に行うこ
とができる。またセルの基準点（レフアレンスポ
イント）を第１図９に示すようにセル中央の第１
電源配線層の長さ方向に平行な中心線上に沿つて
設置することにより、セルサイズに無関係に基準
点を設定できる。さらにセルを一直線上に配置す
る場合、セルの上下反転、左右反転にかかわらず
基準点も一直線上にならべられ、セルの座標指定
が簡略化される。したがつて、かかるセルを使用
することによりマスクパターン設計を容易に自動
化することができる。
次にＥ／DMOS集積回路に上記のセルを使用
した場合を考えると、第１電源配線層２をVDD、
第２電源配線層３，４をVSSに設定すると、負荷
トランジスタを第１電源配線層周辺、駆動トラン
ジスタを第２電源配線層周辺に配置することがで
き、セル設計が容易に行える。また、トランジス
タサイズの異なるセルにも容易に展開することが
できる。
した場合を考えると、第１電源配線層２をVDD、
第２電源配線層３，４をVSSに設定すると、負荷
トランジスタを第１電源配線層周辺、駆動トラン
ジスタを第２電源配線層周辺に配置することがで
き、セル設計が容易に行える。また、トランジス
タサイズの異なるセルにも容易に展開することが
できる。
たとえば、様々な用途に応じた大規模集積回路
を製作するに際し、基本回路要素をユニツト化し
たユニツトセルを適当に配置するのであるが、場
合によつては、特定のセルを180゜反転して配置し
たい場合がある。このとき、前述のごとく、第１
電源配線層２をMOS回路のVDD、第２電源配線層
３，４をVSSとし、かつ、VDD配線とVSS配線を集
積回路基板上において交差配置することが不都合
な場合、各セルにおいて第１図に示すl1とl2をほ
ぼ等しくしておくならば、VDDとVSS配線を交差
させることなく単に特定のセルを180゜反転させて
配置するのみで、隣接したセルのVDD配線とVSS
配線を接続することができる。このようにして、
上述したセル構成を用いればセルの配置上極めて
有利である。
を製作するに際し、基本回路要素をユニツト化し
たユニツトセルを適当に配置するのであるが、場
合によつては、特定のセルを180゜反転して配置し
たい場合がある。このとき、前述のごとく、第１
電源配線層２をMOS回路のVDD、第２電源配線層
３，４をVSSとし、かつ、VDD配線とVSS配線を集
積回路基板上において交差配置することが不都合
な場合、各セルにおいて第１図に示すl1とl2をほ
ぼ等しくしておくならば、VDDとVSS配線を交差
させることなく単に特定のセルを180゜反転させて
配置するのみで、隣接したセルのVDD配線とVSS
配線を接続することができる。このようにして、
上述したセル構成を用いればセルの配置上極めて
有利である。
第２図は本発明の半導体集積回路の基本回路要
素であるセル４個を使つてパターン設計を行なう
ときの状態を示す図であり、基本回路要素である
セルは１０，１１，１２，１３である。これら４
個のセルは一直線上に隣接して並設されている。
このようにセルを並設した場合、第１電源配線層
１４および第２電源配線層１５と１６は各セル共
通の幅と離間間隔をもつているため、一直線上に
配置した各セルの全ての電源配線層は図示するよ
うに一直線上に位置するところとなり、容易に相
互の接続ができるとともに、前述のごとく特定の
セルを180゜反転しても各セル間の接続を容易に行
うことができる。第２図では４個のセルを使用し
た例を示したが、セルの数には事実上制限がな
い。また各セルは本発明のセルであれば異種機能
をもつセルでも良い。
素であるセル４個を使つてパターン設計を行なう
ときの状態を示す図であり、基本回路要素である
セルは１０，１１，１２，１３である。これら４
個のセルは一直線上に隣接して並設されている。
このようにセルを並設した場合、第１電源配線層
１４および第２電源配線層１５と１６は各セル共
通の幅と離間間隔をもつているため、一直線上に
配置した各セルの全ての電源配線層は図示するよ
うに一直線上に位置するところとなり、容易に相
互の接続ができるとともに、前述のごとく特定の
セルを180゜反転しても各セル間の接続を容易に行
うことができる。第２図では４個のセルを使用し
た例を示したが、セルの数には事実上制限がな
い。また各セルは本発明のセルであれば異種機能
をもつセルでも良い。
第３図は本発明にかかるセルを離して配置した
ときの例を示す。マスクパターン設計上セル間に
ある距離をもたせて配置したいときがあるが、こ
のときには図示するように複数個のセル１７，１
８，１９を離間させて配置すればよい。また離間
配置するセルが図示するようにサイズの異るもの
であつてもよい。
ときの例を示す。マスクパターン設計上セル間に
ある距離をもたせて配置したいときがあるが、こ
のときには図示するように複数個のセル１７，１
８，１９を離間させて配置すればよい。また離間
配置するセルが図示するようにサイズの異るもの
であつてもよい。
第４図はセル２０，２１，２２を２次元的に配
置した例を示すが、マスクパターン設計の都合
上、図示するようなセル配置も可能である。
置した例を示すが、マスクパターン設計の都合
上、図示するようなセル配置も可能である。
なお、本発明における各セルは第２図に示した
ようにその両端部において第１電源配線層と第２
電源配線層との離間間隔が等しければ良く、各セ
ルの端部以外の部分においては間隔は任意でよ
い。また、各配線層自身の幅は各セル間で等しい
方が望ましいが、これらについては異つていても
接続は容易に行うことができる。
ようにその両端部において第１電源配線層と第２
電源配線層との離間間隔が等しければ良く、各セ
ルの端部以外の部分においては間隔は任意でよ
い。また、各配線層自身の幅は各セル間で等しい
方が望ましいが、これらについては異つていても
接続は容易に行うことができる。
以上説明したように、本発明の半導体集積回路
は、上下反転あるいは左右反転等に対して対称な
セルを使用して構成されており、マスクパターン
設計の自動化が可能となること、セル設計が容易
であること、２次元的なセル配置ならびにその変
更が容易に可能であること、異種機能をもつセル
を用いてもセル配置が極めて容易であることなど
多くの効果を奏するものである。なお、以上は
MOS集積回路を例に本発明を説明したのである
が、本発明は、バイポーラ形半導体集積回路にも
適用しうること勿論である。
は、上下反転あるいは左右反転等に対して対称な
セルを使用して構成されており、マスクパターン
設計の自動化が可能となること、セル設計が容易
であること、２次元的なセル配置ならびにその変
更が容易に可能であること、異種機能をもつセル
を用いてもセル配置が極めて容易であることなど
多くの効果を奏するものである。なお、以上は
MOS集積回路を例に本発明を説明したのである
が、本発明は、バイポーラ形半導体集積回路にも
適用しうること勿論である。
第１図は本発明の一実施例にかかる半導体集積
回路の基本回路要素であるユニツトセルを示す略
図、第２図〜第４図は同ユニツトセルの配置例を
示す図である。 １，１０〜１３，１７〜２２……ユニツトセ
ル、２，１４……第１電源配線層、３，４，１
５，１６……第２電源配線層、５〜８……半導体
基体部分。
回路の基本回路要素であるユニツトセルを示す略
図、第２図〜第４図は同ユニツトセルの配置例を
示す図である。 １，１０〜１３，１７〜２２……ユニツトセ
ル、２，１４……第１電源配線層、３，４，１
５，１６……第２電源配線層、５〜８……半導体
基体部分。
Claims (1)
- 【特許請求の範囲】 １ 単一の半導体基体内へ、１本の第１電源配線
層と同第１電源配線層をはさんで配置される２本
の第２電源配線とが並設された基本回路構成用ユ
ニツトセルの複数個を一次元もしくは２次元配置
して作り込むとともに、前記ユニツトセルの両端
部における第１電源配線層と第２電源配線層との
離間間隔が各ユニツトセルの内部でほぼ等しく設
定されていることを特徴とする半導体集積回路。 ２ 全てのユニツトセルの寸法がほぼ等しく選定
されていることを特徴とする特許請求の範囲第１
項に記載の半導体集積回路。 ３ ユニツトセルの寸法がユニツトセル間で異つ
ていることを特徴とする特許請求の範囲第１項に
記載の半導体集積回路。 ４ ２本の第２電源配線層の幅が各ユニツトセル
の内部でほぼ等しく設定されていることを特徴と
する特許請求の範囲第１項に記載の半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12573481A JPS5827343A (ja) | 1981-08-10 | 1981-08-10 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12573481A JPS5827343A (ja) | 1981-08-10 | 1981-08-10 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5827343A JPS5827343A (ja) | 1983-02-18 |
| JPS641051B2 true JPS641051B2 (ja) | 1989-01-10 |
Family
ID=14917463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12573481A Granted JPS5827343A (ja) | 1981-08-10 | 1981-08-10 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5827343A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2599349B2 (ja) * | 1984-08-23 | 1997-04-09 | 富士通株式会社 | 半導体装置 |
| JP2739958B2 (ja) * | 1988-06-28 | 1998-04-15 | 株式会社東芝 | スタンダードセル |
| JPS63308343A (ja) * | 1987-06-10 | 1988-12-15 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| JP2505910B2 (ja) * | 1990-05-24 | 1996-06-12 | 株式会社東芝 | 半導体集積回路用セルライブラリ |
| JPH0448058A (ja) * | 1990-06-14 | 1992-02-18 | Sumitomo Metal Ind Ltd | 亜鉛メッキ鋼板のスパングル制御方法 |
| JPH05171394A (ja) * | 1991-12-24 | 1993-07-09 | Kawasaki Steel Corp | 溶融亜鉛めっきラインにおける通板材のバタツキ原因判定方法 |
-
1981
- 1981-08-10 JP JP12573481A patent/JPS5827343A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5827343A (ja) | 1983-02-18 |
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