JPS58166742A - マスタ−スライス基板 - Google Patents
マスタ−スライス基板Info
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- JPS58166742A JPS58166742A JP5031182A JP5031182A JPS58166742A JP S58166742 A JPS58166742 A JP S58166742A JP 5031182 A JP5031182 A JP 5031182A JP 5031182 A JP5031182 A JP 5031182A JP S58166742 A JPS58166742 A JP S58166742A
- Authority
- JP
- Japan
- Prior art keywords
- cell
- power supply
- master slice
- symmetry form
- power source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 9
- 210000004027 cell Anatomy 0.000 claims description 14
- 210000003850 cellular structure Anatomy 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 241001590997 Moolgarda engeli Species 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11801—Masterslice integrated circuits using bipolar technology
Landscapes
- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の属する技術分野
本発明は大規模来積回路（以下、ＬＳＩという）のマス
タースライス基板に関するものである。
タースライス基板に関するものである。
（２）従来技術の説明
ＬＳＩを構成する固定配置方式の一つとしてマスタース
ライス方式がある。この方式はある基本のパターンを共
通にしてＬＳＩを構成し、配置パターンのみを品種によ
って変更して一連の製品を製作する方式である。この方
式では品種によって配線パターンを変えるから、単位セ
ルの構成要素の配置によりＬＳＩの配線性に影響が生じ
る。
ライス方式がある。この方式はある基本のパターンを共
通にしてＬＳＩを構成し、配置パターンのみを品種によ
って変更して一連の製品を製作する方式である。この方
式では品種によって配線パターンを変えるから、単位セ
ルの構成要素の配置によりＬＳＩの配線性に影響が生じ
る。
（３）発明の目的
本発明の目的は、能動素子、受動素子等と、電源、接地
電源とのセル構成要素をセル中心に対して点対称形に設
置させることによシ、重ね合わせる機能ブロックの配置
方向をＸ、Ｙ各軸対称に４方向迄許容した、融通性の高
いマスタースライス基板を提供することにある。
電源とのセル構成要素をセル中心に対して点対称形に設
置させることによシ、重ね合わせる機能ブロックの配置
方向をＸ、Ｙ各軸対称に４方向迄許容した、融通性の高
いマスタースライス基板を提供することにある。
（４）発明の構成
本発明は複数個の能動素子、受動素子等と、電源、接地
電源とで構成された単位セルが二次元プレイに配列され
たマスタースライス基板において、能動素子、受動素子
等と、電源、接地電源とのセル構成要素をセル中心に対
してそれぞれ点対称形に設置させたことを特徴とするも
のである。
電源とで構成された単位セルが二次元プレイに配列され
たマスタースライス基板において、能動素子、受動素子
等と、電源、接地電源とのセル構成要素をセル中心に対
してそれぞれ点対称形に設置させたことを特徴とするも
のである。
（５）実施例
次に本発明について図面を参照して詳細に説明する。
第１図は単位セル２を２次元アレイに配列したマスター
スライス基板１を示す図である。
スライス基板１を示す図である。
第２図は本発明の一実施例を示すセルの訂糺１図である
。単位セル２ば４個のトランジスタ６（コレクタ４．ベ
ース６、エミッタ５）と、電源８゜接地電源７とで構成
されておシ、本発明はこれらのセル構成要素３，７，８
をセル中心Ｏに対して、点対称形に設置させたものであ
る。
。単位セル２ば４個のトランジスタ６（コレクタ４．ベ
ース６、エミッタ５）と、電源８゜接地電源７とで構成
されておシ、本発明はこれらのセル構成要素３，７，８
をセル中心Ｏに対して、点対称形に設置させたものであ
る。
第５図は品種設計時に共通的に便用する機能ブロック９
の配線例を示す。
の配線例を示す。
本機能ブロック９は１セルで構成されており、配線１０
とスルーホ一ル１１とで特定の機能を具現し、入力端子
１６（特定のベース位置）と出力端子１２（％定のコレ
クタ位置）とを備えている。
とスルーホ一ル１１とで特定の機能を具現し、入力端子
１６（特定のベース位置）と出力端子１２（％定のコレ
クタ位置）とを備えている。
入出力端子１３．１２は品種設計時に機能ブロック９間
の接続の始点、終点となる。
の接続の始点、終点となる。
第４図は、第５図に示した機能ブロック９をＹ軸対称に
反転させた例である。
反転させた例である。
機能ブロック９の配置方向を反転させることによシ、入
出力端子１２．１３の位置関係を反転させることが可能
となシ、機能ブロック９間の配線設計時、自由肛が増加
する。
出力端子１２．１３の位置関係を反転させることが可能
となシ、機能ブロック９間の配線設計時、自由肛が増加
する。
同様な手順によ多機能ブロック９をＸ軸対称に反転させ
ることもできる。
ることもできる。
（６）発明の効果
以−上説明したように本発明は、同一機能プロツクに対
し、入出力端子位置が異なる４種のブロックを持つこと
と等価になシ、マスタースライス大規模集積回路の配線
性を向上できる効果を有するものでろる。
し、入出力端子位置が異なる４種のブロックを持つこと
と等価になシ、マスタースライス大規模集積回路の配線
性を向上できる効果を有するものでろる。
第１図はマスタースライス基板の概略図、第２図はマス
タースライスを構成する単位セルを示す拡大図でろって
、本発明の一実施例を示す単位セルを構成する能動素子
及び電源線の配置図、第５゜４図は特定の機能を実現さ
せるための配線図である。 １・・・マスタースライス基板、２・・・単位セル、５
・・・トランジスタ、４・・・コレクタ、５・・・エミ
ッタ、６・・・ベース、７・・・接地電源、８・・・電
源、９・・・機能ブロック、１０・・・配４Ｌ １１
・・・スルーホール、１２・・・出力端子位置（特電の
コレクタ位置）、１３・・・入力端子位置（特定のベー
ス位置）特許出願人 日本成気株式会社 Ｑ／２１３ 手続補正書（龍） 昭和５７年７月２３日 特許庁長官 若 杉 和 夫 殿 １、事件の表示 特願昭５７−５０３１１号 ２、発明の名称 マスタースライス基板 ３、補正をする者 事件との関係 特許出願人 名 称 （４２３）日本電気株式会社 ４、代理人 住 所 東京都千代田区神田佐久間町／丁目ｇ番地５、
補正命令の日付 昭和５７年６月２９日（発送日） ８、補正の内容 （月明細書第３ページ２行目の「詳細図」を［詳細図で
あって、第１図のＡ部拡大図」に訂正する。 （２）同第４ページ１１〜１６行目を削除し、次のとお
り訂正する。 ［第１図はマスタースライス基板の概略図、第２図はマ
スタースライスを構成する単位セルを示す第１図のＡ部
拡大図であって、本発明の一実施例を示す単位セルを構
成する能動素子及び電源線の配置図、第３図、第４図は
、それぞれ特定の機能を実現させるための配置図である
。 」 （３）第１図〜第４図を別紙のとおり補正する。 第２囚 Ｘ 第４図
タースライスを構成する単位セルを示す拡大図でろって
、本発明の一実施例を示す単位セルを構成する能動素子
及び電源線の配置図、第５゜４図は特定の機能を実現さ
せるための配線図である。 １・・・マスタースライス基板、２・・・単位セル、５
・・・トランジスタ、４・・・コレクタ、５・・・エミ
ッタ、６・・・ベース、７・・・接地電源、８・・・電
源、９・・・機能ブロック、１０・・・配４Ｌ １１
・・・スルーホール、１２・・・出力端子位置（特電の
コレクタ位置）、１３・・・入力端子位置（特定のベー
ス位置）特許出願人 日本成気株式会社 Ｑ／２１３ 手続補正書（龍） 昭和５７年７月２３日 特許庁長官 若 杉 和 夫 殿 １、事件の表示 特願昭５７−５０３１１号 ２、発明の名称 マスタースライス基板 ３、補正をする者 事件との関係 特許出願人 名 称 （４２３）日本電気株式会社 ４、代理人 住 所 東京都千代田区神田佐久間町／丁目ｇ番地５、
補正命令の日付 昭和５７年６月２９日（発送日） ８、補正の内容 （月明細書第３ページ２行目の「詳細図」を［詳細図で
あって、第１図のＡ部拡大図」に訂正する。 （２）同第４ページ１１〜１６行目を削除し、次のとお
り訂正する。 ［第１図はマスタースライス基板の概略図、第２図はマ
スタースライスを構成する単位セルを示す第１図のＡ部
拡大図であって、本発明の一実施例を示す単位セルを構
成する能動素子及び電源線の配置図、第３図、第４図は
、それぞれ特定の機能を実現させるための配置図である
。 」 （３）第１図〜第４図を別紙のとおり補正する。 第２囚 Ｘ 第４図
Claims (1)
- （１）複数個の能動素子、受動素子等と、電源、接地電
源とで構成された単位セルが二次元アレイに配列された
マスタースライス基板において、能動素子、受動素子等
と、電源、接地電源とのセル構成要素をセル中心に対し
て、点対称形に配置させたことを特徴とするマスタース
ライス基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5031182A JPS58166742A (ja) | 1982-03-29 | 1982-03-29 | マスタ−スライス基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5031182A JPS58166742A (ja) | 1982-03-29 | 1982-03-29 | マスタ−スライス基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58166742A true JPS58166742A (ja) | 1983-10-01 |
Family
ID=12855344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5031182A Pending JPS58166742A (ja) | 1982-03-29 | 1982-03-29 | マスタ−スライス基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58166742A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5401988A (en) * | 1988-06-28 | 1995-03-28 | Kabushiki Kaisha Toshiba | Standard cell layout arrangement for an LSI circuit |
| WO1995027311A1 (en) * | 1994-04-01 | 1995-10-12 | United Technologies Corporation | ARRAY ARCHITECTURE WITH ENHANCED ROUTING FOR LINEAR ASICs |
| US8584069B2 (en) | 2009-09-29 | 2013-11-12 | Fujitsu Semiconductor Limited | Apparatus and method for design support using layout positions of first and second terminals |
-
1982
- 1982-03-29 JP JP5031182A patent/JPS58166742A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5401988A (en) * | 1988-06-28 | 1995-03-28 | Kabushiki Kaisha Toshiba | Standard cell layout arrangement for an LSI circuit |
| WO1995027311A1 (en) * | 1994-04-01 | 1995-10-12 | United Technologies Corporation | ARRAY ARCHITECTURE WITH ENHANCED ROUTING FOR LINEAR ASICs |
| US8584069B2 (en) | 2009-09-29 | 2013-11-12 | Fujitsu Semiconductor Limited | Apparatus and method for design support using layout positions of first and second terminals |
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