JPS5914648A - マスタスライス大規模集積回路 - Google Patents
マスタスライス大規模集積回路Info
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- JPS5914648A JPS5914648A JP57124031A JP12403182A JPS5914648A JP S5914648 A JPS5914648 A JP S5914648A JP 57124031 A JP57124031 A JP 57124031A JP 12403182 A JP12403182 A JP 12403182A JP S5914648 A JPS5914648 A JP S5914648A
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- 229920005591 polysilicon Polymers 0.000 abstract description 9
- 239000011159 matrix material Substances 0.000 abstract description 2
- 239000013256 coordination polymer Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 16
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 239000000463 material Substances 0.000 description 3
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、マスタスライス（ゲートアレイ）方式におけ
る集積回路装置に関する。
る集積回路装置に関する。
従来、装置の集積化、処理速度の高速化、小形化および
低コスト化を図るためマスクスライス（ｍａｓｔｅｒｓ
ｌｉｃｅ ）方式による大規模集積口−路の製造が行わ
れている。
低コスト化を図るためマスクスライス（ｍａｓｔｅｒｓ
ｌｉｃｅ ）方式による大規模集積口−路の製造が行わ
れている。
マスクスライス方式の集積回路の例として公開特許公報
昭５４−９１５７５ 、特許公報昭５５−１６４５３等
が知られている。
昭５４−９１５７５ 、特許公報昭５５−１６４５３等
が知られている。
このようなマスタスライスを用いて同期式ランダム論理
回路を実現するとき、同期を取るためにディレィフリッ
プフロップが使われる。ところがマスタスライスでレイ
アウトを実際に行うと配線が悪いためディレィフリップ
フロップがレーシングを起こす欠点がある。
回路を実現するとき、同期を取るためにディレィフリッ
プフロップが使われる。ところがマスタスライスでレイ
アウトを実際に行うと配線が悪いためディレィフリップ
フロップがレーシングを起こす欠点がある。
第１図に一般的なマスタスライスＩＣのチップレイアウ
ト図を示す。チップ１にはセルＣＩＩ〜ｃｓｔｓが２次
元プレイ状に □ ２８Ｘ８＝２２４個 が並んでいる。チップの周辺にはゼンデイングパットＰ
８、・・・Ｐｉｓ・・・ｐｓｓが伺いている。また、電
源を供給するためのパラ）’ Ｔｏｏ 、 Ｖｓｓｓが
ある。入出カッ々ツファＢム１ 、”ＡＭ 、・・・Ｂ
ＡＩ、・・・ＢＡＩＩとセルアレイとの間には配線領域
２があり、セルとセルの間には行間の配線領域３がある
。出力バッファＢＡｉはＴＴＬまたはＬ８ＴＴＬを駆動
できるような能力を有している。
ト図を示す。チップ１にはセルＣＩＩ〜ｃｓｔｓが２次
元プレイ状に □ ２８Ｘ８＝２２４個 が並んでいる。チップの周辺にはゼンデイングパットＰ
８、・・・Ｐｉｓ・・・ｐｓｓが伺いている。また、電
源を供給するためのパラ）’ Ｔｏｏ 、 Ｖｓｓｓが
ある。入出カッ々ツファＢム１ 、”ＡＭ 、・・・Ｂ
ＡＩ、・・・ＢＡＩＩとセルアレイとの間には配線領域
２があり、セルとセルの間には行間の配線領域３がある
。出力バッファＢＡｉはＴＴＬまたはＬ８ＴＴＬを駆動
できるような能力を有している。
第２図に、セルＣＢの構成の一例を示す。第２図におい
てＨ，−Ａ、−Ｈ，およびその一部のみが現れているＵ
Ｉ ｓ ＵＩは電源線と交差する方向に信号を接続する
ときに使用される。さらに、第１の電源線ＶＤＤ ％第
２の電源ｆｌＪ ｖｓｓ ｓ連続した駆動用ＭＯ８トラ
ンジスタＴＩＩ”” Ｔｔ ４および負荷用ＭＯＢ）ラ
ンジスタＤＩとからなる。第２図で○印はコンタクトを
表わす。Ｎ１、Ｎ２、・・・、Ｎ１、・・−Ｎ、はアル
ミニウム配線（図示せず）と拡散層とのコンタクトを示
し、Ｌｌ 、Ｌｌ 、・・・、・・・Ｒ４およびＭ、
、 Ｍ、 、・・・、・・・鳩はポリシリコン配線とア
ルミニウム配線（図示せず）とのコンタクトを示す。第
２図において、第１の電源線ＶＤＤおよび第２の電源線
Ｖｌ１８は第１種の配線材料例えばアルミニウムで行方
向に配線され【いる。電源線と交差する方向に走る配線
は、第２種の配線材料例えばポリシリコンで構成されて
いる。さらに、電源線Ｖ８Ｓの下をクロスアンダ−して
拡散層に配線Ｎ５−Ｂ３が配線されている。
てＨ，−Ａ、−Ｈ，およびその一部のみが現れているＵ
Ｉ ｓ ＵＩは電源線と交差する方向に信号を接続する
ときに使用される。さらに、第１の電源線ＶＤＤ ％第
２の電源ｆｌＪ ｖｓｓ ｓ連続した駆動用ＭＯ８トラ
ンジスタＴＩＩ”” Ｔｔ ４および負荷用ＭＯＢ）ラ
ンジスタＤＩとからなる。第２図で○印はコンタクトを
表わす。Ｎ１、Ｎ２、・・・、Ｎ１、・・−Ｎ、はアル
ミニウム配線（図示せず）と拡散層とのコンタクトを示
し、Ｌｌ 、Ｌｌ 、・・・、・・・Ｒ４およびＭ、
、 Ｍ、 、・・・、・・・鳩はポリシリコン配線とア
ルミニウム配線（図示せず）とのコンタクトを示す。第
２図において、第１の電源線ＶＤＤおよび第２の電源線
Ｖｌ１８は第１種の配線材料例えばアルミニウムで行方
向に配線され【いる。電源線と交差する方向に走る配線
は、第２種の配線材料例えばポリシリコンで構成されて
いる。さらに、電源線Ｖ８Ｓの下をクロスアンダ−して
拡散層に配線Ｎ５−Ｂ３が配線されている。
第３図は、第１図の中に第２図のセルをあてはめた場合
の電源線の配線図を示す。第１の電源線ＶＤＤと第２の
電源線Ｖ８８は交差しな〜・ようにチップの中を櫛歯状
に配線されている。これからランダム論理回路の配線を
する時、上下に配置されたファンクションブロックを接
続するには第２の配線材料ポリシリコンを用いる必要が
ある。
の電源線の配線図を示す。第１の電源線ＶＤＤと第２の
電源線Ｖ８８は交差しな〜・ようにチップの中を櫛歯状
に配線されている。これからランダム論理回路の配線を
する時、上下に配置されたファンクションブロックを接
続するには第２の配線材料ポリシリコンを用いる必要が
ある。
第４図は、ランダム論理回路の一部のクロック配線だけ
を取出して示した回路図である。第４図において４１は
クロック入力端子、４３．４４．４５はクロックトライ
バ（）々ツファアンプとして作用する。）をそれぞれ示
す。クロック線４２はクロック入力端子４１の信号を反
転して各７リツプフロツプＦい’ｔ 、・・・、Ｆ８を
駆動する。普通、クロックｍ４２には対地間に大きな容
量が生じるので、駆動波形の時定数を小さくするため、
クロックトライノ々４３．４４．４５を並列にして駆動
して駆動インピーダンスを小さくし′ｃＡ・る。
を取出して示した回路図である。第４図において４１は
クロック入力端子、４３．４４．４５はクロックトライ
バ（）々ツファアンプとして作用する。）をそれぞれ示
す。クロック線４２はクロック入力端子４１の信号を反
転して各７リツプフロツプＦい’ｔ 、・・・、Ｆ８を
駆動する。普通、クロックｍ４２には対地間に大きな容
量が生じるので、駆動波形の時定数を小さくするため、
クロックトライノ々４３．４４．４５を並列にして駆動
して駆動インピーダンスを小さくし′ｃＡ・る。
第５図は、第４図に示した回路をレイアウトした図であ
る。第５図のマトリクスは第１図の各セルの配列を示す
。第１．５図で、ドライノ々４３．４４．４５はおのお
のＢ−１，Ｂ−２，Ｂ−３に配置されて−・る。フリッ
プフロップＦｌ 、’ｔ ｓ・・・Ｆ、は各々Ｂ−４お
よびＢ−５、Ｂ−６およびＢ−７、・・・Ｄ−１４およ
びＤ−１５にそれぞれに配置されて〜する。
る。第５図のマトリクスは第１図の各セルの配列を示す
。第１．５図で、ドライノ々４３．４４．４５はおのお
のＢ−１，Ｂ−２，Ｂ−３に配置されて−・る。フリッ
プフロップＦｌ 、’ｔ ｓ・・・Ｆ、は各々Ｂ−４お
よびＢ−５、Ｂ−６およびＢ−７、・・・Ｄ−１４およ
びＤ−１５にそれぞれに配置されて〜する。
第６図は、第５図に示したレイアウト図をもとに作った
クロック線の等創口略図である。嬉６図において第４図
と同一符号はそれぞれ同一のものをそれぞれ示す。接点
６１と接点６２０間にあるＢ１はＢ行ト１〜Ｂ−２８か
らＡ行Ａ−１−Ａ−２８へクロック信号が行く時電源線
や、他の信号線（アルミニウム―）と交差するためポリ
シリコンの配線を使うための抵抗である。Ｒ１はＢ１と
同様にＢ行力・らＤ゛行（ｐ−１〜Ｄ−２８）へクロッ
ク信号が行く時に入るポリシリコン配線抵抗である。第
６図にお〜・て、接点６１の駆動インピーダンスを小さ
くするためクロックトライノ々４３．４４．４５を並列
にしているが、ポリシリコン配線抵抗Ｒ１およびＲ，（
１にΩ〜１０にΩ）が入るため接点６２．６３０時定数
が大きくなり、クロック波形の立上り、立下り時間が大
きくなる。そのため、７リツプフロツプのトランス７ア
ゲートが同時に導通してレーシングを起こしやすい欠点
がある。
クロック線の等創口略図である。嬉６図において第４図
と同一符号はそれぞれ同一のものをそれぞれ示す。接点
６１と接点６２０間にあるＢ１はＢ行ト１〜Ｂ−２８か
らＡ行Ａ−１−Ａ−２８へクロック信号が行く時電源線
や、他の信号線（アルミニウム―）と交差するためポリ
シリコンの配線を使うための抵抗である。Ｒ１はＢ１と
同様にＢ行力・らＤ゛行（ｐ−１〜Ｄ−２８）へクロッ
ク信号が行く時に入るポリシリコン配線抵抗である。第
６図にお〜・て、接点６１の駆動インピーダンスを小さ
くするためクロックトライノ々４３．４４．４５を並列
にしているが、ポリシリコン配線抵抗Ｒ１およびＲ，（
１にΩ〜１０にΩ）が入るため接点６２．６３０時定数
が大きくなり、クロック波形の立上り、立下り時間が大
きくなる。そのため、７リツプフロツプのトランス７ア
ゲートが同時に導通してレーシングを起こしやすい欠点
がある。
本発明はこの点を改良するもので、フリップフロップの
レーシングを防止することができる装置を提供すること
を目的とする。
レーシングを防止することができる装置を提供すること
を目的とする。
本発明は、同一チップ上に２次元の論理セルアレイと配
線領域が配、、ＷＬされているマ、スタスライスＬＳＩ
において、フリップフロップのクロック駆動回路を各行
にレイアウトして駆動するよう構成されたことを特徴と
する。
線領域が配、、ＷＬされているマ、スタスライスＬＳＩ
において、フリップフロップのクロック駆動回路を各行
にレイアウトして駆動するよう構成されたことを特徴と
する。
本発明の一実施例を図面に基づいて説明する。
第７図は、ランダム＆＋ｉ理回路のり關ツク回路の本発
明−実施例のレイアウトを示す図である。第７図はクロ
ックトライノ々４３．４４．４５を並列に配置されてお
らず、各行に分散して配置したところに特徴がある。す
なわちクロックトライノセ４３は゛マトリックス面のＢ
−３にあり、フリップフロップＦＩ ｓ ’２ 、’８
を駆動する。クロックトライノ々４４は同じ＜ Ａ−１
０にあり、フリツプフロツプ’４ 、’Ｉを駆動する。
明−実施例のレイアウトを示す図である。第７図はクロ
ックトライノ々４３．４４．４５を並列に配置されてお
らず、各行に分散して配置したところに特徴がある。す
なわちクロックトライノセ４３は゛マトリックス面のＢ
−３にあり、フリップフロップＦＩ ｓ ’２ 、’８
を駆動する。クロックトライノ々４４は同じ＜ Ａ−１
０にあり、フリツプフロツプ’４ 、’Ｉを駆動する。
クロックトライノ々４５は同じ＜Ｄ−９にあり、７リツ
ゾフロツプＦ６ 、Ｆ７ ｓ Ｆ８を駆動する。
ゾフロツプＦ６ 、Ｆ７ ｓ Ｆ８を駆動する。
第８図は第７図をもとにしたクロック線の等価回路図で
ある。第８図においてＲ３は接点４１と接点８３の間の
ポリシリコン配線抵抗、穐は接点４１と接点８１の間の
ポリシリコン配線抵抗である。
ある。第８図においてＲ３は接点４１と接点８３の間の
ポリシリコン配線抵抗、穐は接点４１と接点８１の間の
ポリシリコン配線抵抗である。
このようにフリップ７０ツゾのすぐ横にクロックトライ
ノ々を配置することにより、負荷容量の大きなりロック
線を行ごとに低抵抗で駆動することができる。そのため
クロック波形の立上り、立下り時間は小さくなりフリツ
プフロツプがレーシングを起こさなくなる。
ノ々を配置することにより、負荷容量の大きなりロック
線を行ごとに低抵抗で駆動することができる。そのため
クロック波形の立上り、立下り時間は小さくなりフリツ
プフロツプがレーシングを起こさなくなる。
以上説明したように本発明によれば、マスタスライスの
クロック駆動回路を必要に応じて各行にも５けて駆動す
ることとした。したがって、クロック波形の立上り、立
下り時間を小さくすることができ、フリップフロップの
レーシングを防止することができる。
クロック駆動回路を必要に応じて各行にも５けて駆動す
ることとした。したがって、クロック波形の立上り、立
下り時間を小さくすることができ、フリップフロップの
レーシングを防止することができる。
第１図はマスタースライスのチップレイアウトを示す図
。 第２図は内部単位セルの一例を示す図。 第５図はマスタースライスのチップ上の電源配線を示す
図。 第４図はランダム論理回路のクロック回路を示す図。 第５因は従来装置のレイアウトを示す図。 第６図は第５図のクロック線の等価回路図。 第７図は本発明一実施例のレイアウトを示す図。 第８図は第７図のクロック線の等価回路図。 Ｆ、〜Ｆ８・・・フリップフロップ、４３〜４５・°°
クロックトライノ々。 特許出願人日本電気株式会社 ° 代理人ｒ埋士井 出 直 孝 矛１図 Ｃ１ 溌２図
。 第２図は内部単位セルの一例を示す図。 第５図はマスタースライスのチップ上の電源配線を示す
図。 第４図はランダム論理回路のクロック回路を示す図。 第５因は従来装置のレイアウトを示す図。 第６図は第５図のクロック線の等価回路図。 第７図は本発明一実施例のレイアウトを示す図。 第８図は第７図のクロック線の等価回路図。 Ｆ、〜Ｆ８・・・フリップフロップ、４３〜４５・°°
クロックトライノ々。 特許出願人日本電気株式会社 ° 代理人ｒ埋士井 出 直 孝 矛１図 Ｃ１ 溌２図
Claims (1)
- （１） 同一チップ上に２次元の論理セルアレイと配
線領域が配置されたマスタスライス大規模集積回路にお
いて、 チップ上に形成される記憶回路が電源線に平行な複数の
群に分けて構成され、 この記憶回路にクロックを与えるクロック駆動回路が上
記各群毎に分散させて配置されたことを特徴とする マスタスライス大規模集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57124031A JPS5914648A (ja) | 1982-07-15 | 1982-07-15 | マスタスライス大規模集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57124031A JPS5914648A (ja) | 1982-07-15 | 1982-07-15 | マスタスライス大規模集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5914648A true JPS5914648A (ja) | 1984-01-25 |
Family
ID=14875314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57124031A Pending JPS5914648A (ja) | 1982-07-15 | 1982-07-15 | マスタスライス大規模集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5914648A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61146951U (ja) * | 1985-03-04 | 1986-09-10 | ||
| JPS63304641A (ja) * | 1987-06-04 | 1988-12-12 | Nec Corp | マスタスライス方式集積回路 |
| JPH0229991A (ja) * | 1988-07-18 | 1990-01-31 | Mitsubishi Electric Corp | 半導体集積回路 |
| GB2552980A (en) * | 2016-08-17 | 2018-02-21 | Checkmate Lifting & Safety Ltd | Tensioning device |
-
1982
- 1982-07-15 JP JP57124031A patent/JPS5914648A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61146951U (ja) * | 1985-03-04 | 1986-09-10 | ||
| JPS63304641A (ja) * | 1987-06-04 | 1988-12-12 | Nec Corp | マスタスライス方式集積回路 |
| JPH0229991A (ja) * | 1988-07-18 | 1990-01-31 | Mitsubishi Electric Corp | 半導体集積回路 |
| GB2552980A (en) * | 2016-08-17 | 2018-02-21 | Checkmate Lifting & Safety Ltd | Tensioning device |
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