JP3338367B2

JP3338367B2 - 位相比較器

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Publication number: JP3338367B2
Application number: JP09682398A
Authority: JP
Inventors: 享山田
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1998-03-25
Filing date: 1998-03-25
Publication date: 2002-10-28
Anticipated expiration: 2018-03-25
Also published as: US6169774B1; JPH11274859A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＰＬＬ（Phase Lo
cked Loop）発振回路、等に用いられる位相比較器に関
する。

【０００２】

【従来の技術】位相比較器の主なる用途であるＰＬＬ発
振回路は、様々な電子機器、特に通信機器に大量に使わ
れる重要な電子機器構成要素である。通信機器では、送
受信信号の周波数と位相を正確に制御するために古くか
ら水晶発振器が用いられている。多チャンネル化が進む
につれて水晶発振器の使用量が増加して機器の大型化、
高騰化を招いていた。この問題を解決するために登場し
たのがＰＬＬ発振回路である。ＰＬＬ発振回路は、基準
信号になる水晶発振器とは別に、内部に独自の自励発振
器を所持する。

【０００３】位相比較器は、このＰＬＬ発信回路の構成
要素であり、ＰＬＬ発振回路出力と、水晶発振器が出力
する基準信号との位相差を、常時検出している。その位
相差に基づいてＰＬＬ発振回路出力の周波数と位相を制
御する。正確に制御された（以後ロックされた、と記
す）状態で、ＰＬＬ発振回路の出力からは、水晶発振器
が出力する安定した基準信号に、正確に従属した発振出
力を得る。

【０００４】

【発明が解決しようとする課題】ところで、上記のよう
な従来の位相比較器を用いて構成したＰＬＬ発信回路に
は、以下に記すような解決すべき課題が残されていた。
位相比較器の位相比較範囲が、原理的に１周期以内に限
られていたため、周波数が高くなると、位相の急激な変
化にＰＬＬ発振回路が追随できなくなる。そのため比較
対象となる信号をそれぞれ分周して、低周波にした後、
位相比較せざるを得なかった。その結果、分周回路の回
路規模が拡大するとともに、分周回路での消費電力も増
大した。

【０００５】

【課題を解決するための手段】本発明は、以上の点を解
決するために、次の構成を採用する。〈構成１〉参照信号と対象信号との位相を比較してその
比較結果を出力するものであって、対象信号をπ／４進
相させるπ／４進相部と、対象信号をπ／４遅相させる
π／４遅相部と、上記参照信号と上記π／４進相部の出
力信号の位相を、複数周期にわたって比較して、その周
期毎に位相差を求めて出力する第１位相比較部と、上記
参照信号と上記π／４遅相部の出力信号の位相を、複数
周期にわたって比較して、その周期毎に位相差を求めて
出力する第２位相比較部と、上記第１位相比較部及び上
記第２位相比較部の出力を監視して、対象信号の位相変
化の方向が、参照信号と対象信号との位相差を増加させ
る方向にあるか、減少させる方向にあるかを判定するア
ップダウン判定部と、上記アップダウン判定部が出力す
るアップ信号とダウン信号を受け入れて累積加算するア
ップダウンカウンタ部を備えたことを特徴とする位相比
較器。

【０００６】〈構成２〉構成１において、上記第１位相
比較部と上記第２位相比較部のうちの一方の出力を実数
軸にとり、他方の出力を虚数軸にとって、両者の出力で
表現されるベクトルの先端が複素平面上のいずれかの象
限から別の象限へ移行するとき、参照信号と対象信号と
の位相差を増加させる方向にあり、その逆方向へ移行す
る場合に参照信号と対象信号との位相差を減少させる方
向にあると判定することを特徴とする位相比較器。

【０００７】〈構成３〉構成１において、上記アップダ
ウン判定部は、上記第１位相比較部及び上記第２位相比
較部の出力を受け入れて、それぞれの信号を同一の遅延
時間だけ遅延させる遅延回路を備え、この遅延回路の入
力側の信号と出力側の信号とを比較して、対象信号の位
相変化の方向が、参照信号と対象信号との位相差を増加
させる方向にあるか、減少させる方向にあるかを判定す
るアップダウン判定部とを備えたことを特徴とする位相
比較器。

【０００８】〈構成４〉構成３において、上記アップダ
ウン判定部は、２値化された、上記第１位相比較部及び
上記第２位相比較部の出力と、これらの信号を１クロッ
クずつ遅延した信号から、対象信号の位相変化の方向
が、参照信号と対象信号との位相差を増加させる方向に
あるか、減少させる方向にあるか、その他の、比較失敗
による信号かを表す判定信号を生成する論理回路から成
ることを特徴とする位相比較器。

【０００９】〈構成５〉構成１から構成４のうち、いず
れか１項において、アップダウン判定部出力信号を一旦
受け入れて保持し、しかる後、アップダウンカウンタ部
へ出力するパルス保持回路を備えたことを特徴とする位
相比較器。

【００１０】

【発明の実施の形態】以下、本発明を図示の実施の形態
について詳細に説明する。図１は、本発明による位相比
較器のブロック図である。なお、図１を説明する前にこ
の位相比較器の主な用途であるＰＬＬ発振回路の概要を
説明する。

【００１１】（ＰＬＬ発振回路の概要）図２はＰＬＬ発
振器の基本構成図である。ＰＬＬ発振器は、電圧制御発
振器１１と、位相比較器１２と、ループフィルタ１３を
備える。電圧制御発振器（ＶＣＯ）１１は自励発振器で
あり、その発振周波数は、ループフィルタ１３からの制
御電圧Ｖｄ（ｔ）によって制御されている。発振出力Ｖ
ｏ（ｔ）を他の装置１４へ出力するとともに、その一部
を位相比較器１２へ送る（この信号を以後対象信号と記
す）。

【００１２】位相比較器１２は、基準信号発振器１５か
ら基準信号Ｖｉ（ｔ）を、電圧制御発振器１１から対象
信号Ｖｏ（ｔ）を入力する。後に説明する具体例等、基
準信号発振器出力を基準にしない場合もあるので、以後
上記基準信号を参照信号と記す。Ｖｉ（ｔ）とＶｏ
（ｔ）との位相比較動作について、図を用いて説明す
る。

【００１３】図３は、位相比較器の回路図である。この
ダブルバランス位相比較器はアナログＩＣに適した一例
である。図に示すように、対象入力として方形波を、参
照入力として正弦波を入力する。対象入力がプラスの期
間は、Ｑ３、Ｑ６がＯＮになるため対象入力Ｖｉによっ
てＱ１を流れる電流だけＱ２を流れる電流が減る（電流
源Ｉｅ＝一定なので）。その結果入力Ｖｉと出力Ｖｅの
関係は、Ｖｅ（＋）＝Ｋ・Ｖｉ …（１）式ここでＫ＞０（増幅率）となる。

【００１４】逆に対象入力がマイナスの期間は、Ｑ４、
Ｑ５がＯＮになるため対象入力ＶｉによってＱ１を流れ
る電流はそのまま出力抵抗Ｒｃ１を流れるので、Ｖｅ（−）＝−Ｋ・Ｖｉ …（２）式ここでＫ＞０（増幅率）となる。以上の結果を参照入力と対象入力との位相差を
変えて図示すると図４になる。

【００１５】図４は、参照入力と対象入力の関係図であ
る。（ａ）は参照入力を示し、（ｂ）、（ｃ）、
（ｄ）、（ｅ）はそれぞれ参照入力と対象入力の位相差
αが、α＝０、α＝π、α＝π／２、α＝（３／４）π
の場合を示している。図中点線はその時の出力Ｖｅ（以
後位相差電圧と記す）を示している。

【００１６】次に参照入力と対象入力との位相差に対応
した位相差電圧Ｖｅを求める。参照入力Ｖｉを、Ｖｉ＝Ａ・ＳＩＮωｔ …（３）式ここでＡは定数この時の出力Ｖｅは、（１）、（２）式の条件から、２
Ｎπ−α≦ωｔ＜（２Ｎ＋１）π−αのとき、Ｖｅ＝ＡＫ・ＳＩＮωｔ …（４）式（２Ｎ＋１）π−α≦ωｔ＜２（Ｎ＋１）π−αのと
き、Ｖｅ＝−ＡＫ・ＳＩＮωｔ …（５）式となる。ここで、Ｎ＝０，±１，±２…である。

【００１７】ループフィルタ１３はＰＬＬとしての制御
系の振る舞いを決めるとともに、位相比較器１２から、
この位相差電圧Ｖｅを入力して１周期の平均をとって直
流電圧（以後制御電圧Ｖｄと記す）に変換する。Ｖｄ＝（１／２π）・Ｖｅ・ｄ（ωｔ） …（６）式（６）式を０から２πまで積分すると、Ｖｄ＝（２ＡＫ／π）ＣＯＳα …（７）式となる。この（７）式から、制御電圧Ｖｄは参照入力と
対象入力との位相差αに対応していることが理解でき
る。この関係を図を用いて説明する。

【００１８】図５は、制御電圧と位相差の関係図であ
る。この特性は図３に記したダブルバランス位相比較器
の特性を示している。縦軸を制御電圧Ｖｄ、横軸を位相
差αで表すと（７）式は図上の余弦曲線になる。

【００１９】ロックレンジＡでは、参照入力と対象入力
との位相差αが増加するとＶｄが増加する。その電圧を
電圧制御発振器（ＶＣＯ）１１に印加して位相を変化さ
せ、参照入力と対象入力との位相差αを減少するように
制御する。その結果、ＰＬＬ発振回路は、電圧制御発振
器１１、位相比較器１２、ループフィルタ１３を通る負
帰還ループによって制御されて、ロック点Ａを中心とし
たある範囲に落ち着く。

【００２０】ロックレンジＢでは、ロックレンジＡと逆
に、αが増加するとＶｄが減少する。従って制御方向は
逆になるが、ロック点Ｂを中心としたある範囲に落ち着
く。ロック点は、位相差−π／２（ロック点Ａ）、又
は、位相差π／２（ロック点Ｂ）となる。どちらになる
かは、ループフィルタ及びＶＣＯの特性に依存する。制
御方向が逆なので、どちらか一方を選択する必要が生じ
る。

【００２１】また、ロックレンジを拡張することを考
え、そのロックレンジをＸとする。これを上記ダブルバ
ランス位相比較器で構成するとする。たとえば、ロック
点Ｃは、ロック点Ｂと制御方向が等しいので、ロック点
Ｃは、ロック点Ｂと等価であり、どちらもロックする点
となりうる。このように、無数にロック点が存在する。
また、各ロック点に対して、ロックレンジは、図に示す
πの範囲でしかなく、このままでは、大きなロックレン
ジをとることができない。このような場合、従来は、参
照信号と対象信号をそれぞれ分周したのち位相比較する
ことにより、ロックレンジの拡大を図ってきた。本発明
では、後に詳細に説明するが、位相変化をカウントし
て、そのカウント値によって複数のロック点を区別す
る。

【００２２】〈具体例の構成〉ＰＬＬ発振回路の概要を
説明したので、再度、図１に戻って本発明による位相比
較器について説明する。図１より、本発明による位相比
較器は、π／４進相部１、π／４遅相部２、第１位相比
較部３、第２位相比較部４、第１ローパスフィルタ５、
第２ローパスフィルタ６、第１パルス整形部７、第２パ
ルス整形部８、アップダウン判定部９、アップダウンカ
ウンタ部１０を備える。

【００２３】π／４進相部１は、ＩＮｏから入力する対
象信号をその周期に対してπ／４（９０度）、進ませる
部分である。π／４遅相部２は、ＩＮｏから入力する対
象信号をその周期に対してπ／４（９０度）、遅らせる
部分である。

【００２４】第１位相比較部３は、ＩＮｉから入力する
参照信号と、π／４進相部１から入力するπ／４進相し
た対象信号の位相を比較して位相差電圧Ｖｅを検出する
部分である。例えば、既に説明した図３のダブルバラン
ス位相比較器等を用いることができる。第２位相比較部
４は、ＩＮｉから入力する参照信号と、π／４遅相部２
から入力するπ／４遅相した対象信号の位相を比較して
位相差電圧Ｖｅを検出する部分である。例えば、既に説
明した図３のダブルバランス位相比較器等を用いること
ができる。

【００２５】第１ローパスフィルタ５は、第１位相比較
部３から入力した位相差電圧Ｖｅを平滑化する部分であ
る。既に説明した図２のループフィルタ１３と同様の機
能を持つ部分である。第２ローパスフィルタ６は、第２
位相比較部４から入力した位相差電圧Ｖｅを平滑化する
部分である。既に説明した図２のループフィルタ１３と
同様の機能を持つ部分である。

【００２６】第１パルス整形部７はフリップフロップ回
路の１種であり、第１ローパスフィルタ５が平滑化した
信号（既に説明した（７）式と同様）を入力して、この
信号が０レベルを中心として、ある範囲を越えた時にＯ
Ｎ，ＯＦＦするパルス信号を発生する部分である。第２
パルス整形部８は、第２ローパスフィルタ６が平滑化し
た信号（既に説明した（７）式と同様）を入力して、こ
の信号が０レベルを中心としたある範囲を越えた時にＯ
Ｎ，ＯＦＦするパルス信号を発生する部分である。

【００２７】アップダウン判定部９は、第１パルス整形
部７及び第２パルス整形部８の出力する２つのパルス信
号を入力して、対象入力の位相が参照入力の位相に対し
て位相が一定周期進むか遅れる毎に、それぞれアップ信
号か、ダウン信号を出力する論理回路である。この内部
回路については、後に具体例の動作の項で詳細に説明す
る。２πを越えても位相差を出力できるように、カウン
タに対して、アップ信号、ダウン信号を出力する部分で
ある。

【００２８】予め定めてある特定の位相差αからスター
トして、αが増加方向にあるときは、一定周期進んだ時
にアップ信号を１個出力し、一定周期遅れた時にダウン
信号を１個出力する。詳細な回路構成を図６に示す。

【００２９】図６は、アップダウン判定部の回路図であ
る。図６より、アップダウン判定部９（図１）は、フリ
ップフロップＩＣ１、パルス保持回路ＩＣ２、排他的論
理和回路Ｅ１〜Ｅ４、否定的論理積回路Ｎ１、Ｎ２と、
論理積回路Ａ１〜Ａ３と、バッファ回路Ｂ１〜Ｂ３を備
える。各構成の機能については、理解を容易にするため
に、後に動作の項で併せて説明する。この回路は、あく
まで一例であり、本発明がこの回路に限定されるもので
はない。

【００３０】アップダウンカウンタ部１０は、アップダ
ウン判定部９が出力した、アップ信号とダウン信号を入
力して、それぞれ、カウント値を＋１、又は−１する論
理カウンタ回路である。なお、第１位相比較部３と第２
位相比較部４、第１ローパスフィルタ５と第２ローパス
フィルタ６、第１パルス整形部７と第２パルス整形部８
は、同一の構成、同一の動作をする部分である。

【００３１】次にアップダウン判定部９及びアップダウ
ンカウンタ部１０の動作原理、及びその構成の詳細につ
いて説明する。（アップダウン判定の動作原理）第１位相比較部３及び
第２位相比較部４として、既に説明した図３のダブルバ
ランス位相比較器を用いたと仮定する。図３における出
力Ｖｅを、すでに説明したループフィルタ１３で平滑化
して得た（７）式を、第１位相比較部３ではＶｍ１、第
２位相比較部４では、Ｖｍ２と、それぞれ置き換える。Ｖｍ２＝Ｍ・ＣＯＳ（α−π／４） …（８）式ただしＭ＝２ＡＫ／πとおき、αは参照信号と対象信号
の位相差であり−π／４はπ／４遅相部２での遅相分で
ある。同様にして、Ｖｍ１＝Ｍ・ＣＯＳ（α＋π／４） …（９）式の２式を得る。

【００３２】この２式を用いてアップダウン判定部９の
動作原理を説明する。具体例では、ディジタル構成であ
るが、動作原理の理解を容易にするために、まずアナロ
グ構成で説明し、その後、アナログ構成をディジタル構
成に適応させる。（８）式と（９）式はπ／２位相の異
なる余弦関数であることから、（８）式を虚軸に、
（９）式を実軸にして、複素平面に表示すると図７に示
すように回転ベクトルＰを得る。

【００３３】図７は、アップダウン判定部の機能説明図
である。図中（ａ）のＰは、回転ベクトルである。回転
角αは、π／４を起点（α＝０）として、反時計回りを
正にとった角であり、参照信号と対象信号との位相差で
ある。この回転ベクトルＰの回転を監視して、回転ベク
トルＰが、反時計方向に虚軸、または実軸を通過した時
に後段のアップダウンカウンタ部１０（図１）を＋１
（ＵＰカウント）してやる。同様に、回転ベクトルＰ
が、時計方向に虚軸、または実軸を通過した時に後段の
アップダウンカウンタ部１０（図１）を−１（ＤＯＷＮ
カウント）してやる。このＵＰカウント、ＤＯＷＮカウ
ントを累積して、現在地を特定することができる。

【００３４】図を用いて通過条件について説明する。各
軸を通過する状態は、図（ａ）に示すように、ａからｈ
まで８種類存在する。ａ，ｈ，ｄ，ｅは、＋α方向であ
り、ｂ，ｆ，ｃ，ｇは、−α方向である。この８種類の
状態の通過条件を（ｂ）に示す。ａは、第１象限から第
２象限への変化であり、虚軸を反時計方向に通過する状
態であるから、Ｖｍ２は、＋のままでＶｍ１が＋から−
に変化する状態である。＋α方向であるから後段のアッ
プダウンカウンタ部１０（図１）を＋１する。この状態
を↑と記す。

【００３５】ｂは、第２象限から第１象限への変化であ
り、虚軸を時計方向に通過する状態であるから、Ｖｍ２
は、＋のままでＶｍ１が−から＋に変化する状態であ
る。−α方向であるから後段のアップダウンカウンタ部
１０（図１）を−１する。この状態を↓と記す。ｈは、
第２象限から第３象限への変化であり、実軸を反時計方
向に通過する状態であるから、Ｖｍ１は、−のままでＶ
ｍ２が＋から−に変化する状態である。＋α方向である
から後段のアップダウンカウンタ部１０（図１）を＋１
する。この状態を↑と記す。

【００３６】ｇは、第３象限から第２象限への変化であ
り、実軸を時計方向に通過する状態であるから、Ｖｍ１
は、−のままでＶｍ２が−から＋に変化する状態であ
る。−α方向であるから後段のアップダウンカウンタ部
１０（図１）を−１する。この状態を↓と記す。以下同
様にしてｃ，ｄ，ｅ，ｆを求める。その結果を（ｂ）に
示す。

【００３７】次にアップダウンカウンタ部１０（図１）
の機能を説明する。図８はアップダウンカウンタ部の機
能説明図である。（ａ）はアナログ信号Ｖｍ１、Ｖｍ２
による説明図である。（ｂ）は、ディジタル信号Ｖｐ
１、Ｖｐ２による説明図である。（ｃ）は、ベクトル図
である。（ａ）、（ｂ）は、縦軸に電圧Ｖをとり横軸に
位相差αをとり、Ｘ軸上に、すでに求めたａからｈまで
の８状態を示した。更に図の中段に、ベクトル図（ｃ）
に対応させるために、第１象限から第４象限までの、対
応する象限を示した。

【００３８】図に示すように位相差αを区切ってそれぞ
れ基準点Ｐ０からＰｎまでを設定する。状態ａは、位相
差αが増加する方向にＰ０（π／４）を通過する状態で
ある。状態ｂは、位相差αが減少する方向にＰ０（π／
４）を通過する状態である。同様に状態ｈ，ｄ，ｅは、
それぞれＰ１（３π／４），Ｐ２（５π／４），Ｐ３
（７π／４）を位相差αが増加する方向に通過する状態
であり、ｇ，ｃ，ｆは、それぞれＰ１（３π／４），Ｐ
２（５π／４），Ｐ３（７π／４）を位相差αが減少す
る方向に通過する状態である。

【００３９】以上の認識を基にして、今仮に位相差αが
Ｐ０点からスタートして変化を開始したと仮定する。各
基準点を通過する毎にアップダウン信号（図６（ｂ））
をカウントして累積することにより、現在地を容易に特
定できる。この現在地は、Ｐ０点から±πの範囲に限る
必要はない。従ってすでに説明したロックレンジを自由
に拡張できることになる。

【００４０】（ｂ）は、（ａ）のアナログ信号Ｖｍ１、
Ｖｍ２を大増幅率の増幅器で増幅した後、一定の波高値
でクリップした信号と等価である。従って、上記、アナ
ログ信号Ｖｍ１、Ｖｍ２を用いて説明したアップダウン
判定部の機能は、そのまま、ディジタル信号Ｖｐ１、Ｖ
ｐ２にも、適応可能であることが理解できる。（ｃ）
は、アナログ信号Ｖｍ１、Ｖｍ２と、ディジタル信号Ｖ
ｐ１、Ｖｐ２を同一図上に表したベクトル図である。位
相角αの変化に伴うアナログ信号Ｖｍ１、Ｖｍ２の軌跡
は、既に説明したようにＱ０を中心とする半径Ｍの円上
をたどる。これに対して、ディジタル信号Ｖｐ１、Ｖｐ
２は、−π／４≦α＜π／４、つまり第１象限ではＱ１
点（Ｖｐ１、Ｖｐ２）＝（１、１）にとどまる。

【００４１】π／４≦α＜３π／４、つまり第２象限で
はＱ２点（Ｖｐ１、Ｖｐ２）＝（０、１）にとどまる。
３π／４≦α＜５π／４、つまり第３象限ではＱ３点
（Ｖｐ１、Ｖｐ２）＝（０、０）にとどまる。５π／４
≦α＜７π／４、つまり第４象限ではＱ４点（Ｖｐ１、
Ｖｐ２）＝（１、０）にとどまる。この状態は、（ｂ）
にも示されている。つまり−π／４≦α＜π／、つまり
第１象限では（Ｖｐ１、Ｖｐ２）＝（１、１）であり、
π／４≦α＜３π／４、つまり第２象限では（Ｖｐ１、
Ｖｐ２）＝（０、１）である。以下同様である。

【００４２】以上の結果からディジタル信号Ｖｐ１、Ｖ
ｐ２が現在、とどまっている象限と、１ステップ（ディ
ジタル信号では、１クロックに対応する）前にとどまっ
ていた象限を監視することによって、アップダウンの判
定が可能になる。例えば現在とどまっている象限が第２
象限であり、１ステップ前にとどまっていた象限が第１
象限である場合は、ＵＰカウントであり、１ステップ前
にとどまっていた象限が第３象限である場合は、ＤＯＷ
Ｎカウントである。また１ステップ前にとどまっていた
象限が第２象限である場合は、移動していないので、０
カウントになる。更に、１ステップ前にとどまっていた
象限が第４象限である場合は、不連続になるので、誤動
作（ＥＲＲＯＲカウント）であると判断できる。以上説
明したアップダウン判定の動作原理に基づいて以下に具
体例の動作について説明する。

【００４３】〈具体例の動作〉図１のＩＮｉに入力した
基準信号発振器１４（図２）に基づく参照信号Ｖｉを２
分して第１位相比較部３と第２位相比較部４に入力す
る。同時にＩＮｏに電圧制御発振器１１の出力の一部で
ある対象信号Ｖｏを入力する。対象信号Ｖｏは２分さ
れ、一方はπ／４進相部１を通り、第１位相比較部３に
入力する。他方はπ／４遅相部２を通り、第２位相比較
部４に入力する。

【００４４】第１位相比較部３は参照信号Ｖｉとπ／４
進相した対象信号Ｖｏの位相を比較して、位相差に対応
した出力Ｖｅ１を出力する。この動作原理は図３を用い
てすでに説明した。同様にして第２位相比較部４は参照
信号Ｖｉとπ／４遅相した対象信号Ｖｏの位相を比較し
て、位相差に対応した出力Ｖｅ２を出力する。

【００４５】Ｖｅ１を入力した第１ローパスフィルタ５
は既に説明したループフィルタ１３と同様に動作して、
（９）式によるＶｍ１を出力する。同様にして、Ｖｅ２
を入力した第２ローパスフィルタ６は既に説明したルー
プフィルタ１３と同様に動作して、（８）式によるＶｍ
２を出力する。

【００４６】Ｖｍ１を入力した第１パルス整形部７は、
このＶｍ１をディジタル信号Ｖｐ１に変換して出力す
る。この変換原理は、例えばＶｍ１を増幅率の大きな増
幅器で増幅して、そのその先端部をクリップする等して
変換することができる。同様にしてＶｍ２を入力した第
２パルス整形部８は、このＶｍ２をディジタル信号Ｖｐ
２に変換して出力する。次に、アップダウン判定部９の
動作を図６に戻って、詳細に説明する。

【００４７】図６においてフリップフロップＩＣ１はＤ
型フリップフロップである。Ｄ型フリップフロップは、
受け入れたデータを１クロック後にそのまま次段へ転送
する一種の遅延回路である。フリップフロップＩＣ１
は、上記ディジタル信号Ｖｐ１、Ｖｐ２を受ける。この
受け入れたデータを１クロック後にそのまま次段へ転送
する。

【００４８】ここで留意すべきことは、フリップフロッ
プＩＣ１の出力信号ｖｐ１、ｖｐ２は、上記アップダウ
ン判定の動作原理で説明した１クロック前にとどまって
いた状態である、ということである。つまりフリップフ
ロップＩＣ１の入力信号Ｖｐ１、Ｖｐ２と、出力信号ｖ
ｐ１、ｖｐ２を同時に監視することによって、上記アッ
プダウン判定の動作原理に基づいた、アップダウンの判
定が可能になる。

【００４９】図９は、アップダウン判定部の真理値説明
図である。左側から、現在とどまっている状態での、フ
リップフロップＩＣ１の入力信号Ｖｐ１、Ｖｐ２を示し
ている。次に１ステップ前にとどまっていた状態、つま
り現在のフリップフロップＩＣ１の出力信号ｖｐ１、ｖ
ｐ２を示している。以下、判定結果である、ＵＰカウン
ト、ＤＯＷＮカウント、ＥＲＲＯＲカウントを示してい
る。

【００５０】例を挙げてデータを確認する。最上段は、
（Ｖｐ１、Ｖｐ２）＝（１、１）、（ｖｐ１、ｖｐ２）
＝（１、１）なので、現在とどまっている状態が第１象
限であり、１ステップ前にとどまっている状態も第１象
限である。つまりＵＰカウント、ＤＯＷＮカウントとも
に０となる。

【００５１】上から２行目は、（Ｖｐ１、Ｖｐ２）＝
（０、１）、（ｖｐ１、ｖｐ２）＝（１、１）なので、
現在とどまっている状態が第２象限であり、１ステップ
前にとどまっている状態、第１象限から位相角αが増加
している状態である。つまりＵＰカウント１となる。上
から３行目は、（Ｖｐ１、Ｖｐ２）＝（０、０）、（ｖ
ｐ１、ｖｐ２）＝（１、１）なので、現在とどまってい
る状態が第３象限であり、１ステップ前にとどまってい
る状態が第１象限である。つまり象限を飛び越えて不連
続になっているのでＥＲＲＯＲカウント１となる。上か
ら４行目は、（Ｖｐ１、Ｖｐ２）＝（１、０）、（ｖｐ
１、ｖｐ２）＝（１、１）なので、現在とどまっている
状態が第４象限であり、１ステップ前にとどまっている
状態，第１象限から位相角αが減少している状態であ
る。つまりＤＯＷＮカウント１となる。以下同様にして
確認することができる。

【００５２】以上の説明では、アップダウン判定を上記
アップダウン判定の動作原理に基づいて、定性的に説明
した。以下に、フリップフロップＩＣ１の入力信号Ｖｐ
１、Ｖｐ２と、出力信号ｖｐ１、ｖｐ２からＵＰカウン
ト、ＤＯＷＮカウント、ＥＲＲＯＲカウントを得る演算
回路の一例を設計法の概要を含めて説明する。

【００５３】図１０は、アップダウン判定のカルノー図
である。（ａ）は、ＵＰ判定、（ｂ）は、ＤＯＷＮ判
定、（ｃ）は、ＥＲＲＯＲ判定を示している。それぞれ
Ｘ軸方向に（ｖｐ１、ｖｐ２）をＹ軸方向に（Ｖｐ１、
Ｖｐ２）を表している。データ記入の一例を示す。図９
の上から２行目のＵＰ判定は、（Ｖｐ１、Ｖｐ２）＝
（０、１）、（ｖｐ１、ｖｐ２）＝（１、１）なので、
（ａ）上の、上から３個目（０、１）、左から２個目
（１、１）のセルにＵＰカウント１を記入する。同様に
して、図９の全行について、ＵＰカウント１、ＤＯＷＮ
カウント、ＥＲＲＯＲカウント毎に、（ａ）、（ｂ）、
（ｃ）に記入した結果が図１０である。

【００５４】図１０の（ａ）、（ｂ）、（ｃ）内に記し
た枠組みから、図９に示す真理値は、排他的論理和回路
によって得られることが、導き出される。この結果を実
回路で示したのが、図６に示す排他的論理和回路Ｅ１〜
Ｅ４、否定的論理積回路Ｎ１、Ｎ２と、論理積回路Ａ１
〜Ａ３である。

【００５５】また、パルス保持回路ＩＣ２は、論理積回
路Ａ１〜Ａ３が出力するＵＰ信号、ＤＯＷＮ信号、ＥＲ
ＲＯＲ信号を受け入れて一旦保持する回路である。一旦
保持した後、クロック信号を受け入れてＵＰ信号、ＤＯ
ＷＮ信号、ＥＲＲＯＲ信号をそれぞれバッファ回路Ｂ１
〜Ｂ３を介してアップダウンカウンタ部１０へ転送す
る。このパルス保持回路ＩＣ２によって各信号（パルス
信号）の先頭部、後尾部に付随しがちな、過渡ノイズを
除去することができる。後に続くアップダウンカウンタ
部１０は、アップダウン判定部９が出力する、ＵＰ信号
とＤＯＷＮ信号を受け入れて累積加算する。その実回路
の一例を図にしめす。

【００５６】図１１は、アップダウンカウンタ部の回路
図である。この回路は、あくまで一例であり、本発明が
この回路に限定されるものではない。図より、アップダ
ウンカウンタ部１０は、カウンタＩＣ３、カウンタＩＣ
４、を備える。

【００５７】カウンタＩＣ３、及び、カウンタＩＣ４
は、アップダウン判定部９からＵＰ信号を受け入れて累
積加算するカウンタである。カウンタＩＣ３、カウンタ
ＩＣ４として、例えばテキサスインスツルメンツ社製の
７４ＡＬＳ１６９Ｂ相当の同期式４ビットアップダウン
２進カウンタを用いることによって、アップダウン判定
部９と同期した状態で、ＵＰ信号とＤＯＷＮ信号を受け
入れて累積加算することができる。

【００５８】アップダウンカウンタ部１０は、このＵＰ
カウント、ＤＯＷＮカウントをスタート点から累積加算
して、現在地を特定する。このスタート点は、この位相
比較器を備える機器、例えばＰＬＬ発振回路等の設計条
件、又はキック回路の定数設定等によって任意に設定で
きる。ここでキック回路とは、ＰＬＬ発信回路を起動す
る際に電圧制御発振器に印加するスタート電圧を設定す
る回路をさす。尚、上記ＥＲＲＯＲカウントは、図示し
ていない、付加回路によって処理され、警報信号として
用いられる。

【００５９】〈具体例の効果〉具体例の位相比較器は、
回転ベクトルを基本原理とするアップダウン判定部を備
えたことにより、参照信号と対象信号の位相差αの増加
方向と減少方向を認識することが可能になった。従って
任意に増加又は減少する参照信号と対象信号の位相差α
の値を増加方向及び減少方向に累積することによって、
測定周波数の１周期を越えて位相差αの値を測定するこ
とが可能になった。その結果以下の効果を有する。

【００６０】１．ＰＬＬ発振回路に応用した際に、位相
比較器の位相比較範囲を広く設定することが可能になっ
たため、高周波での利用が容易になった。２．無理に周波数を下げて位相比較する必要が無くなっ
たため、分周回路等による回路規模が縮小して消費電力
も減少した。３．ＰＬＬ発振回路に応用した際に、分周法に比べて、
位相比較結果が出力されるまでにかかる時間が短くなっ
たため、制御特性が向上して出力信号のジッタ特性が改
善された。

【００６１】また、アップダウン判定部９は、フリップ
フロップＩＣ１の入力信号Ｖｐ１、Ｖｐ２と、出力信号
ｖｐ１、ｖｐ２を同時に監視して位相角αの増加、減少
を判断すことによって以下の効果を得る。４．アップダウン判定部９の構成が単純、かつ、廉価に
構成できるようになった。５．周辺機器等の影響によるノイズをＥＲＲＯＲ信号と
して検出できるため多機能になった。６．更に、パルス保持回路を備えることによって、各信
号（パルス信号）の先頭部、後尾部に付随しがちな、過
渡ノイズを除去することができるため、誤動作が少なく
なった。

【図面の簡単な説明】

【図１】本発明による位相比較器のブロック図である。

【図２】ＰＬＬ発振器の基本構成図である。

【図３】位相比較器の回路図である。

【図４】参照信号と対象信号の関係図である。

【図５】制御電圧と位相差の関係図である。

【図６】アップダウン判定部の回路図である。

【図７】アップダウン判定部の機能説明図である。

【図８】アップダウンカウンタ部の機能説明図である。

【図９】アップダウン判定部の真理値説明図である。

【図１０】アップダウン判定のカルノー図である。

【図１１】アップダウンカウンタ部の回路図である。

【符号の説明】

１ π／４進相部２ π／４遅相部３第１位相比較部４第２位相比較部５第１ローパスフィルタ６第２ローパスフィルタ７第１パルス整形部８第２パルス整形部９アップダウン判定部１０アップダウンカウンタ部

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03D 13/00 H03L 7/085

Claims

(57)【特許請求の範囲】

【請求項１】参照信号と対象信号との位相を比較して
その比較結果を出力するものであって、対象信号をπ／４進相させるπ／４進相部と、対象信号をπ／４遅相させるπ／４遅相部と、前記参照信号と前記π／４進相部の出力信号の位相を、
複数周期にわたって比較して、その周期毎に位相差を求
めて出力する第１位相比較部と、前記参照信号と前記π／４遅相部の出力信号の位相を、
複数周期にわたって比較して、その周期毎に位相差を求
めて出力する第２位相比較部と、前記第１位相比較部及び前記第２位相比較部の出力を監
視して、対象信号の位相変化の方向が、参照信号と対象
信号との位相差を増加させる方向にあるか、減少させる
方向にあるかを判定するアップダウン判定部と、前記アップダウン判定部が出力するアップ信号とダウン
信号を受け入れて累積加算するアップダウンカウンタ部
を備えたことを特徴とする位相比較器。
【請求項２】請求項１において、前記第１位相比較部と前記第２位相比較部のうちの一方
の出力を実数軸にとり、他方の出力を虚数軸にとって、
両者の出力で表現されるベクトルの先端が複素平面上の
いずれかの象限から別の象限へ移行するとき、参照信号
と対象信号との位相差を増加させる方向にあり、その逆
方向へ移行する場合に参照信号と対象信号との位相差を
減少させる方向にあると判定することを特徴とする位相
比較器。
【請求項３】請求項１において、前記アップダウン判定部は、前記第１位相比較部及び前記第２位相比較部の出力を受
け入れて、それぞれの信号を同一の遅延時間だけ遅延さ
せる遅延回路を備え、この遅延回路の入力側の信号と出力側の信号とを比較し
て、対象信号の位相変化の方向が、参照信号と対象信号との
位相差を増加させる方向にあるか、減少させる方向にあ
るかを判定するアップダウン判定部とを備えたことを特
徴とする位相比較器。
【請求項４】請求項３において、前記アップダウン判定部は、２値化された、前記第１位
相比較部及び前記第２位相比較部の出力と、これらの信
号を１クロックずつ遅延した信号から、対象信号の位相
変化の方向が、参照信号と対象信号との位相差を増加さ
せる方向にあるか、減少させる方向にあるか、その他
の、比較失敗による信号かを表す判定信号を生成する論
理回路から成ることを特徴とする位相比較器。
【請求項５】請求項１から請求項４のうち、いずれか
１項において、アップダウン判定部出力信号を一旦受け入れて保持し、
しかる後、アップダウンカウンタ部へ出力するパルス保
持回路を備えたことを特徴とする位相比較器。