JP2591239B2

JP2591239B2 - ビット同期回路

Info

Publication number: JP2591239B2
Application number: JP2082657A
Authority: JP
Inventors: 一美佐川
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1990-03-29
Filing date: 1990-03-29
Publication date: 1997-03-19
Anticipated expiration: 2012-03-19
Also published as: JPH03280759A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はビット同期回路に関し、特にPCM−PSK変調信
号を復調する場合のビットタイミングを正しい同期状態
に保持するビット同期回路に関する。

〔従来の技術〕

PCM−PSK変調信号を復調する場合に必要な、ビットタ
イミングを正しい同期状態に保持するビット同期回路は
よく知られている。

従来、この種のビット同期回路としては、PSK変調後
の出力に対してビット同期をかける第２図に示す第１
例、もしくはPSK復調前にビット同期をかける第３図に
示す第２例が一般的に利用されている。

まず、第２図のビット同期回路について説明する。

PSK復調回路201で復調後のPCM−PSK変調信号のＩ相信
号をA/Dコンバータ202でディジタル化し、所定のビット
数のパラレルデータとして加算器203,208に供給する。
第２図に太線で示すラインは、パラレルデータラインで
あることを示す。

加算器203,D型フリップフロップ204,ビット極性判定
器205,D型フリップフロップ206,EX−OR（排他的論理
割）ゲート207から成る系は、ビットタイミング誤差発
生の有無を検知する処理を行ない、加算器203では入力
パラレルデータをビットタイミングの一周期ぶんずつ累
積加算を行ないＤ型フリップフロップ204に送出する。
このデータは＋の極性から−の極性にわたって等分にふ
り分けた所定のビット数で表示されビット極性判定器20
5はその最上位ビットの極性を判別し、その＋，−に対
応して“1",“0"を出力する。ビット極性判定器の出力
はＤ型フリップフロップ205と乗算器210に供給される。
Ｄ型フリップフロップ205の入出力データはEX−ORゲー
ト207の２入力として供給されるが、ビット同期が正し
く保持されている場合のＤ型フリップフロップ206の入
出力は“1"で、従ってEX−ORゲートの出力は“0"とな
り、またビット同期が崩れてビット極性判定器の極性判
定が一定となって“0"を出力するときはＤ型フリップフ
ロップ206の入出力は“0",“1"となって、そのタイミン
グでEX−ORゲート207からはビット同期ずれを発生を示
す“1"で出力され、ANDゲート211を出力オンとするよう
にゲートする。

ビット極性判定器205の出力する“1",“0"のデータは
乗算器210にも供給される。

加算器208,D型フリップフロップ209および乗算器210
から成る系は、ビットタイミング誤差を検出する処理を
行なうものである。加算器208は加算器203と同じ累積加
算出力をＤ型フリップフロップ209に送出する。Ｄ型フ
リップフロップ209は、Ｄ型フリップフロップ204とは18
0度異るタイミングで加算器208の出力をディジタル化す
ることによりビットタイミング誤差存在時の出力を得
て、これを乗算器210に送出する。乗算器210は、極性判
定器205から提供される出力“1",“0"に対応し、“1"の
ときは−１を乗算し、“0"のときには＋１を乗算するこ
とによってビットタイミング誤差出力をANDゲート211の
もう１つの入力として出力する。ANDゲート211はこうし
て、ビットタイミング誤差発生のタイミングでビットタ
イミング誤差を出力するようにゲート動作を行い、出力
をループフィルタ212に供給する。

ループフィルタ212は入力したビットタイミング誤差
に対応する電圧を発生してVCO（電圧制御発振器）213を
制御し、VCO213の出力はＤ型フリップフロップ204のタ
イミングロックとして、またインバータ214で180度反転
してＤ型フリップフロップ209のタイミングクロックと
して利用され、全体としてビットタイミング誤差を零と
するようにループ制御をかけてビット同期を正しく保持
するように機能する。

次に、第３図のビット同期回路について説明する。第
３図の場合は、PSK復調を行なわず、Ｉ相信号とＱ相信
号に対し、ビットタイミングの±90度の進み，遅れのタ
イミング累積加算を行ない、それぞれの累積加算出力の
振幅差としてビットタイミング誤差出力を得て、これを
零とするようにループ制御を行なうものであり、詳細は
次のとおりである。

PCM−PSK変調信号のPSK変調キャリア周波数にほぼ等
しい周波数のローカル発振器322の出力を移相器323を通
して発振周波数を同位相の０゜と、90゜遅相させた出力
を得て、それぞれミキサー301,302に供給しアナログの
Ｉ相信号とＱ相信号を発生し、LPF（低域濾波器）302,3
13を通して不要成分を除去したのちA/Dコンバータ303,3
14でディジタル化し、パラレルデータとして出力する。

A/Dコンバータ303の出力は加算器304,305,306へ、ま
たA/Dコンバータ314の出力は加算器315,316,317へそれ
ぞれ供給される。

加算器304,305,306および加算器315,316,317はそれぞ
れ、Ｉ相信号とＱ相信号をビットタイミングの周期ごと
に累積加算してＤ型フリップフロップ307,308,309およ
びＤ型フリップフロップ318,319,320に供給する。

Ｄ型フリップフロップ307と318は、それぞれVCO3226
の出力をクロックとして動作し、その出力はそれぞれＩ
相信号,Q相信号としてPSK復調回路に送出される。

Ｄ型フリップフロップ308と319は、それぞれVCO326の
出力を移相器327で90度シフトしたものをさらにインバ
ータ328で180度シフトすることにより実効的にビットタ
イミングに対しては＋90度のタイミングとしたものをク
ロックとして動作する。Ｄ型フリップフロップ309,320
は、VCO326の出力を90度シフトし、ビットタイミングに
対しては−90度のタイミングとしたものをクロックとし
て動作する。

Ｄ型フリップフロップ308の出力するＩ相信号と、Ｄ
型フリップフロップ319の出力するＱ相信号は絶対値演
算器310に供給され、両信号の２乗和の開平演算により
絶対値を求め振幅情報として加算器324に供給する。

Ｄ型フリップフロップ309の出力するＩ相信号と、Ｄ
型フリップフロップ320の出力するＱ相信号は絶対値演
算器321に供給され振幅情報として、また一極性として
加算器324に供給する。

ビット同期が正しく保持されていれば、加算器324の
２入力は同振幅でその出力は零となるが、ビットタイミ
ング誤差があればこれに対応した差分出力が得られる。
このビットタイミング誤差出力はループフィルタ325に
供給されてビットタイミング誤差出力に対応する電圧が
VCO326に供給されてVCO326の出力周波数を制御し、全体
としてビットタイミング誤差を零とするようにループ制
御が行なわれる。

〔発明が解決しようとする課題〕

上述した従来のビット同期回路は、第２図に示す第１
例のようにPSK復調を行なった後に独立してビット同期
を行う場合には、PCM−PSK復調回路の構成としての小型
化には限度が有り、また正確にPSK復調が実現されてい
ない場合にはＩ相信号に振幅変動を生じ、ビットタイミ
ング同期が確保できなくなるという欠点がある。

また第３図に示す第２例の場合は、上述した欠点を排
除することができるもののビットタイミング誤差出力を
得るために、ビットタイミングに対し±90度のタイミン
グで累積加算を行う加算器が２組必要となり、回路構成
が複雑化するという欠点がある。

本発明の目的は上述した欠点を除去し、PSK復調を伴
なわずにビットタイミング同期を確保できるビット同期
回路を提供することにある。

〔課題を解決するための手段〕

本発明の回路は、PCM−PSK変調した信号を復調する場
合におけるPSK変調キャリアのビットタイミングの同期
を確保するビット同期回路において、前記PCM−PSK変調信号をディジタル化したＩ相信号と
Ｑ相信号とを出力する二相成分出力部と；前記Ｉ相信号を第１のビットタイミングパルスにより
所定の期間累積加算し、Ｉ相加算信号を出力する第１の
累積加算部と；前記Ｑ相信号を前記第１のビットタイミングパルスに
より所定の期間累積加算し、Ｑ相加算信号を出力する第
２の累積加算部と；前記Ｉ相加算信号および前記Ｑ相加算信号からキャリ
ア位相角を計算し、この計算処理前に保持しているキャ
リア位相角との比較を行ない、前記ビットタイミングパ
ルスの誤差発生を示すデータ変化点指示信号を出力する
データ検出部と；前記Ｉ相信号を前記第１のビットタイミングパルスと
180゜位相が異なる第２のビットタイミングパルスで累
積加算し、Ｉ相誤差信号を出力する第１の累積誤差出力
部と；前記Ｑ信号を前記第２のビットタイミングパルスで累
積加算し、Ｑ相誤差信号を出力する第２の累積誤差出力
部と；前記Ｉ相誤差信号および前記Ｑ相誤差信号から前記ビ
ットタイミングの位相の進み、遅れ、同相を識別し、ビ
ットタイミング誤差信号を出力するベクトル演算部と；このビットタイミング誤差信号と前記データ変化点指
示信号とから、ビット誤差制御信号を出力し、前記ビッ
トタイミングの同期誤差を零とするループ制御を行なう
帰還制御部と；を備えたことを特徴としている。

また、前記二相成分出力部が、 PCM−PSK変調信号のキャリア周波数にほぼ近い周波数
を発振するローカル発振器と；この発振器の０度出力と90度位相シフトした90度出力
とを取り出す移相器と；前記PCM−PSK変調信号と前記０度出力とを混合する第
１のミキサーと；このミキサーが出力するＩ相信号を平滑する第１の低
域フィルタと；この低域フィルタが出力するアナログ信号をディジタ
ル信号に変換する第１のAD変換器と；前記PCM−PSK変調信号と前記90度出力とを混合する第
２のミキサーと；このミキサーが出力するＱ相信号を平滑する第２の低
域フィルタと；この低域フィルタが出力するアナログ信号をディジタ
ル信号に変換する第２のAD変換器と；を有していることを特徴としている。

また、前記第１の累積加算部および第２の累積加算部
がそれぞれ、前記Ｉ相信号または前記Ｑ相信号をビットタイミング
毎に加算する加算器と；この加算器が出力する加算値をＩ相加算信号またはＱ
相加算信号として出力するＤ型フリップフロップと；を有していることを特徴としている。

また、前記データ検出部が、前記Ｉ相加算信号と前記Ｑ相加算信号とから、前記PC
M−PSK変調信号のキャリア位相角を求める演算器と；前記キャリア位相角を保持するＤ型フリップフロップ
と；前記演算器が出力するキャリア位相角と前記Ｄ型フリ
ップフロップが保持し出力するキャリア位相角とを比較
し、ビットタイミング誤差発生を示すデータ変化点指示
信号を出力する比較回路と；を有していることを特徴としている。

また、前記第１の累積誤差出力部および前記第２の累
積誤差出力部がそれぞれ、前記Ｉ相信号または前記Ｑ相
信号を前記第１のビットタイミングパルスと180゜位相
が異なる第２のビットタイミングパルスで累積加算する
加算器と；この加算器が出力する加算値をＩ相誤差信号またはＱ
相誤差信号として出力するＤ型フリップフロップと；を有していることを特徴としている。

また、前記ベクトル演算部が、前記演算器が出力するキャリア位相角の余弦値を計算
する余弦計算器と；前記演算器が出力するキャリア位相角の正弦値を計算
する正弦計算器と；前記Ｉ相誤差信と前記余弦値とを乗算する第１の乗算
器と；前記Ｑ相誤差信号と前記正弦値とを乗算する第２の乗
算器と；これら乗算器の出力を加算しビットタイミング誤差信
号を出力する加算器と；を有していることを特徴としている。

また、前記帰還制御部が、前記ビットタイミング誤差信号と前記データ変化点指
示信号との論理積をとる論理回路と；この論理回路が出力する出力信号から電圧制御信号を
出力するループフィルタと；前記電圧制御信号により自走発振する電圧制御発振器
と；この電圧制御発振器の出力信号を180度位相反転させ
るインバータと；を有していることを特徴としている。

〔実施例〕

次に、図面を参照して本発明を説明する。

第１図は本発明のビット同期回路の一実施例の構成図
である。

第１図に示す実施例のビット同期回路は、PCM−PSK変
調信号のキャリア周波数にほぼ近い周波数を発振するロ
ーカル発振器１と、ローカル発振器１の出力と90度シフ
トした出力を取り出す移相器２と、ディジタル化したＩ
相信号を得るミキサー3,LPF5,A/Dコンバータ７と、ディ
ジタル化したＱ相信号を得るミキサー4,LPF6,A/Dコンバ
ータ８とＩ相信号のビットタイミング同期ごとの累積加
算出力ΣI_kをとる加算器9,D型フリップフロップ10と、
Ｑ相信号のビットタイミング周期ごとの累積加算出力Σ
Q_kをとる加算器11,D型フリップフロップ12と、前述した
ΣI_kとΣQ_kからθ_ｋ＝tan^-1（ΣQ_k/ΣI_k）としてのPCM
−PSMキャリア位相角を求めるtan^-1演算器17と、Ｉ相信
号のビットタイミング誤差出力EI_kを得る加算器13,D型
フリップフロップ14と、Ｑ相信号のビットタイミング誤
差出力を得る加算器15,D型フリップフロップ16と、ビッ
トタイミング誤差発生のタイミングを検出するＤ型フリ
ップフロップ18,比較回路19と、２つの乗算器2001,200
3,加算器2002,COS演算器2004およびSIN演算器2005を備
えてベクトル演算を行ないビットタイミング誤差出力E_k
を得るベクトル演算器20と、ANDゲート21とループフィ
ルタ22と、VCO23と、インバータ24とを備えて成る。

次に第１図に実施例の動作について説明する。

入力されるPCM−PSK変調信号は、PSKキャリア周波数
にほぼ近い周波数で発振しているローカル発振器１から
移相器２を介して得られる同相および90度移相信号とミ
キサー３および４にて乗算されて検波され、Ｉ相,Q相信
号となり、フィルタ5,6、A/Dコンバータ7,8によってデ
ィジタル化される。デジタル化されたＩ相,Q相信号は、
加算器9,11にて累積加算されつつビットタイミングごと
にリセットされ、かつＤ型フリップフロップ10,12にて
サンプリングされ、Ｄ型フリップフロップ10からはＩ相
信号の累積加算値ΣI_kが、またＤ型フリップフロップ12
からはＱ相信号の累積加算値ΣQ_kがそれぞれtan^-1演算
器17に供給される。

tan^-1演算器17は、次式によりPCM−PSK変調キャリア
位相角θ_ｋを求める。

θ_ｋ＝tan^-1（ΣQ_k/ΣI_k）（ーπ＜θ_ｋ≦π）ここで、添え字ｋは現在のビットタイミングにおける
サンプリングデータを表しており、ΣI_kは現時点のＩ相
の累積加算結果を示し、θ_ｋは現時点のキャリア位相角
値を示す。Ｄ型フリップフロップ18は、１サンプル前の
PCM−PSK変調キャリア位相角θ_R-1を保持しており、比
較回路19によって次の演算を行うことによりビットタイ
ミング誤差発生を示すデータ変化点を検出する。

｜θ_ｋ−θ_k-1|π/2 つまり、ビットタイミング誤差は相続く２つのPCM−P
SK変調キャリア位相角間に上述した条件が成立するとき
発生する。

一方、加算器13,15では、ビットタイミングと180゜ず
れたタイミングで累積加算され、Ｄ型フリップフロップ
14,16でサンプリングされＩ相信号およびＱ相信号のビ
ットタイミング誤差出力EI_kおよびEQ_kを得る。

これらビットタイミング誤差出力EI_k,EQ_kは、ビット
タイミングが合致しているときに振幅がゼロとなり、ビ
ットタイミングより遅れているときにPCM−PSK変調キャ
リア位相角θ_ｋと同相となり、ビットタイミングより進
んでいるときに逆相となり、その振幅は遅れ，進みの量
を示すベクトル量となっている。

ベクトル演算器20は、PCM−PSK変調キャリア位相角θ
_ｋを利用して次の演算を行い、ビットタイミング誤差ベ
クトルを回転し、遅れ，進みを示すスカラー量E_kを次式
から求まるスカラー量Ｅ′I_kとして算出する。

ビットタイミング誤差は、ビット区間を累積加算する
タイミングにより増減し、ビットタイミング誤差出力E_k
が零になるようにビットタイミングを調整するループ制
御が行なわれるように動作する。すなわち、ビットタイ
ミング誤差出力E_kは、ANDゲート回路21によってビット
タイミング誤差を示すデータ変化点の存在するタイミン
グでのみ有効となり、ループフィルタ22に供給され、VC
O23を制御し、ビットタイミング誤差を零とするように
ループ制御がかけられる。

〔発明の効果〕

以上説明したように本発明は、PSK復調することなし
にデータの極性変化点を検出し、ビットタイミング誤差
を算出し、ビットタイミングの同期をとることにより、
著しく効率的なディジタル型PSK−PCM復調器を構成でき
るという効果がある。

【図面の簡単な説明】

第１図は本発明のビット同期回路の一実施例の構成図、
第２図は従来のビット同期回路の第１例を示す構成図、
第３図は従来のビット同期回路の第２例を示す構成図で
ある。１……ローカル発振器、２……移相器、3,4……ミキサ
ー、5,6……LPF、7,8……A/Dコンバータ、9,11,13,15…
…加算器、10,12,14,16,18……Ｄ型フリップフロップ、
17……tan^-1演算器、19……比較回路、20……ベクトル
演算器、21……ANDゲート、22……ループフィルタ、23
……VCO、24……インバータ、2001,2003……乗算器、20
02……加算器、2004……COS演算器、2005……SIN演算
器。

Claims

(57)【特許請求の範囲】

【請求項１】PCM−PSK変調した信号を復調する場合にお
けるPSK変調キャリアのビットタイミングの同期を確保
するビット同期回路において、前記PCM−PSK変調信号をディジタル化したＩ相信号とＱ
相信号とを出力する二相成分出力部と；前記Ｉ相信号を第１のビットタイミングパルスにより所
定の期間累積加算し、Ｉ相加算信号を出力する第１の累
積加算部と；前記Ｑ相信号を前記第１のビットタイミングパルスによ
り所定の期間累積加算し、Ｑ相加算信号を出力する第２
の累積加算部と；前記Ｉ相加算信号および前記Ｑ相加算信号からキャリア
位相角を計算し、この計算処理前に保持しているキャリ
ア位相角との比較を行ない、前記ビットタイミングパル
スの誤差発生を示すデータ変化点指示信号を出力するデ
ータ検出部と；前記Ｉ相信号を前記第１のビットタイミングパルスと18
0゜位相が異なる第２のビットタイミングパルスで累積
加算し、Ｉ相誤差信号を出力する第１の累積誤差出力部
と；前記Ｑ信号を前記第２のビットタイミングパルスで累積
加算し、Ｑ相誤差信号を出力する第２の累積誤差出力部
と；前記Ｉ相誤差信号および前記Ｑ相誤差信号から前記ビッ
トタイミングの位相の進み、遅れ、同相を識別し、ビッ
トタイミング誤差信号を出力するベクトル演算部と；このビットタイミング誤差信号と前記データ変化点指示
信号とから、ビット誤差制御信号を出力し、前記ビット
タイミングの同期誤差を零とするループ制御を行なう帰
還制御部と；を備えたことを特徴とするビット同期回路。
【請求項２】前記二相成分出力部が、 PCM−PSK変調信号のァリア周波数にほぼ近い周波数を発
振するローカル発振器と；この発振器の０度出力と90度位相シフトした90度出力と
を取り出す移相器と；前記PCM−PSK変調信号と前記０度出力とを混合する第１
のミキサーと；このミキサーが出力するＩ相信号を平滑する第１の低域
フィルタと；この低域フィルタが出力するアナログ信号をディジタル
信号に変換する第１のAD変換器と；前記PCM−PSK変調信号と前記90度出力と混合する第２の
ミキサーと；このミキサーが出力するＱ相信号を平滑する第２の低域
フィルタと；この低域フィルタが出力するアナログ信号をディジタル
信号に変換する第２のAD変換器と；を有していることを特徴とする請求項１記載のビット同
期回路。
【請求項３】前記第１の累積加算部および第２の累積加
算部がそれぞれ、前記Ｉ相信号または前記Ｑ相信号をビットタイミング毎
に加算する加算器と；この加算器が出力する加算値をＩ相加算信号またはＱ相
加算信号として出力するＤ型フリップフロップと；を有していることを特徴とする請求項１記載のビット同
期回路。
【請求項４】前記データ検出部が、前記Ｉ相加算信号と前記Ｑ相加算信号とから、前記PCM
−PSK変調信号のキャリア位相角を求める演算器と；前記キャリア位相角を保持するＤ型フリップフロップ
と；前記演算器が出力するキャリア位相角と前記Ｄ型フリッ
プフロップが保持し出力するキャリア位相角とを比較
し、ビットタイミング誤差発生を示すデータ変化点指示
信号を出力する比較回路と；を有していることを特徴とする請求項１記載のビット同
期回路。
【請求項５】前記第１の累積誤差出力部および前記第２
の累積誤差出力部がそれぞれ、前記Ｉ相信号または前記Ｑ相信号を前記第１のビットタ
イミングパルスと180゜位相が異なる第２のビットタイ
ミングパルスで累積加算する加算器と；この加算器が出力する加算値をＩ相誤差信号またはＱ相
誤差信号として出力するＤ型フリップフロップと；を有していることを特徴とする請求項１記載のビット同
期回路。
【請求項６】前記ベクトル演算部が、前記演算器が出力するキャリア位相角の余弦値を計算す
る余弦計算器と；前記演算器が出力するキャリア位相角の正弦値を計算す
る正弦計算器と；前記Ｉ相誤差信号と前記余弦値とを乗算する第１の乗算
器と；前記Ｑ相誤差信号と前記正弦値とを乗算する第２の乗算
器と；これらの乗算器の出力を加算しビットタイミング誤差信
号を出力する加算器と；を有していることを特徴とする請求項１記載のビット同
期回路。
【請求項７】前記帰還制御部が、前記ビットタイミング誤差信号と前記データ変化点指示
信号との論理積をとる論理回路と；この論理回路が出力する出力信号から電圧制御信号を出
力するループフィルタと；前記電圧制御信号により自走発振する電圧制御発振器
と；この電圧制御発振器の出力信号を180度位相反転させる
インバータと；を有していることを特徴とする請求項１記載のビット同
期回路。