JP2591239B2 - ビット同期回路 - Google Patents
ビット同期回路Info
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- JP2591239B2 JP2591239B2 JP2082657A JP8265790A JP2591239B2 JP 2591239 B2 JP2591239 B2 JP 2591239B2 JP 2082657 A JP2082657 A JP 2082657A JP 8265790 A JP8265790 A JP 8265790A JP 2591239 B2 JP2591239 B2 JP 2591239B2
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- Japan
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- phase
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はビット同期回路に関し、特にPCM−PSK変調信
号を復調する場合のビットタイミングを正しい同期状態
に保持するビット同期回路に関する。
号を復調する場合のビットタイミングを正しい同期状態
に保持するビット同期回路に関する。
PCM−PSK変調信号を復調する場合に必要な、ビットタ
イミングを正しい同期状態に保持するビット同期回路は
よく知られている。
イミングを正しい同期状態に保持するビット同期回路は
よく知られている。
従来、この種のビット同期回路としては、PSK変調後
の出力に対してビット同期をかける第2図に示す第1
例、もしくはPSK復調前にビット同期をかける第3図に
示す第2例が一般的に利用されている。
の出力に対してビット同期をかける第2図に示す第1
例、もしくはPSK復調前にビット同期をかける第3図に
示す第2例が一般的に利用されている。
まず、第2図のビット同期回路について説明する。
PSK復調回路201で復調後のPCM−PSK変調信号のI相信
号をA/Dコンバータ202でディジタル化し、所定のビット
数のパラレルデータとして加算器203,208に供給する。
第2図に太線で示すラインは、パラレルデータラインで
あることを示す。
号をA/Dコンバータ202でディジタル化し、所定のビット
数のパラレルデータとして加算器203,208に供給する。
第2図に太線で示すラインは、パラレルデータラインで
あることを示す。
加算器203,D型フリップフロップ204,ビット極性判定
器205,D型フリップフロップ206,EX−OR(排他的論理
割)ゲート207から成る系は、ビットタイミング誤差発
生の有無を検知する処理を行ない、加算器203では入力
パラレルデータをビットタイミングの一周期ぶんずつ累
積加算を行ないD型フリップフロップ204に送出する。
このデータは+の極性から−の極性にわたって等分にふ
り分けた所定のビット数で表示されビット極性判定器20
5はその最上位ビットの極性を判別し、その+,−に対
応して“1",“0"を出力する。ビット極性判定器の出力
はD型フリップフロップ205と乗算器210に供給される。
D型フリップフロップ205の入出力データはEX−ORゲー
ト207の2入力として供給されるが、ビット同期が正し
く保持されている場合のD型フリップフロップ206の入
出力は“1"で、従ってEX−ORゲートの出力は“0"とな
り、またビット同期が崩れてビット極性判定器の極性判
定が一定となって“0"を出力するときはD型フリップフ
ロップ206の入出力は“0",“1"となって、そのタイミン
グでEX−ORゲート207からはビット同期ずれを発生を示
す“1"で出力され、ANDゲート211を出力オンとするよう
にゲートする。
器205,D型フリップフロップ206,EX−OR(排他的論理
割)ゲート207から成る系は、ビットタイミング誤差発
生の有無を検知する処理を行ない、加算器203では入力
パラレルデータをビットタイミングの一周期ぶんずつ累
積加算を行ないD型フリップフロップ204に送出する。
このデータは+の極性から−の極性にわたって等分にふ
り分けた所定のビット数で表示されビット極性判定器20
5はその最上位ビットの極性を判別し、その+,−に対
応して“1",“0"を出力する。ビット極性判定器の出力
はD型フリップフロップ205と乗算器210に供給される。
D型フリップフロップ205の入出力データはEX−ORゲー
ト207の2入力として供給されるが、ビット同期が正し
く保持されている場合のD型フリップフロップ206の入
出力は“1"で、従ってEX−ORゲートの出力は“0"とな
り、またビット同期が崩れてビット極性判定器の極性判
定が一定となって“0"を出力するときはD型フリップフ
ロップ206の入出力は“0",“1"となって、そのタイミン
グでEX−ORゲート207からはビット同期ずれを発生を示
す“1"で出力され、ANDゲート211を出力オンとするよう
にゲートする。
ビット極性判定器205の出力する“1",“0"のデータは
乗算器210にも供給される。
乗算器210にも供給される。
加算器208,D型フリップフロップ209および乗算器210
から成る系は、ビットタイミング誤差を検出する処理を
行なうものである。加算器208は加算器203と同じ累積加
算出力をD型フリップフロップ209に送出する。D型フ
リップフロップ209は、D型フリップフロップ204とは18
0度異るタイミングで加算器208の出力をディジタル化す
ることによりビットタイミング誤差存在時の出力を得
て、これを乗算器210に送出する。乗算器210は、極性判
定器205から提供される出力“1",“0"に対応し、“1"の
ときは−1を乗算し、“0"のときには+1を乗算するこ
とによってビットタイミング誤差出力をANDゲート211の
もう1つの入力として出力する。ANDゲート211はこうし
て、ビットタイミング誤差発生のタイミングでビットタ
イミング誤差を出力するようにゲート動作を行い、出力
をループフィルタ212に供給する。
から成る系は、ビットタイミング誤差を検出する処理を
行なうものである。加算器208は加算器203と同じ累積加
算出力をD型フリップフロップ209に送出する。D型フ
リップフロップ209は、D型フリップフロップ204とは18
0度異るタイミングで加算器208の出力をディジタル化す
ることによりビットタイミング誤差存在時の出力を得
て、これを乗算器210に送出する。乗算器210は、極性判
定器205から提供される出力“1",“0"に対応し、“1"の
ときは−1を乗算し、“0"のときには+1を乗算するこ
とによってビットタイミング誤差出力をANDゲート211の
もう1つの入力として出力する。ANDゲート211はこうし
て、ビットタイミング誤差発生のタイミングでビットタ
イミング誤差を出力するようにゲート動作を行い、出力
をループフィルタ212に供給する。
ループフィルタ212は入力したビットタイミング誤差
に対応する電圧を発生してVCO(電圧制御発振器)213を
制御し、VCO213の出力はD型フリップフロップ204のタ
イミングロックとして、またインバータ214で180度反転
してD型フリップフロップ209のタイミングクロックと
して利用され、全体としてビットタイミング誤差を零と
するようにループ制御をかけてビット同期を正しく保持
するように機能する。
に対応する電圧を発生してVCO(電圧制御発振器)213を
制御し、VCO213の出力はD型フリップフロップ204のタ
イミングロックとして、またインバータ214で180度反転
してD型フリップフロップ209のタイミングクロックと
して利用され、全体としてビットタイミング誤差を零と
するようにループ制御をかけてビット同期を正しく保持
するように機能する。
次に、第3図のビット同期回路について説明する。第
3図の場合は、PSK復調を行なわず、I相信号とQ相信
号に対し、ビットタイミングの±90度の進み,遅れのタ
イミング累積加算を行ない、それぞれの累積加算出力の
振幅差としてビットタイミング誤差出力を得て、これを
零とするようにループ制御を行なうものであり、詳細は
次のとおりである。
3図の場合は、PSK復調を行なわず、I相信号とQ相信
号に対し、ビットタイミングの±90度の進み,遅れのタ
イミング累積加算を行ない、それぞれの累積加算出力の
振幅差としてビットタイミング誤差出力を得て、これを
零とするようにループ制御を行なうものであり、詳細は
次のとおりである。
PCM−PSK変調信号のPSK変調キャリア周波数にほぼ等
しい周波数のローカル発振器322の出力を移相器323を通
して発振周波数を同位相の0゜と、90゜遅相させた出力
を得て、それぞれミキサー301,302に供給しアナログの
I相信号とQ相信号を発生し、LPF(低域濾波器)302,3
13を通して不要成分を除去したのちA/Dコンバータ303,3
14でディジタル化し、パラレルデータとして出力する。
しい周波数のローカル発振器322の出力を移相器323を通
して発振周波数を同位相の0゜と、90゜遅相させた出力
を得て、それぞれミキサー301,302に供給しアナログの
I相信号とQ相信号を発生し、LPF(低域濾波器)302,3
13を通して不要成分を除去したのちA/Dコンバータ303,3
14でディジタル化し、パラレルデータとして出力する。
A/Dコンバータ303の出力は加算器304,305,306へ、ま
たA/Dコンバータ314の出力は加算器315,316,317へそれ
ぞれ供給される。
たA/Dコンバータ314の出力は加算器315,316,317へそれ
ぞれ供給される。
加算器304,305,306および加算器315,316,317はそれぞ
れ、I相信号とQ相信号をビットタイミングの周期ごと
に累積加算してD型フリップフロップ307,308,309およ
びD型フリップフロップ318,319,320に供給する。
れ、I相信号とQ相信号をビットタイミングの周期ごと
に累積加算してD型フリップフロップ307,308,309およ
びD型フリップフロップ318,319,320に供給する。
D型フリップフロップ307と318は、それぞれVCO3226
の出力をクロックとして動作し、その出力はそれぞれI
相信号,Q相信号としてPSK復調回路に送出される。
の出力をクロックとして動作し、その出力はそれぞれI
相信号,Q相信号としてPSK復調回路に送出される。
D型フリップフロップ308と319は、それぞれVCO326の
出力を移相器327で90度シフトしたものをさらにインバ
ータ328で180度シフトすることにより実効的にビットタ
イミングに対しては+90度のタイミングとしたものをク
ロックとして動作する。D型フリップフロップ309,320
は、VCO326の出力を90度シフトし、ビットタイミングに
対しては−90度のタイミングとしたものをクロックとし
て動作する。
出力を移相器327で90度シフトしたものをさらにインバ
ータ328で180度シフトすることにより実効的にビットタ
イミングに対しては+90度のタイミングとしたものをク
ロックとして動作する。D型フリップフロップ309,320
は、VCO326の出力を90度シフトし、ビットタイミングに
対しては−90度のタイミングとしたものをクロックとし
て動作する。
D型フリップフロップ308の出力するI相信号と、D
型フリップフロップ319の出力するQ相信号は絶対値演
算器310に供給され、両信号の2乗和の開平演算により
絶対値を求め振幅情報として加算器324に供給する。
型フリップフロップ319の出力するQ相信号は絶対値演
算器310に供給され、両信号の2乗和の開平演算により
絶対値を求め振幅情報として加算器324に供給する。
D型フリップフロップ309の出力するI相信号と、D
型フリップフロップ320の出力するQ相信号は絶対値演
算器321に供給され振幅情報として、また一極性として
加算器324に供給する。
型フリップフロップ320の出力するQ相信号は絶対値演
算器321に供給され振幅情報として、また一極性として
加算器324に供給する。
ビット同期が正しく保持されていれば、加算器324の
2入力は同振幅でその出力は零となるが、ビットタイミ
ング誤差があればこれに対応した差分出力が得られる。
このビットタイミング誤差出力はループフィルタ325に
供給されてビットタイミング誤差出力に対応する電圧が
VCO326に供給されてVCO326の出力周波数を制御し、全体
としてビットタイミング誤差を零とするようにループ制
御が行なわれる。
2入力は同振幅でその出力は零となるが、ビットタイミ
ング誤差があればこれに対応した差分出力が得られる。
このビットタイミング誤差出力はループフィルタ325に
供給されてビットタイミング誤差出力に対応する電圧が
VCO326に供給されてVCO326の出力周波数を制御し、全体
としてビットタイミング誤差を零とするようにループ制
御が行なわれる。
上述した従来のビット同期回路は、第2図に示す第1
例のようにPSK復調を行なった後に独立してビット同期
を行う場合には、PCM−PSK復調回路の構成としての小型
化には限度が有り、また正確にPSK復調が実現されてい
ない場合にはI相信号に振幅変動を生じ、ビットタイミ
ング同期が確保できなくなるという欠点がある。
例のようにPSK復調を行なった後に独立してビット同期
を行う場合には、PCM−PSK復調回路の構成としての小型
化には限度が有り、また正確にPSK復調が実現されてい
ない場合にはI相信号に振幅変動を生じ、ビットタイミ
ング同期が確保できなくなるという欠点がある。
また第3図に示す第2例の場合は、上述した欠点を排
除することができるもののビットタイミング誤差出力を
得るために、ビットタイミングに対し±90度のタイミン
グで累積加算を行う加算器が2組必要となり、回路構成
が複雑化するという欠点がある。
除することができるもののビットタイミング誤差出力を
得るために、ビットタイミングに対し±90度のタイミン
グで累積加算を行う加算器が2組必要となり、回路構成
が複雑化するという欠点がある。
本発明の目的は上述した欠点を除去し、PSK復調を伴
なわずにビットタイミング同期を確保できるビット同期
回路を提供することにある。
なわずにビットタイミング同期を確保できるビット同期
回路を提供することにある。
本発明の回路は、PCM−PSK変調した信号を復調する場
合におけるPSK変調キャリアのビットタイミングの同期
を確保するビット同期回路において、 前記PCM−PSK変調信号をディジタル化したI相信号と
Q相信号とを出力する二相成分出力部と; 前記I相信号を第1のビットタイミングパルスにより
所定の期間累積加算し、I相加算信号を出力する第1の
累積加算部と; 前記Q相信号を前記第1のビットタイミングパルスに
より所定の期間累積加算し、Q相加算信号を出力する第
2の累積加算部と; 前記I相加算信号および前記Q相加算信号からキャリ
ア位相角を計算し、この計算処理前に保持しているキャ
リア位相角との比較を行ない、前記ビットタイミングパ
ルスの誤差発生を示すデータ変化点指示信号を出力する
データ検出部と; 前記I相信号を前記第1のビットタイミングパルスと
180゜位相が異なる第2のビットタイミングパルスで累
積加算し、I相誤差信号を出力する第1の累積誤差出力
部と; 前記Q信号を前記第2のビットタイミングパルスで累
積加算し、Q相誤差信号を出力する第2の累積誤差出力
部と; 前記I相誤差信号および前記Q相誤差信号から前記ビ
ットタイミングの位相の進み、遅れ、同相を識別し、ビ
ットタイミング誤差信号を出力するベクトル演算部と; このビットタイミング誤差信号と前記データ変化点指
示信号とから、ビット誤差制御信号を出力し、前記ビッ
トタイミングの同期誤差を零とするループ制御を行なう
帰還制御部と; を備えたことを特徴としている。
合におけるPSK変調キャリアのビットタイミングの同期
を確保するビット同期回路において、 前記PCM−PSK変調信号をディジタル化したI相信号と
Q相信号とを出力する二相成分出力部と; 前記I相信号を第1のビットタイミングパルスにより
所定の期間累積加算し、I相加算信号を出力する第1の
累積加算部と; 前記Q相信号を前記第1のビットタイミングパルスに
より所定の期間累積加算し、Q相加算信号を出力する第
2の累積加算部と; 前記I相加算信号および前記Q相加算信号からキャリ
ア位相角を計算し、この計算処理前に保持しているキャ
リア位相角との比較を行ない、前記ビットタイミングパ
ルスの誤差発生を示すデータ変化点指示信号を出力する
データ検出部と; 前記I相信号を前記第1のビットタイミングパルスと
180゜位相が異なる第2のビットタイミングパルスで累
積加算し、I相誤差信号を出力する第1の累積誤差出力
部と; 前記Q信号を前記第2のビットタイミングパルスで累
積加算し、Q相誤差信号を出力する第2の累積誤差出力
部と; 前記I相誤差信号および前記Q相誤差信号から前記ビ
ットタイミングの位相の進み、遅れ、同相を識別し、ビ
ットタイミング誤差信号を出力するベクトル演算部と; このビットタイミング誤差信号と前記データ変化点指
示信号とから、ビット誤差制御信号を出力し、前記ビッ
トタイミングの同期誤差を零とするループ制御を行なう
帰還制御部と; を備えたことを特徴としている。
また、前記二相成分出力部が、 PCM−PSK変調信号のキャリア周波数にほぼ近い周波数
を発振するローカル発振器と; この発振器の0度出力と90度位相シフトした90度出力
とを取り出す移相器と; 前記PCM−PSK変調信号と前記0度出力とを混合する第
1のミキサーと; このミキサーが出力するI相信号を平滑する第1の低
域フィルタと; この低域フィルタが出力するアナログ信号をディジタ
ル信号に変換する第1のAD変換器と; 前記PCM−PSK変調信号と前記90度出力とを混合する第
2のミキサーと; このミキサーが出力するQ相信号を平滑する第2の低
域フィルタと; この低域フィルタが出力するアナログ信号をディジタ
ル信号に変換する第2のAD変換器と; を有していることを特徴としている。
を発振するローカル発振器と; この発振器の0度出力と90度位相シフトした90度出力
とを取り出す移相器と; 前記PCM−PSK変調信号と前記0度出力とを混合する第
1のミキサーと; このミキサーが出力するI相信号を平滑する第1の低
域フィルタと; この低域フィルタが出力するアナログ信号をディジタ
ル信号に変換する第1のAD変換器と; 前記PCM−PSK変調信号と前記90度出力とを混合する第
2のミキサーと; このミキサーが出力するQ相信号を平滑する第2の低
域フィルタと; この低域フィルタが出力するアナログ信号をディジタ
ル信号に変換する第2のAD変換器と; を有していることを特徴としている。
また、前記第1の累積加算部および第2の累積加算部
がそれぞれ、 前記I相信号または前記Q相信号をビットタイミング
毎に加算する加算器と; この加算器が出力する加算値をI相加算信号またはQ
相加算信号として出力するD型フリップフロップと; を有していることを特徴としている。
がそれぞれ、 前記I相信号または前記Q相信号をビットタイミング
毎に加算する加算器と; この加算器が出力する加算値をI相加算信号またはQ
相加算信号として出力するD型フリップフロップと; を有していることを特徴としている。
また、前記データ検出部が、 前記I相加算信号と前記Q相加算信号とから、前記PC
M−PSK変調信号のキャリア位相角を求める演算器と; 前記キャリア位相角を保持するD型フリップフロップ
と; 前記演算器が出力するキャリア位相角と前記D型フリ
ップフロップが保持し出力するキャリア位相角とを比較
し、ビットタイミング誤差発生を示すデータ変化点指示
信号を出力する比較回路と; を有していることを特徴としている。
M−PSK変調信号のキャリア位相角を求める演算器と; 前記キャリア位相角を保持するD型フリップフロップ
と; 前記演算器が出力するキャリア位相角と前記D型フリ
ップフロップが保持し出力するキャリア位相角とを比較
し、ビットタイミング誤差発生を示すデータ変化点指示
信号を出力する比較回路と; を有していることを特徴としている。
また、前記第1の累積誤差出力部および前記第2の累
積誤差出力部がそれぞれ、前記I相信号または前記Q相
信号を前記第1のビットタイミングパルスと180゜位相
が異なる第2のビットタイミングパルスで累積加算する
加算器と; この加算器が出力する加算値をI相誤差信号またはQ
相誤差信号として出力するD型フリップフロップと; を有していることを特徴としている。
積誤差出力部がそれぞれ、前記I相信号または前記Q相
信号を前記第1のビットタイミングパルスと180゜位相
が異なる第2のビットタイミングパルスで累積加算する
加算器と; この加算器が出力する加算値をI相誤差信号またはQ
相誤差信号として出力するD型フリップフロップと; を有していることを特徴としている。
また、前記ベクトル演算部が、 前記演算器が出力するキャリア位相角の余弦値を計算
する余弦計算器と; 前記演算器が出力するキャリア位相角の正弦値を計算
する正弦計算器と; 前記I相誤差信と前記余弦値とを乗算する第1の乗算
器と; 前記Q相誤差信号と前記正弦値とを乗算する第2の乗
算器と; これら乗算器の出力を加算しビットタイミング誤差信
号を出力する加算器と; を有していることを特徴としている。
する余弦計算器と; 前記演算器が出力するキャリア位相角の正弦値を計算
する正弦計算器と; 前記I相誤差信と前記余弦値とを乗算する第1の乗算
器と; 前記Q相誤差信号と前記正弦値とを乗算する第2の乗
算器と; これら乗算器の出力を加算しビットタイミング誤差信
号を出力する加算器と; を有していることを特徴としている。
また、前記帰還制御部が、 前記ビットタイミング誤差信号と前記データ変化点指
示信号との論理積をとる論理回路と; この論理回路が出力する出力信号から電圧制御信号を
出力するループフィルタと; 前記電圧制御信号により自走発振する電圧制御発振器
と; この電圧制御発振器の出力信号を180度位相反転させ
るインバータと; を有していることを特徴としている。
示信号との論理積をとる論理回路と; この論理回路が出力する出力信号から電圧制御信号を
出力するループフィルタと; 前記電圧制御信号により自走発振する電圧制御発振器
と; この電圧制御発振器の出力信号を180度位相反転させ
るインバータと; を有していることを特徴としている。
次に、図面を参照して本発明を説明する。
第1図は本発明のビット同期回路の一実施例の構成図
である。
である。
第1図に示す実施例のビット同期回路は、PCM−PSK変
調信号のキャリア周波数にほぼ近い周波数を発振するロ
ーカル発振器1と、ローカル発振器1の出力と90度シフ
トした出力を取り出す移相器2と、ディジタル化したI
相信号を得るミキサー3,LPF5,A/Dコンバータ7と、ディ
ジタル化したQ相信号を得るミキサー4,LPF6,A/Dコンバ
ータ8とI相信号のビットタイミング同期ごとの累積加
算出力ΣIkをとる加算器9,D型フリップフロップ10と、
Q相信号のビットタイミング周期ごとの累積加算出力Σ
Qkをとる加算器11,D型フリップフロップ12と、前述した
ΣIkとΣQkからθk=tan-1(ΣQk/ΣIk)としてのPCM
−PSMキャリア位相角を求めるtan-1演算器17と、I相信
号のビットタイミング誤差出力EIkを得る加算器13,D型
フリップフロップ14と、Q相信号のビットタイミング誤
差出力を得る加算器15,D型フリップフロップ16と、ビッ
トタイミング誤差発生のタイミングを検出するD型フリ
ップフロップ18,比較回路19と、2つの乗算器2001,200
3,加算器2002,COS演算器2004およびSIN演算器2005を備
えてベクトル演算を行ないビットタイミング誤差出力Ek
を得るベクトル演算器20と、ANDゲート21とループフィ
ルタ22と、VCO23と、インバータ24とを備えて成る。
調信号のキャリア周波数にほぼ近い周波数を発振するロ
ーカル発振器1と、ローカル発振器1の出力と90度シフ
トした出力を取り出す移相器2と、ディジタル化したI
相信号を得るミキサー3,LPF5,A/Dコンバータ7と、ディ
ジタル化したQ相信号を得るミキサー4,LPF6,A/Dコンバ
ータ8とI相信号のビットタイミング同期ごとの累積加
算出力ΣIkをとる加算器9,D型フリップフロップ10と、
Q相信号のビットタイミング周期ごとの累積加算出力Σ
Qkをとる加算器11,D型フリップフロップ12と、前述した
ΣIkとΣQkからθk=tan-1(ΣQk/ΣIk)としてのPCM
−PSMキャリア位相角を求めるtan-1演算器17と、I相信
号のビットタイミング誤差出力EIkを得る加算器13,D型
フリップフロップ14と、Q相信号のビットタイミング誤
差出力を得る加算器15,D型フリップフロップ16と、ビッ
トタイミング誤差発生のタイミングを検出するD型フリ
ップフロップ18,比較回路19と、2つの乗算器2001,200
3,加算器2002,COS演算器2004およびSIN演算器2005を備
えてベクトル演算を行ないビットタイミング誤差出力Ek
を得るベクトル演算器20と、ANDゲート21とループフィ
ルタ22と、VCO23と、インバータ24とを備えて成る。
次に第1図に実施例の動作について説明する。
入力されるPCM−PSK変調信号は、PSKキャリア周波数
にほぼ近い周波数で発振しているローカル発振器1から
移相器2を介して得られる同相および90度移相信号とミ
キサー3および4にて乗算されて検波され、I相,Q相信
号となり、フィルタ5,6、A/Dコンバータ7,8によってデ
ィジタル化される。デジタル化されたI相,Q相信号は、
加算器9,11にて累積加算されつつビットタイミングごと
にリセットされ、かつD型フリップフロップ10,12にて
サンプリングされ、D型フリップフロップ10からはI相
信号の累積加算値ΣIkが、またD型フリップフロップ12
からはQ相信号の累積加算値ΣQkがそれぞれtan-1演算
器17に供給される。
にほぼ近い周波数で発振しているローカル発振器1から
移相器2を介して得られる同相および90度移相信号とミ
キサー3および4にて乗算されて検波され、I相,Q相信
号となり、フィルタ5,6、A/Dコンバータ7,8によってデ
ィジタル化される。デジタル化されたI相,Q相信号は、
加算器9,11にて累積加算されつつビットタイミングごと
にリセットされ、かつD型フリップフロップ10,12にて
サンプリングされ、D型フリップフロップ10からはI相
信号の累積加算値ΣIkが、またD型フリップフロップ12
からはQ相信号の累積加算値ΣQkがそれぞれtan-1演算
器17に供給される。
tan-1演算器17は、次式によりPCM−PSK変調キャリア
位相角θkを求める。
位相角θkを求める。
θk=tan-1(ΣQk/ΣIk) (ーπ<θk≦π) ここで、添え字kは現在のビットタイミングにおける
サンプリングデータを表しており、ΣIkは現時点のI相
の累積加算結果を示し、θkは現時点のキャリア位相角
値を示す。D型フリップフロップ18は、1サンプル前の
PCM−PSK変調キャリア位相角θR-1を保持しており、比
較回路19によって次の演算を行うことによりビットタイ
ミング誤差発生を示すデータ変化点を検出する。
サンプリングデータを表しており、ΣIkは現時点のI相
の累積加算結果を示し、θkは現時点のキャリア位相角
値を示す。D型フリップフロップ18は、1サンプル前の
PCM−PSK変調キャリア位相角θR-1を保持しており、比
較回路19によって次の演算を行うことによりビットタイ
ミング誤差発生を示すデータ変化点を検出する。
|θk−θk-1|π/2 つまり、ビットタイミング誤差は相続く2つのPCM−P
SK変調キャリア位相角間に上述した条件が成立するとき
発生する。
SK変調キャリア位相角間に上述した条件が成立するとき
発生する。
一方、加算器13,15では、ビットタイミングと180゜ず
れたタイミングで累積加算され、D型フリップフロップ
14,16でサンプリングされI相信号およびQ相信号のビ
ットタイミング誤差出力EIkおよびEQkを得る。
れたタイミングで累積加算され、D型フリップフロップ
14,16でサンプリングされI相信号およびQ相信号のビ
ットタイミング誤差出力EIkおよびEQkを得る。
これらビットタイミング誤差出力EIk,EQkは、ビット
タイミングが合致しているときに振幅がゼロとなり、ビ
ットタイミングより遅れているときにPCM−PSK変調キャ
リア位相角θkと同相となり、ビットタイミングより進
んでいるときに逆相となり、その振幅は遅れ,進みの量
を示すベクトル量となっている。
タイミングが合致しているときに振幅がゼロとなり、ビ
ットタイミングより遅れているときにPCM−PSK変調キャ
リア位相角θkと同相となり、ビットタイミングより進
んでいるときに逆相となり、その振幅は遅れ,進みの量
を示すベクトル量となっている。
ベクトル演算器20は、PCM−PSK変調キャリア位相角θ
kを利用して次の演算を行い、ビットタイミング誤差ベ
クトルを回転し、遅れ,進みを示すスカラー量Ekを次式
から求まるスカラー量E′Ikとして算出する。
kを利用して次の演算を行い、ビットタイミング誤差ベ
クトルを回転し、遅れ,進みを示すスカラー量Ekを次式
から求まるスカラー量E′Ikとして算出する。
ビットタイミング誤差は、ビット区間を累積加算する
タイミングにより増減し、ビットタイミング誤差出力Ek
が零になるようにビットタイミングを調整するループ制
御が行なわれるように動作する。すなわち、ビットタイ
ミング誤差出力Ekは、ANDゲート回路21によってビット
タイミング誤差を示すデータ変化点の存在するタイミン
グでのみ有効となり、ループフィルタ22に供給され、VC
O23を制御し、ビットタイミング誤差を零とするように
ループ制御がかけられる。
タイミングにより増減し、ビットタイミング誤差出力Ek
が零になるようにビットタイミングを調整するループ制
御が行なわれるように動作する。すなわち、ビットタイ
ミング誤差出力Ekは、ANDゲート回路21によってビット
タイミング誤差を示すデータ変化点の存在するタイミン
グでのみ有効となり、ループフィルタ22に供給され、VC
O23を制御し、ビットタイミング誤差を零とするように
ループ制御がかけられる。
以上説明したように本発明は、PSK復調することなし
にデータの極性変化点を検出し、ビットタイミング誤差
を算出し、ビットタイミングの同期をとることにより、
著しく効率的なディジタル型PSK−PCM復調器を構成でき
るという効果がある。
にデータの極性変化点を検出し、ビットタイミング誤差
を算出し、ビットタイミングの同期をとることにより、
著しく効率的なディジタル型PSK−PCM復調器を構成でき
るという効果がある。
第1図は本発明のビット同期回路の一実施例の構成図、
第2図は従来のビット同期回路の第1例を示す構成図、
第3図は従来のビット同期回路の第2例を示す構成図で
ある。 1……ローカル発振器、2……移相器、3,4……ミキサ
ー、5,6……LPF、7,8……A/Dコンバータ、9,11,13,15…
…加算器、10,12,14,16,18……D型フリップフロップ、
17……tan-1演算器、19……比較回路、20……ベクトル
演算器、21……ANDゲート、22……ループフィルタ、23
……VCO、24……インバータ、2001,2003……乗算器、20
02……加算器、2004……COS演算器、2005……SIN演算
器。
第2図は従来のビット同期回路の第1例を示す構成図、
第3図は従来のビット同期回路の第2例を示す構成図で
ある。 1……ローカル発振器、2……移相器、3,4……ミキサ
ー、5,6……LPF、7,8……A/Dコンバータ、9,11,13,15…
…加算器、10,12,14,16,18……D型フリップフロップ、
17……tan-1演算器、19……比較回路、20……ベクトル
演算器、21……ANDゲート、22……ループフィルタ、23
……VCO、24……インバータ、2001,2003……乗算器、20
02……加算器、2004……COS演算器、2005……SIN演算
器。
Claims (7)
- 【請求項1】PCM−PSK変調した信号を復調する場合にお
けるPSK変調キャリアのビットタイミングの同期を確保
するビット同期回路において、 前記PCM−PSK変調信号をディジタル化したI相信号とQ
相信号とを出力する二相成分出力部と; 前記I相信号を第1のビットタイミングパルスにより所
定の期間累積加算し、I相加算信号を出力する第1の累
積加算部と; 前記Q相信号を前記第1のビットタイミングパルスによ
り所定の期間累積加算し、Q相加算信号を出力する第2
の累積加算部と; 前記I相加算信号および前記Q相加算信号からキャリア
位相角を計算し、この計算処理前に保持しているキャリ
ア位相角との比較を行ない、前記ビットタイミングパル
スの誤差発生を示すデータ変化点指示信号を出力するデ
ータ検出部と; 前記I相信号を前記第1のビットタイミングパルスと18
0゜位相が異なる第2のビットタイミングパルスで累積
加算し、I相誤差信号を出力する第1の累積誤差出力部
と; 前記Q信号を前記第2のビットタイミングパルスで累積
加算し、Q相誤差信号を出力する第2の累積誤差出力部
と; 前記I相誤差信号および前記Q相誤差信号から前記ビッ
トタイミングの位相の進み、遅れ、同相を識別し、ビッ
トタイミング誤差信号を出力するベクトル演算部と; このビットタイミング誤差信号と前記データ変化点指示
信号とから、ビット誤差制御信号を出力し、前記ビット
タイミングの同期誤差を零とするループ制御を行なう帰
還制御部と; を備えたことを特徴とするビット同期回路。 - 【請求項2】前記二相成分出力部が、 PCM−PSK変調信号のァリア周波数にほぼ近い周波数を発
振するローカル発振器と; この発振器の0度出力と90度位相シフトした90度出力と
を取り出す移相器と; 前記PCM−PSK変調信号と前記0度出力とを混合する第1
のミキサーと; このミキサーが出力するI相信号を平滑する第1の低域
フィルタと; この低域フィルタが出力するアナログ信号をディジタル
信号に変換する第1のAD変換器と; 前記PCM−PSK変調信号と前記90度出力と混合する第2の
ミキサーと; このミキサーが出力するQ相信号を平滑する第2の低域
フィルタと; この低域フィルタが出力するアナログ信号をディジタル
信号に変換する第2のAD変換器と; を有していることを特徴とする請求項1記載のビット同
期回路。 - 【請求項3】前記第1の累積加算部および第2の累積加
算部がそれぞれ、 前記I相信号または前記Q相信号をビットタイミング毎
に加算する加算器と; この加算器が出力する加算値をI相加算信号またはQ相
加算信号として出力するD型フリップフロップと; を有していることを特徴とする請求項1記載のビット同
期回路。 - 【請求項4】前記データ検出部が、 前記I相加算信号と前記Q相加算信号とから、前記PCM
−PSK変調信号のキャリア位相角を求める演算器と; 前記キャリア位相角を保持するD型フリップフロップ
と; 前記演算器が出力するキャリア位相角と前記D型フリッ
プフロップが保持し出力するキャリア位相角とを比較
し、ビットタイミング誤差発生を示すデータ変化点指示
信号を出力する比較回路と; を有していることを特徴とする請求項1記載のビット同
期回路。 - 【請求項5】前記第1の累積誤差出力部および前記第2
の累積誤差出力部がそれぞれ、 前記I相信号または前記Q相信号を前記第1のビットタ
イミングパルスと180゜位相が異なる第2のビットタイ
ミングパルスで累積加算する加算器と; この加算器が出力する加算値をI相誤差信号またはQ相
誤差信号として出力するD型フリップフロップと; を有していることを特徴とする請求項1記載のビット同
期回路。 - 【請求項6】前記ベクトル演算部が、 前記演算器が出力するキャリア位相角の余弦値を計算す
る余弦計算器と; 前記演算器が出力するキャリア位相角の正弦値を計算す
る正弦計算器と; 前記I相誤差信号と前記余弦値とを乗算する第1の乗算
器と; 前記Q相誤差信号と前記正弦値とを乗算する第2の乗算
器と; これらの乗算器の出力を加算しビットタイミング誤差信
号を出力する加算器と; を有していることを特徴とする請求項1記載のビット同
期回路。 - 【請求項7】前記帰還制御部が、 前記ビットタイミング誤差信号と前記データ変化点指示
信号との論理積をとる論理回路と; この論理回路が出力する出力信号から電圧制御信号を出
力するループフィルタと; 前記電圧制御信号により自走発振する電圧制御発振器
と; この電圧制御発振器の出力信号を180度位相反転させる
インバータと; を有していることを特徴とする請求項1記載のビット同
期回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2082657A JP2591239B2 (ja) | 1990-03-29 | 1990-03-29 | ビット同期回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2082657A JP2591239B2 (ja) | 1990-03-29 | 1990-03-29 | ビット同期回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03280759A JPH03280759A (ja) | 1991-12-11 |
JP2591239B2 true JP2591239B2 (ja) | 1997-03-19 |
Family
ID=13780509
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2082657A Expired - Lifetime JP2591239B2 (ja) | 1990-03-29 | 1990-03-29 | ビット同期回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2591239B2 (ja) |
-
1990
- 1990-03-29 JP JP2082657A patent/JP2591239B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH03280759A (ja) | 1991-12-11 |
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