JPH03280759A - ビット同期回路 - Google Patents
ビット同期回路Info
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- JPH03280759A JPH03280759A JP2082657A JP8265790A JPH03280759A JP H03280759 A JPH03280759 A JP H03280759A JP 2082657 A JP2082657 A JP 2082657A JP 8265790 A JP8265790 A JP 8265790A JP H03280759 A JPH03280759 A JP H03280759A
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- bit timing
- phase
- phase component
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- 230000001186 cumulative effect Effects 0.000 claims description 32
- 230000002123 temporal effect Effects 0.000 claims 1
- 230000007704 transition Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
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- 230000000694 effects Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はビット同期回路に関し５、特にＰＣＭ−ＰＳＫ
変調信号を復調する場合のビットタイミングを正１−い
同期状態に保持するヒツト同期回路に関する。
変調信号を復調する場合のビットタイミングを正１−い
同期状態に保持するヒツト同期回路に関する。
〔従来の技術〕
ＰＣＭ−ＰＳＫ変調信号を復調する場合に必要な、ビッ
トタイミングを正１〜い同期状態に保持するビット同期
回路はよく知られている。
トタイミングを正１〜い同期状態に保持するビット同期
回路はよく知られている。
従来、この種のビット同期回路と１−２では、ＰＳＫ復
調後の出力に対してビット同期をかける第２図に示す第
１例、もしくはＰＳＫ復調前にビット同期をかける第３
図に示す第２例が一般的に利用されている。
調後の出力に対してビット同期をかける第２図に示す第
１例、もしくはＰＳＫ復調前にビット同期をかける第３
図に示す第２例が一般的に利用されている。
まず、第２図のビット同期回路について説明する。
ＰＳＫ復調回路２０１で復調後のＰＣＭ−ＰＳＫ変調信
号のＩ相信号をＡ／Ｄニンバータ２０２でディジタル化
し、所定のビット数のパラレルデータとして加算器２０
３，２０８に供給する。
号のＩ相信号をＡ／Ｄニンバータ２０２でディジタル化
し、所定のビット数のパラレルデータとして加算器２０
３，２０８に供給する。
第２図に太線で示すラインは、バラ＋＝−ルデータライ
ンであることを示す。
ンであることを示す。
加算器２０３．Ｄ型フリップフロップ２０４゜ビット極
性判定器２０５．Ｄ型フリップフロップ２０６、ＥＸ−
ＯＲ（排他的論理和）ゲー１−２０７から成る系は、ビ
ットタイミング誤差発生の有無を検知する処理を行ない
、加算器２０３では入力パラレルデ・−夕をビットタイ
ミングの一周期ぶんずつ累積加算を行ないＤ型フリップ
フロップ２０４に送出する。このデータは十の極性から
−の極性にわたって等分にふり分けた所定のビット数で
表示されビット極性判定器２０５はその最上位ピッｉ・
の極性を判別Ｌ、その士、−に対応して“ｊ″“０”を
出力する。ビット極性判定器の出力はＤ型フリップフロ
ップ２０５と乗算器２１０に供給される。Ｄ型フリップ
フロップ２０５０入出力データはＥ Ｘ −ＯＲ，ゲー
ト２０７の２人力として供給されるが、ビット同期が正
Ｉ〜く保持されている場合のＤ型フリップフロップ２０
６の入出力は“１″で、従ってＥ Ｘ −０’Ｒ，ゲー
トの出力は“０″となり、またビット同期が崩れてビッ
ト極性判定器の極性判定が一定となって０゛°を出力す
るときはＤ型フリップフロップ２０６の入出力は０”
°゛１′となって、そのタイミングでＥＸ−ＯＲゲー
ト２０７からはビット同期ずれを発生を示す“１″が出
力され、Ａ、 Ｎ Ｄゲート２１１を出力オンとするよ
うにゲートする。
性判定器２０５．Ｄ型フリップフロップ２０６、ＥＸ−
ＯＲ（排他的論理和）ゲー１−２０７から成る系は、ビ
ットタイミング誤差発生の有無を検知する処理を行ない
、加算器２０３では入力パラレルデ・−夕をビットタイ
ミングの一周期ぶんずつ累積加算を行ないＤ型フリップ
フロップ２０４に送出する。このデータは十の極性から
−の極性にわたって等分にふり分けた所定のビット数で
表示されビット極性判定器２０５はその最上位ピッｉ・
の極性を判別Ｌ、その士、−に対応して“ｊ″“０”を
出力する。ビット極性判定器の出力はＤ型フリップフロ
ップ２０５と乗算器２１０に供給される。Ｄ型フリップ
フロップ２０５０入出力データはＥ Ｘ −ＯＲ，ゲー
ト２０７の２人力として供給されるが、ビット同期が正
Ｉ〜く保持されている場合のＤ型フリップフロップ２０
６の入出力は“１″で、従ってＥ Ｘ −０’Ｒ，ゲー
トの出力は“０″となり、またビット同期が崩れてビッ
ト極性判定器の極性判定が一定となって０゛°を出力す
るときはＤ型フリップフロップ２０６の入出力は０”
°゛１′となって、そのタイミングでＥＸ−ＯＲゲー
ト２０７からはビット同期ずれを発生を示す“１″が出
力され、Ａ、 Ｎ Ｄゲート２１１を出力オンとするよ
うにゲートする。
ビット極性判定器２０５の出力する“１″°′０″のデ
ータは乗算器２１１）にも供給される。
ータは乗算器２１１）にも供給される。
加算器２０８．Ｄ型フリップフロップ２０９および乗算
器２１０から成る系は、ビットタイミング誤差を検出す
る処理を行なうもの゛である。加算器２０８は加算器２
０３と同じ累積河加算出力をＤ型フリップフロップ２０
９に送出する。Ｄ型フリップフロップ２０９は、Ｄ型フ
リップフロップ２０４とは１８０度異６処イミングで加
算器２０８の出力をディジタル化することによりビット
タイミング誤差存在時の出力を得て、これを乗算器２１
０に送出する。乗算器２１０は、極性判定器２０５から
提供される出力“１”０”に対応し、１″のときは−１
を乗算し２、０″のときには＋１を乗算することによっ
てビットタイミング誤差出力をＡＮＤゲート２１１のも
う１つの入力として出力する。ＡＮＤゲート２１１はこ
うして、ビットタイミング誤差発生のタイミングでビッ
トタイミング誤差を出力するようにゲート動作を行ない
、出力をループフィルタ２１２に供給する。
器２１０から成る系は、ビットタイミング誤差を検出す
る処理を行なうもの゛である。加算器２０８は加算器２
０３と同じ累積河加算出力をＤ型フリップフロップ２０
９に送出する。Ｄ型フリップフロップ２０９は、Ｄ型フ
リップフロップ２０４とは１８０度異６処イミングで加
算器２０８の出力をディジタル化することによりビット
タイミング誤差存在時の出力を得て、これを乗算器２１
０に送出する。乗算器２１０は、極性判定器２０５から
提供される出力“１”０”に対応し、１″のときは−１
を乗算し２、０″のときには＋１を乗算することによっ
てビットタイミング誤差出力をＡＮＤゲート２１１のも
う１つの入力として出力する。ＡＮＤゲート２１１はこ
うして、ビットタイミング誤差発生のタイミングでビッ
トタイミング誤差を出力するようにゲート動作を行ない
、出力をループフィルタ２１２に供給する。
ループフィルタ２１２は入力したビットタイミング誤差
に対応する電圧を発生してＶＣＯ（電圧制御発振器）２
１３を制御し、ＶＣＯ２１３の出力はＤ型フリップフロ
ップ２０４のタイミングロックとして、またインバータ
２１４で１８０度反転してＤ型フリップフロップ２０９
のタイミングクロックとして利用され、全体としてビッ
トタイミング誤差を零とするようにループ制御をかけて
ビット同期を正しく保持するように機能する。
に対応する電圧を発生してＶＣＯ（電圧制御発振器）２
１３を制御し、ＶＣＯ２１３の出力はＤ型フリップフロ
ップ２０４のタイミングロックとして、またインバータ
２１４で１８０度反転してＤ型フリップフロップ２０９
のタイミングクロックとして利用され、全体としてビッ
トタイミング誤差を零とするようにループ制御をかけて
ビット同期を正しく保持するように機能する。
次に、第３図のビット同期回路について説明する。第３
図の場合は、ＰＳＫ復調を行なわず、１相信号とＱ相信
号に対し、ビットタイミングの＋９０度の進み、遅れの
タイミングで累積加算を行ない、それぞれの累積河加算
出力の振幅差としてビットタイミング誤差出力を得て、
これを零とするようにループ制御を行なうものであり、
詳細は次のとおりである。
図の場合は、ＰＳＫ復調を行なわず、１相信号とＱ相信
号に対し、ビットタイミングの＋９０度の進み、遅れの
タイミングで累積加算を行ない、それぞれの累積河加算
出力の振幅差としてビットタイミング誤差出力を得て、
これを零とするようにループ制御を行なうものであり、
詳細は次のとおりである。
ＰＣＭ−ＰＳＫ変調信号のＰＳＫ変調キャリア周波数ぼ
等しい周波数のローカル発振器３２２の出力を移相器３
２３を通して発振周波数を同位相の０°と、９０°遅相
させた出力を得て、それぞれミキサー３０１，３０２に
供給しアナログの１相信号とＱ相信号を発生し、ＬＰＦ
（低域濾波器’）３０２，３１３を通して不要成分を
除去したのちＡ／Ｄコンバータ３０３，３１４でディジ
タル化し、パラレルデータとして出力する。
等しい周波数のローカル発振器３２２の出力を移相器３
２３を通して発振周波数を同位相の０°と、９０°遅相
させた出力を得て、それぞれミキサー３０１，３０２に
供給しアナログの１相信号とＱ相信号を発生し、ＬＰＦ
（低域濾波器’）３０２，３１３を通して不要成分を
除去したのちＡ／Ｄコンバータ３０３，３１４でディジ
タル化し、パラレルデータとして出力する。
Ａ／Ｄコンバータ３０３の出力は加算器３０４゜３０５
．３０６へ、またＡ／Ｄコンバータ３１４の出力は加算
器３１５，３１６，３１７へそれぞれ供給される。
．３０６へ、またＡ／Ｄコンバータ３１４の出力は加算
器３１５，３１６，３１７へそれぞれ供給される。
加算器３０４，３０５，３０６および加算器３１５．３
１６，３１７はそれぞれ、Ｉ相信号とＱ相信号をビット
タイミングの周期ごとに累積加算してＤ型フリップフロ
ップ３０７，３０８゜３０９およびＤ型フリップフロッ
プ３１８，３１９゜３２０に供給する。
１６，３１７はそれぞれ、Ｉ相信号とＱ相信号をビット
タイミングの周期ごとに累積加算してＤ型フリップフロ
ップ３０７，３０８゜３０９およびＤ型フリップフロッ
プ３１８，３１９゜３２０に供給する。
Ｄ型フリップフロップ３０７と３１８は、それぞれＶＣ
Ｏ３２６の出力をクロックとして動作し、その出力はそ
れぞれ工相信号、Ｑ相信号としてＰＳＫ復調回路に送出
される。
Ｏ３２６の出力をクロックとして動作し、その出力はそ
れぞれ工相信号、Ｑ相信号としてＰＳＫ復調回路に送出
される。
Ｄ型フリップフロップ３０８と３１９は、それぞれＶＣ
Ｏ３２６の出力を移相器３２７で９０度シフトしたもの
をさらにインバータ３２８で１８０度シフトすることに
より実効的にビットタイミングに対しては＋９０度のタ
イミングとしたものをクロックとして動作する。Ｄ型フ
リップフロップ３０９．３２０は、ＶＣＯ３２６の出力
を９０２度シフトし、ビットタイミングに対しては一９
０度のタイミングとしたものをクロックとして動作する
。
Ｏ３２６の出力を移相器３２７で９０度シフトしたもの
をさらにインバータ３２８で１８０度シフトすることに
より実効的にビットタイミングに対しては＋９０度のタ
イミングとしたものをクロックとして動作する。Ｄ型フ
リップフロップ３０９．３２０は、ＶＣＯ３２６の出力
を９０２度シフトし、ビットタイミングに対しては一９
０度のタイミングとしたものをクロックとして動作する
。
Ｄ型フリップフロップ３０８の出力するＩ相信号と、Ｄ
型フリップフロップ３１９の出力するＱ相信号は絶対値
演算器３１０に供給され、両信号の２乗和の開平演算に
より絶対値を求め振幅情報として加算器３２４に供給す
る。
型フリップフロップ３１９の出力するＱ相信号は絶対値
演算器３１０に供給され、両信号の２乗和の開平演算に
より絶対値を求め振幅情報として加算器３２４に供給す
る。
Ｄ型フリップフロップ３０９の出力する１相信号と、Ｄ
型フリップフロップ３２０の出力するＱ相信号は絶対値
演算器３２１に供給され振幅情報として、また−極性と
して加算器３２４に供給する。
型フリップフロップ３２０の出力するＱ相信号は絶対値
演算器３２１に供給され振幅情報として、また−極性と
して加算器３２４に供給する。
ビット同期が正しく保持されていれば、加算器３２４の
２人力は同振幅でその出力は零となるが、ビットタイミ
ング誤差があればこれに対応した差分圧力が得られる。
２人力は同振幅でその出力は零となるが、ビットタイミ
ング誤差があればこれに対応した差分圧力が得られる。
このビットタイミング誤差出力はループフィルタ３２５
に供給されてビットタイミング誤差出力に対応する電圧
がＶＣＯ３２６に供給されてＶＣＯ３２６の出力周波数
を制御し、全体としてビットタイミング誤差を零とする
ようにループ制御が行なわれる。
に供給されてビットタイミング誤差出力に対応する電圧
がＶＣＯ３２６に供給されてＶＣＯ３２６の出力周波数
を制御し、全体としてビットタイミング誤差を零とする
ようにループ制御が行なわれる。
上述した従来のビット同期回路は、第２図に示す第１例
のようにＰＳＫ復調を行なった後に独立してビット同期
を行う場合には、ＰＣＭ−ＰＳＫ復調回路の構成として
の小型化には限度が有り、また正確にＰＳＫ復調が実現
されていない場合には１相信号に振幅変動を生じ、ビッ
トタイミング同期が確保できｔ ’くなるという欠点が
ある。
のようにＰＳＫ復調を行なった後に独立してビット同期
を行う場合には、ＰＣＭ−ＰＳＫ復調回路の構成として
の小型化には限度が有り、また正確にＰＳＫ復調が実現
されていない場合には１相信号に振幅変動を生じ、ビッ
トタイミング同期が確保できｔ ’くなるという欠点が
ある。
また第３図に−示す第２例の場合は、上述１−た欠点を
排除することができるもののビットタイミ゛、／グ誤差
出力を得るために、ビットタイミングに対し土９０度の
タイミングで累積加算を行う加算器が２絹必要となり、
回路構成が複雑化するという欠点がある。
排除することができるもののビットタイミ゛、／グ誤差
出力を得るために、ビットタイミングに対し土９０度の
タイミングで累積加算を行う加算器が２絹必要となり、
回路構成が複雑化するという欠点がある。
本発明の目的は上述１〜だ欠点を除去１２、ＰＳＫ復調
を伴なわずにビットタイミング同期を確保できる簡紫な
構成のビット同期回路を提供することにある。
を伴なわずにビットタイミング同期を確保できる簡紫な
構成のビット同期回路を提供することにある。
本発明の回路は、ＰＣＭ−ＰＳＫ変調１．た信号を復調
する場合におけるＰＳＫ変調キャリアのビットタイミン
グの同期を確保するビット同期回路においで、入力した
ＰＣＭ−ＰＳＫ変調信号を１相成分とＯ相成分に分離し
てそわ、ぞれＡ／Ｄ変換したデ・−タゲいに１８０度異
４タイミングで前記ピッ）・タイミングの期間累積加算
１−たＩ相成分の第１の累積河加算出力と０相数分の第
２の累積河加算出力を求め、前記第１の累積河加算出力
と前記第２の累積河加算出力にもとづいで得られるＰＣ
Ｍ−ＰＳＫ変調変調ジャ９フ してＰＣＭ−ＰＳＫ変調キャリアの同期をとることなく
前記ビットタ・イミソグのずれの有無を検出するととも
に、前記第１の累積河加算出力と前記第２の累積河加算
出力にもとづいて得られる■相成分のビットタイミング
誤差七Ｑ相成分のビットタイミング誤差ならびに前記Ｐ
ＣＭ−ＰＳＫ変調変調ジャ９フ ミング誤差を零とするように補正１一つつ前記ビットタ
イミングの同期を確保する手段を備えて構成される。
する場合におけるＰＳＫ変調キャリアのビットタイミン
グの同期を確保するビット同期回路においで、入力した
ＰＣＭ−ＰＳＫ変調信号を１相成分とＯ相成分に分離し
てそわ、ぞれＡ／Ｄ変換したデ・−タゲいに１８０度異
４タイミングで前記ピッ）・タイミングの期間累積加算
１−たＩ相成分の第１の累積河加算出力と０相数分の第
２の累積河加算出力を求め、前記第１の累積河加算出力
と前記第２の累積河加算出力にもとづいで得られるＰＣ
Ｍ−ＰＳＫ変調変調ジャ９フ してＰＣＭ−ＰＳＫ変調キャリアの同期をとることなく
前記ビットタ・イミソグのずれの有無を検出するととも
に、前記第１の累積河加算出力と前記第２の累積河加算
出力にもとづいて得られる■相成分のビットタイミング
誤差七Ｑ相成分のビットタイミング誤差ならびに前記Ｐ
ＣＭ−ＰＳＫ変調変調ジャ９フ ミング誤差を零とするように補正１一つつ前記ビットタ
イミングの同期を確保する手段を備えて構成される。
また本発明の回路は、前記ＰＣＭ−ＰＳＫ変調変調ジャ
９フ 記ビットタイミングの期間の累積加算データΣ■□と前
記第２の累積河加算出力の前記ピッ）・タイミングの期
間の累積加算データΣＱつとによって決定される位相角
Ｑｋ＝ｊａｎ−１ （ΣＱ／Σ■）うとし、て算出する
構成を有する。
９フ 記ビットタイミングの期間の累積加算データΣ■□と前
記第２の累積河加算出力の前記ピッ）・タイミングの期
間の累積加算データΣＱつとによって決定される位相角
Ｑｋ＝ｊａｎ−１ （ΣＱ／Σ■）うとし、て算出する
構成を有する。
また本発明の回路は、前記ビットタイミングのすｈ２の
有無の検出を前記ＰＣＭ−ＰＳＫ変調変調ジャ９フ の比較によって行なう構成を有する。
有無の検出を前記ＰＣＭ−ＰＳＫ変調変調ジャ９フ の比較によって行なう構成を有する。
また本発明の回路は、前記１相成分のビットタイミング
誤差と前記Ｑ相成分のビットタイミング誤差を、それぞ
れ、前記第１の累積河加算出力と前記第２の累積河加算
出力における処理タイミングとは１８０度異４タ理タイ
ミングで１相成分とＱ相成分と累積加算して求める構成
を有する。
誤差と前記Ｑ相成分のビットタイミング誤差を、それぞ
れ、前記第１の累積河加算出力と前記第２の累積河加算
出力における処理タイミングとは１８０度異４タ理タイ
ミングで１相成分とＱ相成分と累積加算して求める構成
を有する。
また本発明の回路は、前記ビットタイミング誤差を、前
記■相成分のビットタイミング誤差と前記Ｑ相成分のビ
ットタイミング誤差の振幅が、ビットタイミングが正し
く保持されているときは零となり、かつビットタイミン
グよりの遅れ，進みの量に対応した振幅のベクトル■・
でそれぞれ前記ＰＣＭ−ＰＳＫ変調変調ジャ９フ 相となることにもとづいて算出する構成を有する。
記■相成分のビットタイミング誤差と前記Ｑ相成分のビ
ットタイミング誤差の振幅が、ビットタイミングが正し
く保持されているときは零となり、かつビットタイミン
グよりの遅れ，進みの量に対応した振幅のベクトル■・
でそれぞれ前記ＰＣＭ−ＰＳＫ変調変調ジャ９フ 相となることにもとづいて算出する構成を有する。
次に、図面を参照して本発明を説明する。
第１図は本発明のビット同期回路の一実施例の構成図で
ある。
ある。
第１図に示す実施例のビット同期回路は、ＰＣＭ−ＰＳ
Ｋ変調信号のキャリア周波数にほぼ近い周波数を発振す
るローカル発振器１と、ローカル発振器１の出力と９０
度シフｌ− Ｌ．た出力を取り出す移相器２と、ディジ
タル化した■相信号を得るミキサー３，ＬＰＦ５，Ａ／
Ｄコンバータ７と、ディジタル化したＱ相信号を得るミ
キサー４。
Ｋ変調信号のキャリア周波数にほぼ近い周波数を発振す
るローカル発振器１と、ローカル発振器１の出力と９０
度シフｌ− Ｌ．た出力を取り出す移相器２と、ディジ
タル化した■相信号を得るミキサー３，ＬＰＦ５，Ａ／
Ｄコンバータ７と、ディジタル化したＱ相信号を得るミ
キサー４。
ＬＰＦ６，Ａ／Ｄコンバータ８と■相信号のビットタイ
ミング同期ごとの累積河加算出力Σ■２をとる加算器９
，Ｄ型フリップフロップ１０と、Ｑ相信号のビットタイ
ミング周期ごとの累積河加算出力ΣＱ，をとる加算器１
１，Ｄ型フリップフロッフ１２と、前述１，たΣＩ，と
ΣＱ，からＱ．、＝１ａｎ−１（ΣＱ／Σ丁）、と１〜
でのＰＣＭ−ＰＳＭキャリア位相角を求めるｊａｎ ’
演算器１７と、■相信号のビットタイミング誤差出力Ｅ
ｌ、を得る加算器１３゜Ｄ型フリップフロップ１４と、
Ｑ相信号のビットタイミング誤差出力を得る加算器１５
．Ｄ型２フリップフロップ１６と、ビットタイミング誤
差発生のタイミングを検出するＤ型フリップフロップ１
８、比較回路１９と、２つの乗算器２００１〜２００２
、加算器２００３．ＣＯ８演算器２００４およびＳＩＮ
演算器２００５を備えてベクトル演算を行ないビットタ
イミング誤差出力Ｅｋを得るベクトル演算器２０と、Ａ
ＮＤゲート２１とループフィルタ２２と、ＶＣＯ２３と
、インバータ２４とを備えて成る。
ミング同期ごとの累積河加算出力Σ■２をとる加算器９
，Ｄ型フリップフロップ１０と、Ｑ相信号のビットタイ
ミング周期ごとの累積河加算出力ΣＱ，をとる加算器１
１，Ｄ型フリップフロッフ１２と、前述１，たΣＩ，と
ΣＱ，からＱ．、＝１ａｎ−１（ΣＱ／Σ丁）、と１〜
でのＰＣＭ−ＰＳＭキャリア位相角を求めるｊａｎ ’
演算器１７と、■相信号のビットタイミング誤差出力Ｅ
ｌ、を得る加算器１３゜Ｄ型フリップフロップ１４と、
Ｑ相信号のビットタイミング誤差出力を得る加算器１５
．Ｄ型２フリップフロップ１６と、ビットタイミング誤
差発生のタイミングを検出するＤ型フリップフロップ１
８、比較回路１９と、２つの乗算器２００１〜２００２
、加算器２００３．ＣＯ８演算器２００４およびＳＩＮ
演算器２００５を備えてベクトル演算を行ないビットタ
イミング誤差出力Ｅｋを得るベクトル演算器２０と、Ａ
ＮＤゲート２１とループフィルタ２２と、ＶＣＯ２３と
、インバータ２４とを備えて成る。
次に第１図の実施例の動作について説明する。
入力されるＰＣＭ−ＰＳＫ変調信号は、ＰＳＫキャリア
周波数にほぼ近い周波数で発振しているローカル発振器
ｌから移相器２を介して得られる同相および９０度移相
信号とミキサー３および４にて乗算されて検波され、工
相、Ｑ相信号となり、フィルタ５，６、Ａ／Ｄコンバー
タ７．８によってディジタル化される。デジタル化され
た■相。
周波数にほぼ近い周波数で発振しているローカル発振器
ｌから移相器２を介して得られる同相および９０度移相
信号とミキサー３および４にて乗算されて検波され、工
相、Ｑ相信号となり、フィルタ５，６、Ａ／Ｄコンバー
タ７．８によってディジタル化される。デジタル化され
た■相。
Ｑ相信号データは、加算器９，１１にて累積加算されつ
つビットタイミングごとにリセットされ、かつＤ型フリ
ップフロップ リングされ、Ｄ型フリップフロップ１０からはＩ相信号
の累積加算値ΣＩ，が、またＤ型フリップフロップ１２
からはＱ相信号の累積加算値ΣＱｍがそれぞれｔａｎ−
’演算器１７に供給される。
つビットタイミングごとにリセットされ、かつＤ型フリ
ップフロップ リングされ、Ｄ型フリップフロップ１０からはＩ相信号
の累積加算値ΣＩ，が、またＤ型フリップフロップ１２
からはＱ相信号の累積加算値ΣＱｍがそれぞれｔａｎ−
’演算器１７に供給される。
ｊａｎ−’演算器１７は、次式によりＰＣＭ−ＰＳＫ変
調変調ジャ９フ θｈ＝ｔａｎ−’ （ΣＱ／ΣＤｉ （−πくθ、≦π） Ｄ型フリップフロップ１８は、１サンプル前のＰＣＭ−
ＰＳＫ変調キャリア位相角θＲ−１を保持しており、比
較回路１９によって次の演算を行うことによりビットタ
イミング誤差発生を示すデータ変化点を検出する。
調変調ジャ９フ θｈ＝ｔａｎ−’ （ΣＱ／ΣＤｉ （−πくθ、≦π） Ｄ型フリップフロップ１８は、１サンプル前のＰＣＭ−
ＰＳＫ変調キャリア位相角θＲ−１を保持しており、比
較回路１９によって次の演算を行うことによりビットタ
イミング誤差発生を示すデータ変化点を検出する。
θ，ーθに一１１≧π／２
つまり、ビットタイミング誤差は相続く２つのＰＣＭ−
ＰＳＫ変調変調ジャ９フ 条件が成立するとき発生する。
ＰＳＫ変調変調ジャ９フ 条件が成立するとき発生する。
一方、加算器１３．１５では、ビットタイミングと１８
０°ずれたタイミングで累積加算され、Ｄ型フリップフ
ロップ１４．１６でサンプリングされ１相信号およびＱ
相信号のビットタイミング誤差出力Ｅ工，およびＥＱｋ
を得る。
０°ずれたタイミングで累積加算され、Ｄ型フリップフ
ロップ１４．１６でサンプリングされ１相信号およびＱ
相信号のビットタイミング誤差出力Ｅ工，およびＥＱｋ
を得る。
これらビットタイミング誤差出力ＥＩｋ，ＥＱｋは、ビ
ットタイミングが合致しているときに振幅がゼロとなり
、ビットタイミングより遅れているときにＰＣＭ−ＰＳ
Ｋ変調変調ジャ９フ同相となり、ビットタイミングより
進んでいるときに逆相となり、その振幅は遅れ，進みの
量を示すベクトル量となっている。
ットタイミングが合致しているときに振幅がゼロとなり
、ビットタイミングより遅れているときにＰＣＭ−ＰＳ
Ｋ変調変調ジャ９フ同相となり、ビットタイミングより
進んでいるときに逆相となり、その振幅は遅れ，進みの
量を示すベクトル量となっている。
ベクトル演算器２０は、ＰＣＭ−ＰＳＫ変調変調ジャ９
フ ビットタイミング誤差ベクトルを回転し、遅れ。
フ ビットタイミング誤差ベクトルを回転し、遅れ。
進みを示すスカラー量Ｅ，を次式から求まるスカラー量
Ｅ’１．とじて算出する。
Ｅ’１．とじて算出する。
Ｅ，＝Ｅ’Ｉ。
ビットタイミング誤差出力Ｅ１は、ＡＮＤゲート回路２
１によってビットタイミング誤差を示すデータ変化点の
存在するタイミングでのみ有効となり、ループフィルタ
２２に供給され、ＶＣＯ２３を制御し、ビットタイミン
グ誤差を零とするようにループ制御がかけられる。
１によってビットタイミング誤差を示すデータ変化点の
存在するタイミングでのみ有効となり、ループフィルタ
２２に供給され、ＶＣＯ２３を制御し、ビットタイミン
グ誤差を零とするようにループ制御がかけられる。
以上説明したように本発明は、簡素な回路構成でＰＳＫ
復調することなしにデータの極性変化点を検出し、ビッ
トタイミング誤差を算出し、ビットタイミングの同期を
とることにより、著しく効率的なディジタル型ＰＳＫ−
ＰＣＭ復調器を構成できるという効果がある。
復調することなしにデータの極性変化点を検出し、ビッ
トタイミング誤差を算出し、ビットタイミングの同期を
とることにより、著しく効率的なディジタル型ＰＳＫ−
ＰＣＭ復調器を構成できるという効果がある。
第１図は本発明のビット同期回路の一実施例の構成図、
第２図は従来のビット同期回路の第１例を示す構成図、
第３図は従来のビット同期回路の第２例を示す構成図で
ある。 １・・・・・・ローカル発振器、２・・・・・・移相器
、３，４・・・・・・ミキサー ５，６・・・・・・Ｌ
ＰＦ、７．８・・・・・Ａ／Ｄコンバータ、９．１１．
１３．１５・・・・・・加算器、１０．１２，１４，１
６，１．８・・・・・・Ｄ型フリップフロップ、１７・
・・・・・ｔａｎ””演算器、１９・・・・・・比較回
路、２０・・・・・・ベクトル演算器、２１・・・・・
・ＡＮＤゲート、２２・・・・・・ルー・−ブフィルタ
、２３・・・・・・ＶＣＯ１２４・・・・・・イン１＜
−タ、２００１．．２００３・・・・・・乗算器、２０
０３・・・・・・加算器、２００４・・・・・・ＣＯＳ
演算器、２００５・・・・・・ＳＩＮ演算器。
第２図は従来のビット同期回路の第１例を示す構成図、
第３図は従来のビット同期回路の第２例を示す構成図で
ある。 １・・・・・・ローカル発振器、２・・・・・・移相器
、３，４・・・・・・ミキサー ５，６・・・・・・Ｌ
ＰＦ、７．８・・・・・Ａ／Ｄコンバータ、９．１１．
１３．１５・・・・・・加算器、１０．１２，１４，１
６，１．８・・・・・・Ｄ型フリップフロップ、１７・
・・・・・ｔａｎ””演算器、１９・・・・・・比較回
路、２０・・・・・・ベクトル演算器、２１・・・・・
・ＡＮＤゲート、２２・・・・・・ルー・−ブフィルタ
、２３・・・・・・ＶＣＯ１２４・・・・・・イン１＜
−タ、２００１．．２００３・・・・・・乗算器、２０
０３・・・・・・加算器、２００４・・・・・・ＣＯＳ
演算器、２００５・・・・・・ＳＩＮ演算器。
Claims (1)
- 【特許請求の範囲】 １、ＰＣＭ−ＰＳＫ変調した信号を復調する場合におけ
るＰＳＫ変調キヤリアのビットタイミングの同期を確保
するビット同期回路において、入力したＰＣＭ−ＰＳＫ
変調信号をＩ相成分とＱ相成分に分離してそれぞれＡ／
Ｄ変換したデータ互いに１８０度異るタイミングで前記
ビットタイミングの期間累積加算したＩ相成分の第１の
累積加算出力とＱ相成分の第２の累積河加算出力を求め
、前記第１の累積加算出力と前記第２の累積加算出力に
もとづいて得られるＰＣＭ−ＰＳＫ変調キャリア位相角
の時間的遷移を検出してＰＣＭ−ＰＳＫ変調キャリアの
同期をとることなく前記ビットタイミングのずれの有無
を検出するとともに、前記第１の累積加算出力と前記第
２の累積加算出力にもとづいて得られるＩ相成分のビッ
トタイミング誤差とＱ相成分のビットタイミング誤差な
らびに前記ＰＣＭ−ＰＳＫ変調キャリア位相角にもとづ
いて得られる前記ビットタイミング誤差を零とするよう
に補正しつつ前記ビットタイミングの同期を確保する手
段を備えて成ることを特徴とするビット同期回路。 ２、前記ＰＣＭ−ＰＳＫ変調キャリア位相角を、前記第
１の累積加算出力の前記ビットタイミングの期間の累積
加算データΣＩ＿ｋと前記第２の累積加算出力の前記ビ
ットタイミングの期間の累積加算データΣＱ＿ｋとによ
って決定される位相角Ｑ＿ｋ＝ｔａｎ＾−＾１（ΣＱ／
ΣＩ）＿ｋとして算出することを特徴とする請求項１記
載のビット同期回路。 ３、前記ビットタイミングのずれの有無の検出を前記Ｐ
ＣＭ−ＰＳＫ変調キャリア位相角の１サンプル前のデー
タと現データとの比較によって行なうことを特徴とする
請求項１記載のビット同期回路。 ４、前記Ｉ相成分のビットタイミング誤差と前記Ｑ相成
分のビットタイミング誤差を、それぞれ、前記第１の累
積加算出力と前記第２の累積加算出力における処理タイ
ミングとは１８０度異る処理タイミングでＩ相成分とＱ
相成分と累積加算して求めることを特徴とする請求項１
記載のビット同期回路。 ５、前記ビットタイミング誤差を、前記Ｉ相成分のビッ
トタイミング誤差と前記Ｑ相成分のビットタイミング誤
差の振幅が、ビットタイミングが正しく保持されている
ときは零となり、かつビットタイミングよりの遅れ、進
みの量に対応した振幅のベクトル量でそれぞれ前記ＰＣ
Ｍ−ＰＳＫ変調キャリア位相角と同相、逆相となること
にもとづいて算出することを特徴とする請求項１記載の
ビット同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2082657A JP2591239B2 (ja) | 1990-03-29 | 1990-03-29 | ビット同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2082657A JP2591239B2 (ja) | 1990-03-29 | 1990-03-29 | ビット同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03280759A true JPH03280759A (ja) | 1991-12-11 |
| JP2591239B2 JP2591239B2 (ja) | 1997-03-19 |
Family
ID=13780509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2082657A Expired - Lifetime JP2591239B2 (ja) | 1990-03-29 | 1990-03-29 | ビット同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2591239B2 (ja) |
-
1990
- 1990-03-29 JP JP2082657A patent/JP2591239B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2591239B2 (ja) | 1997-03-19 |
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