JP3262069B2 - 周波数誤差検出回路 - Google Patents
周波数誤差検出回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は周波数誤差検出回路
に関し、特に多値ＰＳＫ（Phase Shift Keying）変調
方式の復調器でのキャリア再生回路に用いて好適な周波
数誤差検出回路に関する。
に関し、特に多値ＰＳＫ（Phase Shift Keying）変調
方式の復調器でのキャリア再生回路に用いて好適な周波
数誤差検出回路に関する。
【０００２】
【従来の技術】この種の多値ＰＳＫ変調方式に用いられ
る復調器は、一般的にキャリア周波数のズレに対し誤引
き込みを起こしやすく、これを回避するために何らかの
手段を講じる必要がある。
る復調器は、一般的にキャリア周波数のズレに対し誤引
き込みを起こしやすく、これを回避するために何らかの
手段を講じる必要がある。
【０００３】
【発明が解決しようとする課題】この要請に応えるため
に、例えば本願に先行する特許出願である特願平０９−
２６２５８１に開示されているように、サンプリングし
た信号点情報に対し、 Ｓ＝｛Ｉ1/2−Ｋ×（Ｉ０＋Ｉ１）｝×（Ｑ０−Ｑ１）＋｛Ｑ1/2−Ｋ×（Ｑ０＋ Ｑ１）｝×（Ｉ１−Ｉ０） …(1) の演算を行うことにより周波数誤差を検出することが提
案されている。
に、例えば本願に先行する特許出願である特願平０９−
２６２５８１に開示されているように、サンプリングし
た信号点情報に対し、 Ｓ＝｛Ｉ1/2−Ｋ×（Ｉ０＋Ｉ１）｝×（Ｑ０−Ｑ１）＋｛Ｑ1/2−Ｋ×（Ｑ０＋ Ｑ１）｝×（Ｉ１−Ｉ０） …(1) の演算を行うことにより周波数誤差を検出することが提
案されている。
【０００４】この先行出願に開示された手法をハードウ
ェア回路で実現した周波数誤差検出回路の回路構成を、
図６にブロック図で示す。周波数誤差検出回路は、復調
ベースバンド信号を１／２シンボル時間でサンプリング
しデジタル化した入力Ｉ１、Ｑ１に対してこのＩ１、Ｑ
１を１／２シンボル時間遅延させたものをＩ1/2、Ｑ1/2
とし、さらにＩ1/2、Ｑ1/2を１／２シンボル時間遅延さ
せたものをＩ０、Ｑ０とし、図６に示す演算回路は、１
サンプリング間隔ごとにＩ０、Ｑ０、Ｉ１、Ｑ１とＩ1/
2、Ｑ1/2より演算を行い、その結果周波数誤差の正負の
符号Ｓを出力する。
ェア回路で実現した周波数誤差検出回路の回路構成を、
図６にブロック図で示す。周波数誤差検出回路は、復調
ベースバンド信号を１／２シンボル時間でサンプリング
しデジタル化した入力Ｉ１、Ｑ１に対してこのＩ１、Ｑ
１を１／２シンボル時間遅延させたものをＩ1/2、Ｑ1/2
とし、さらにＩ1/2、Ｑ1/2を１／２シンボル時間遅延さ
せたものをＩ０、Ｑ０とし、図６に示す演算回路は、１
サンプリング間隔ごとにＩ０、Ｑ０、Ｉ１、Ｑ１とＩ1/
2、Ｑ1/2より演算を行い、その結果周波数誤差の正負の
符号Ｓを出力する。
【０００５】図６を参照すると、演算回路は、加算器２
４、２５、４８、４９、５０、５１、５２，乗算器２
６、２７、５３、５４から構成されている。加算器２４
は（Ｉ０＋Ｉ１）、乗算器２６はＫ×（Ｉ０＋Ｉ１）、
加算器（減算器）４８はＩ1/2−Ｋ×（Ｉ０＋Ｉ１）、
加算器（減算器）５０は（Ｑ０−Ｑ１）、乗算器５３は
｛Ｉ1/2−Ｋ×（Ｉ０＋Ｉ１）｝×（Ｑ０−Ｑ１）、加
算器２５は（Ｑ０＋Ｑ１）、乗算器２７はＫ×（Ｑ０＋
Ｑ１）、加算器（減算器）５１はＱ1/2−Ｋ×（Ｉ０＋
Ｉ１）、加算器（減算器）４９は（I０−I１）、乗算器
５４は｛Ｑ1/2−Ｋ×（Ｑ０＋Ｑ１）｝×（Ｉ１−Ｉ
０）、の各演算を行い、加算器５２は、｛Ｉ1/2−Ｋ×
（Ｉ０＋Ｉ１）｝×（Ｑ０−Ｑ１）と、｛Ｑ1/2−Ｋ×
（Ｑ０＋Ｑ１）｝×（Ｉ１−Ｉ０）を加算し、上式(1)
のＳを出力する。
４、２５、４８、４９、５０、５１、５２，乗算器２
６、２７、５３、５４から構成されている。加算器２４
は（Ｉ０＋Ｉ１）、乗算器２６はＫ×（Ｉ０＋Ｉ１）、
加算器（減算器）４８はＩ1/2−Ｋ×（Ｉ０＋Ｉ１）、
加算器（減算器）５０は（Ｑ０−Ｑ１）、乗算器５３は
｛Ｉ1/2−Ｋ×（Ｉ０＋Ｉ１）｝×（Ｑ０−Ｑ１）、加
算器２５は（Ｑ０＋Ｑ１）、乗算器２７はＫ×（Ｑ０＋
Ｑ１）、加算器（減算器）５１はＱ1/2−Ｋ×（Ｉ０＋
Ｉ１）、加算器（減算器）４９は（I０−I１）、乗算器
５４は｛Ｑ1/2−Ｋ×（Ｑ０＋Ｑ１）｝×（Ｉ１−Ｉ
０）、の各演算を行い、加算器５２は、｛Ｉ1/2−Ｋ×
（Ｉ０＋Ｉ１）｝×（Ｑ０−Ｑ１）と、｛Ｑ1/2−Ｋ×
（Ｑ０＋Ｑ１）｝×（Ｉ１−Ｉ０）を加算し、上式(1)
のＳを出力する。
【０００６】この従来の周波数誤差検出回路において
は、図６からも明らかなように、加算器７つ、乗算器４
つを必要とする。
は、図６からも明らかなように、加算器７つ、乗算器４
つを必要とする。
【０００７】ところで、ハードウェアで乗算器を構成す
る場合、一般的に数百ゲートを必要とするため回路規模
が大きくなるという問題点を有している。
る場合、一般的に数百ゲートを必要とするため回路規模
が大きくなるという問題点を有している。
【０００８】さらには、回路規模が大きいため、回路を
ＩＣ化した場合の動作速度が遅くなるという問題もあ
る。
ＩＣ化した場合の動作速度が遅くなるという問題もあ
る。
【０００９】したがって本発明の主たる目的は検出精度
を下げることなく回路規模を削減した周波数誤差検出回
路を提供することにある。
を下げることなく回路規模を削減した周波数誤差検出回
路を提供することにある。
【００１０】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、多値ＰＳＫ（Phase Shift Keying）変
調方式の復調器において、復調ベースバンド信号を１／
２シンボル時間でサンプリングしデジタル化した入力Ｉ
１、Ｑ１に対してこのＩ１、Ｑ１を１／２シンボル時間
遅延させたものをＩ1/2、Ｑ1/2、Ｉ1/2、Ｑ1/2を１／２
シンボル時間遅延させたものをＩ０、Ｑ０とし、 Ｓ＝｛Ｉ1/2−Ｋ×（Ｉ０＋Ｉ１）｝×（Ｑ０−Ｑ１）＋｛Ｑ1/2−Ｋ×（Ｑ０ ＋Ｑ１）｝×（Ｉ１−Ｉ０） (1) の各項｛Ｉ1/2−Ｋ×（Ｉ０＋Ｉ１）｝、（Ｑ０−Ｑ
１）、｛Ｑ1/2−Ｋ×（Ｑ０＋Ｑ１）｝、（Ｉ１−Ｉ
０）の正負を判定する第１乃至第４の比較器と、前記第
１乃至第４の比較器の正負判定出力を入力とし正の周波
数誤差を示す誤差出力信号と、負の周波数誤差を示す誤
差出力信号を出力するゲート回路と、を備えたことを特
徴とする。
め、本発明は、多値ＰＳＫ（Phase Shift Keying）変
調方式の復調器において、復調ベースバンド信号を１／
２シンボル時間でサンプリングしデジタル化した入力Ｉ
１、Ｑ１に対してこのＩ１、Ｑ１を１／２シンボル時間
遅延させたものをＩ1/2、Ｑ1/2、Ｉ1/2、Ｑ1/2を１／２
シンボル時間遅延させたものをＩ０、Ｑ０とし、 Ｓ＝｛Ｉ1/2−Ｋ×（Ｉ０＋Ｉ１）｝×（Ｑ０−Ｑ１）＋｛Ｑ1/2−Ｋ×（Ｑ０ ＋Ｑ１）｝×（Ｉ１−Ｉ０） (1) の各項｛Ｉ1/2−Ｋ×（Ｉ０＋Ｉ１）｝、（Ｑ０−Ｑ
１）、｛Ｑ1/2−Ｋ×（Ｑ０＋Ｑ１）｝、（Ｉ１−Ｉ
０）の正負を判定する第１乃至第４の比較器と、前記第
１乃至第４の比較器の正負判定出力を入力とし正の周波
数誤差を示す誤差出力信号と、負の周波数誤差を示す誤
差出力信号を出力するゲート回路と、を備えたことを特
徴とする。
【００１１】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明は、その好ましい実施の形態におい
て、多値ＰＳＫ（Phase Shift Keying）変調方式の復
調器において、復調ベースバンド信号を１／２シンボル
時間でサンプリングしデジタル化した入力Ｉ１、Ｑ１に
対してこのＩ１、Ｑ１を１／２シンボル時間遅延させた
Ｉ1/2、Ｑ1/2を出力する第１の遅延回路と、前記Ｉ1/
2、Ｑ1/2を１／２シンボル時間遅延させたＩ０、Ｑ０を
出力する第２の遅延回路と、Ｉ１、Ｑ１、Ｉ1/2、Ｑ1/
2、Ｉ０、Ｑ０からＳ＝｛Ｉ1/2−Ｋ×（Ｉ０＋Ｉ１）｝
×（Ｑ０−Ｑ１）＋｛Ｑ1/2−Ｋ×（Ｑ０＋Ｑ１）｝×
（Ｉ１−Ｉ０）を演算する演算回路と、を備えた周波数
周波数誤差検出回路であって、前記演算回路が、各項
｛Ｉ1/2−Ｋ×（Ｉ０＋Ｉ１）｝、（Ｑ０−Ｑ１）、
｛Ｑ1/2−Ｋ×（Ｑ０＋Ｑ１）｝、（Ｉ１−Ｉ０）の正
負を判定する第１乃至第４の比較器と、前記第１乃至第
４の比較器の正負判定出力を入力とし正の周波数誤差を
示す誤差出力信号と、負の周波数誤差を示す誤差出力信
号を出力するゲート回路と、を備える。
に説明する。本発明は、その好ましい実施の形態におい
て、多値ＰＳＫ（Phase Shift Keying）変調方式の復
調器において、復調ベースバンド信号を１／２シンボル
時間でサンプリングしデジタル化した入力Ｉ１、Ｑ１に
対してこのＩ１、Ｑ１を１／２シンボル時間遅延させた
Ｉ1/2、Ｑ1/2を出力する第１の遅延回路と、前記Ｉ1/
2、Ｑ1/2を１／２シンボル時間遅延させたＩ０、Ｑ０を
出力する第２の遅延回路と、Ｉ１、Ｑ１、Ｉ1/2、Ｑ1/
2、Ｉ０、Ｑ０からＳ＝｛Ｉ1/2−Ｋ×（Ｉ０＋Ｉ１）｝
×（Ｑ０−Ｑ１）＋｛Ｑ1/2−Ｋ×（Ｑ０＋Ｑ１）｝×
（Ｉ１−Ｉ０）を演算する演算回路と、を備えた周波数
周波数誤差検出回路であって、前記演算回路が、各項
｛Ｉ1/2−Ｋ×（Ｉ０＋Ｉ１）｝、（Ｑ０−Ｑ１）、
｛Ｑ1/2−Ｋ×（Ｑ０＋Ｑ１）｝、（Ｉ１−Ｉ０）の正
負を判定する第１乃至第４の比較器と、前記第１乃至第
４の比較器の正負判定出力を入力とし正の周波数誤差を
示す誤差出力信号と、負の周波数誤差を示す誤差出力信
号を出力するゲート回路と、を備える。
【００１２】より詳細には、演算回路は、Ｉ０とＩ１を
加算する第１の加算器と、この加算結果にＫを乗ずる第
１の乗算器により得られたＫ（Ｉ０＋Ｉ１）とＩ1/2か
ら｛Ｉ1/2−Ｋ×（Ｉ０＋Ｉ１）｝の正負を判定を行う
第１の比較器と、Ｉ１とＩ０から（Ｉ１−Ｉ０）の正負
の判定を行う第２の比較器と、Ｑ０とＱ１を加算する第
２の加算器とこの加算結果にＫを乗ずる第２の乗算器に
より得られたＫ（Ｑ０＋Ｑ１）とＱ1/2から｛Ｑ1/2−Ｋ
×（Ｑ０＋Ｑ１）｝の正負の判定を行う第３の比較器
と、Ｑ０とＱ１から（Ｑ０−Ｑ１）の正負の判定を行う
第４の比較器と、前記第１の比較器と前記第４の比較器
の判定結果である正符号出力同士の論理積をとる第１の
論理積回路と、前記第１の比較器と前記第４の比較器の
判定結果である負符号出力同士の論理積をとる第２の論
理積回路と、前記第１、第２の論理積回路の出力の論理
和をとる第１の論理和回路と、前記第２の比較器と前記
第３の比較器の判定結果である正符号出力同士の論理積
をとる第３の論理積回路と、前記第２の比較器と前記第
３の比較器の判定結果である負符号出力同士の論理積を
とる第４の論理積回路と、前記第３、第４の論理積回路
の出力の論理和をとる第２の論理和回路と、前記第１の
比較器の判定結果である正符号出力と前記第４の比較器
の判定結果である負符号出力の論理積をとる第５の論理
積回路と、前記第１の比較器の判定結果である負符号出
力と前記第４の比較器の判定結果である正符号出力の論
理積をとる第６の論理積回路と、前記第５、第６の論理
積回路の出力の論理和をとる第３の論理和回路と、前記
第２の比較器の判定結果である正符号出力と前記第３の
比較器の判定結果である負符号出力の論理積をとる第７
の論理積回路と、前記第２の比較器の判定結果である負
符号出力と前記第３の比較器の判定結果である正符号出
力の論理積をとる第８の論理積回路と、前記第７、第８
の論理積回路の出力の論理和をとる第４の論理和回路
と、前記第１、第２の論理和回路の出力の論理積をとる
第９の論理積回路と、前記第３、第４の論理和回路の出
力の論理積をとる第１０の論理積回路と、を備える。
加算する第１の加算器と、この加算結果にＫを乗ずる第
１の乗算器により得られたＫ（Ｉ０＋Ｉ１）とＩ1/2か
ら｛Ｉ1/2−Ｋ×（Ｉ０＋Ｉ１）｝の正負を判定を行う
第１の比較器と、Ｉ１とＩ０から（Ｉ１−Ｉ０）の正負
の判定を行う第２の比較器と、Ｑ０とＱ１を加算する第
２の加算器とこの加算結果にＫを乗ずる第２の乗算器に
より得られたＫ（Ｑ０＋Ｑ１）とＱ1/2から｛Ｑ1/2−Ｋ
×（Ｑ０＋Ｑ１）｝の正負の判定を行う第３の比較器
と、Ｑ０とＱ１から（Ｑ０−Ｑ１）の正負の判定を行う
第４の比較器と、前記第１の比較器と前記第４の比較器
の判定結果である正符号出力同士の論理積をとる第１の
論理積回路と、前記第１の比較器と前記第４の比較器の
判定結果である負符号出力同士の論理積をとる第２の論
理積回路と、前記第１、第２の論理積回路の出力の論理
和をとる第１の論理和回路と、前記第２の比較器と前記
第３の比較器の判定結果である正符号出力同士の論理積
をとる第３の論理積回路と、前記第２の比較器と前記第
３の比較器の判定結果である負符号出力同士の論理積を
とる第４の論理積回路と、前記第３、第４の論理積回路
の出力の論理和をとる第２の論理和回路と、前記第１の
比較器の判定結果である正符号出力と前記第４の比較器
の判定結果である負符号出力の論理積をとる第５の論理
積回路と、前記第１の比較器の判定結果である負符号出
力と前記第４の比較器の判定結果である正符号出力の論
理積をとる第６の論理積回路と、前記第５、第６の論理
積回路の出力の論理和をとる第３の論理和回路と、前記
第２の比較器の判定結果である正符号出力と前記第３の
比較器の判定結果である負符号出力の論理積をとる第７
の論理積回路と、前記第２の比較器の判定結果である負
符号出力と前記第３の比較器の判定結果である正符号出
力の論理積をとる第８の論理積回路と、前記第７、第８
の論理積回路の出力の論理和をとる第４の論理和回路
と、前記第１、第２の論理和回路の出力の論理積をとる
第９の論理積回路と、前記第３、第４の論理和回路の出
力の論理積をとる第１０の論理積回路と、を備える。
【００１３】本発明による周波数誤差検出回路は、乗算
と加算により行われていた周波数誤差の判定を、比較器
４つ、ＡＮＤゲート８つ、ＯＲゲート４つにより実現し
ている。これにより乗算器を、図６に示した構成と比べ
て半分に減らすことが出来る。
と加算により行われていた周波数誤差の判定を、比較器
４つ、ＡＮＤゲート８つ、ＯＲゲート４つにより実現し
ている。これにより乗算器を、図６に示した構成と比べ
て半分に減らすことが出来る。
【００１４】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
【００１５】図１は、本発明の一実施例の構成を示す図
である。図１を参照すると、信号入力端子Ｉから入力さ
れたＰＳＫ変調波は第１、第２の乗算器２、３に供給さ
れる。第１の乗算器２に入力された変調波は、デジタル
制御局部発振器１３から入力された再生搬送波と第１の
乗算器２において掛合わされる。また第２の乗算器３に
入力された変調波は、デジタル制御局部発振器１３から
出力され９０°移相器１を通り９０°の位相差を与えら
れた再生搬送波と第２の乗算器３において掛合わされ
る。そして、第１、第２の乗算器２、３の各出力信号
は、それぞれ第１、第２の低域通過フィルタ４、５を通
り、それぞれ復調ベースバンド信号になる。この復調ベ
ースバンド信号は第１、第２のアナログ／デジタル変換
器（Ａ／Ｄ変換器）６、７によってデジタル信号に変換
される。
である。図１を参照すると、信号入力端子Ｉから入力さ
れたＰＳＫ変調波は第１、第２の乗算器２、３に供給さ
れる。第１の乗算器２に入力された変調波は、デジタル
制御局部発振器１３から入力された再生搬送波と第１の
乗算器２において掛合わされる。また第２の乗算器３に
入力された変調波は、デジタル制御局部発振器１３から
出力され９０°移相器１を通り９０°の位相差を与えら
れた再生搬送波と第２の乗算器３において掛合わされ
る。そして、第１、第２の乗算器２、３の各出力信号
は、それぞれ第１、第２の低域通過フィルタ４、５を通
り、それぞれ復調ベースバンド信号になる。この復調ベ
ースバンド信号は第１、第２のアナログ／デジタル変換
器（Ａ／Ｄ変換器）６、７によってデジタル信号に変換
される。
【００１６】また、復調ベースバンド信号はクロック再
生回路１８に入力され、変調波に同期した復調クロック
が出力される。このクロック再生回路１８の出力は２逓
倍回路２０に入力され、再生クロックの２倍の周波数に
変換され、第１、第２のアナログ／デジタル変換器６、
７のサンプリングクロック信号となる。
生回路１８に入力され、変調波に同期した復調クロック
が出力される。このクロック再生回路１８の出力は２逓
倍回路２０に入力され、再生クロックの２倍の周波数に
変換され、第１、第２のアナログ／デジタル変換器６、
７のサンプリングクロック信号となる。
【００１７】第１、第２のアナログ／デジタル変換器
６、７の出力はいずれも象限判定回路９及びｔａｎ−１
θ（逆正接）回路８及び周波数誤差検出器１９に入力さ
れる。
６、７の出力はいずれも象限判定回路９及びｔａｎ−１
θ（逆正接）回路８及び周波数誤差検出器１９に入力さ
れる。
【００１８】象限判定回路９は、第１、第２のアナログ
／デジタル変換器６、７の出力のＭＳＢよりＰＳＫ変調
波の位相θの象限情報を判別し、ｔａｎ−１θ回路８は
復調ベースバンド信号からアークタンジェント（ａｒｃ
ｔａｎ）を計算し、ＰＳＫ変調波の位相θを象限情報を
除く０°〜９０°の範囲で判別する。
／デジタル変換器６、７の出力のＭＳＢよりＰＳＫ変調
波の位相θの象限情報を判別し、ｔａｎ−１θ回路８は
復調ベースバンド信号からアークタンジェント（ａｒｃ
ｔａｎ）を計算し、ＰＳＫ変調波の位相θを象限情報を
除く０°〜９０°の範囲で判別する。
【００１９】デコード回路１０は、象限判定回路９の出
力及びｔａｎ−１θ回路８の出力を入力とし、両入力よ
りθを求め、これを判別してデジタル復調信号として出
力する。
力及びｔａｎ−１θ回路８の出力を入力とし、両入力よ
りθを求め、これを判別してデジタル復調信号として出
力する。
【００２０】一方、キャリア再生用ＰＬＬフィードバッ
ク回路１１は、ｔａｎ−１θ回路８の出力を入力とし、
θの正規信号点角度からのずれを読みとり、これを平滑
化してキャリア位相同期用制御信号を出力する。
ク回路１１は、ｔａｎ−１θ回路８の出力を入力とし、
θの正規信号点角度からのずれを読みとり、これを平滑
化してキャリア位相同期用制御信号を出力する。
【００２１】キャリア再生用ＰＬＬフィードバック回路
１１の出力は、加算器１２を通ってデジタル制御局部発
振器１３に入力され、再生キャリアの位相同期ＰＬＬル
ープを形成する。
１１の出力は、加算器１２を通ってデジタル制御局部発
振器１３に入力され、再生キャリアの位相同期ＰＬＬル
ープを形成する。
【００２２】一方、周波数誤差検出器１９は、第１、第
２のアナログ／デジタル変換器６、７の出力の周波数誤
差を検出し、Ｎサンプル積分回路１６に出力する。
２のアナログ／デジタル変換器６、７の出力の周波数誤
差を検出し、Ｎサンプル積分回路１６に出力する。
【００２３】周波数誤差検出器１９の出力は、Ｎサンプ
ル積分回路１６および１／Ｎ回路１７により平滑化され
ＡＦＣ（Auto Frequency Control）制御信号として加
算器１２を通りデジタル制御局部発振器１３に入力さ
れ、周波数誤差が補正される。
ル積分回路１６および１／Ｎ回路１７により平滑化され
ＡＦＣ（Auto Frequency Control）制御信号として加
算器１２を通りデジタル制御局部発振器１３に入力さ
れ、周波数誤差が補正される。
【００２４】同期確立検出回路１４は、デコード回路１
０の出力データより基準パターンを検出することにより
同期が確立したことを検出し、検出結果をキャリア再生
用ＰＬＬフィードバック回路１１およびＮサンプル積分
回路１６に出力し、同期確立時にはキャリア再生用ＰＬ
Ｌフィードバック回路１１をオン、Ｎサンプル積分回路
１６をホールドとし、非同期時にはキャリア再生用ＰＬ
Ｌフィードバック回路１１をオフ、Ｎサンプル積分回路
１６をオンに切り替えることによりＡＦＣ動作とＰＬＬ
動作の切替を行う。
０の出力データより基準パターンを検出することにより
同期が確立したことを検出し、検出結果をキャリア再生
用ＰＬＬフィードバック回路１１およびＮサンプル積分
回路１６に出力し、同期確立時にはキャリア再生用ＰＬ
Ｌフィードバック回路１１をオン、Ｎサンプル積分回路
１６をホールドとし、非同期時にはキャリア再生用ＰＬ
Ｌフィードバック回路１１をオフ、Ｎサンプル積分回路
１６をオンに切り替えることによりＡＦＣ動作とＰＬＬ
動作の切替を行う。
【００２５】次に、周波数誤差検出回路１９の詳細な構
成について説明する。図２は、本発明の一実施例におけ
る周波数誤差検出回路１９の構成の一例を示すブロック
図である。
成について説明する。図２は、本発明の一実施例におけ
る周波数誤差検出回路１９の構成の一例を示すブロック
図である。
【００２６】図２を参照すると、周波数誤差検出回路１
９は、第１の遅延回路２１、第２の遅延回路２２、演算
器２３より構成される。第１の遅延回路２１は、フリッ
プフロップにより構成される遅延回路であり、第１、第
２のアナログーデジタル変換器６、７の出力Ｉ１、Ｑ１
を１／２シンボル時間遅延させ、Ｉ1/2、Ｑ1/2として出
力し、第２の遅延回路は、第１の遅延回路と同様フリッ
プフロップにより構成され、第１の遅延回路の出力をさ
らに１／２シンボル時間遅延させてＩ０、Ｑ０として出
力する。演算器２３は、１サンプリング間隔ごとにＩ
０、Ｑ０、Ｉ１、Ｑ１とＩ1/2、Ｑ1/2より演算を行い、
その結果周波数誤差の正負の符号を出力する。
９は、第１の遅延回路２１、第２の遅延回路２２、演算
器２３より構成される。第１の遅延回路２１は、フリッ
プフロップにより構成される遅延回路であり、第１、第
２のアナログーデジタル変換器６、７の出力Ｉ１、Ｑ１
を１／２シンボル時間遅延させ、Ｉ1/2、Ｑ1/2として出
力し、第２の遅延回路は、第１の遅延回路と同様フリッ
プフロップにより構成され、第１の遅延回路の出力をさ
らに１／２シンボル時間遅延させてＩ０、Ｑ０として出
力する。演算器２３は、１サンプリング間隔ごとにＩ
０、Ｑ０、Ｉ１、Ｑ１とＩ1/2、Ｑ1/2より演算を行い、
その結果周波数誤差の正負の符号を出力する。
【００２７】図３は、本発明の一実施例における演算器
２３の詳細な構成の一例を示す図である。図３を参照す
ると、演算器２３は、加算器２４、２５、乗算器２６、
２７、比較器２８〜３１、ＡＮＤ（論理積）回路３２〜
４２、ＯＲ（論理和）回路４３〜４６を備えて構成され
ている。
２３の詳細な構成の一例を示す図である。図３を参照す
ると、演算器２３は、加算器２４、２５、乗算器２６、
２７、比較器２８〜３１、ＡＮＤ（論理積）回路３２〜
４２、ＯＲ（論理和）回路４３〜４６を備えて構成され
ている。
【００２８】Ｉ０、Ｉ1/2、Ｉ１、Ｑ０、Ｑ1/2、Ｑ１の
信号について、Ｉ０は加算器２４と比較器２９の入力Ｂ
に、Ｉ１は加算器２４と比較器２９の入力Ａに、Ｉ1/2
は比較器２８の入力Ｂに、Ｑ０は加算器２５と比較器３
１の入力Ｂに、Ｑ１は加算器２５と比較器３１の入力Ａ
に、Ｑ1/2は比較器３０の入力Ｂに、それぞれ入力され
る。
信号について、Ｉ０は加算器２４と比較器２９の入力Ｂ
に、Ｉ１は加算器２４と比較器２９の入力Ａに、Ｉ1/2
は比較器２８の入力Ｂに、Ｑ０は加算器２５と比較器３
１の入力Ｂに、Ｑ１は加算器２５と比較器３１の入力Ａ
に、Ｑ1/2は比較器３０の入力Ｂに、それぞれ入力され
る。
【００２９】加算器２４、２５により加算された結果の
出力は、それぞれ乗算器２６、２７に入力され、乗算器
２６、２７によりＫ倍された出力は、それぞれ比較器２
８、３０の入力Ａとして入力される。
出力は、それぞれ乗算器２６、２７に入力され、乗算器
２６、２７によりＫ倍された出力は、それぞれ比較器２
８、３０の入力Ａとして入力される。
【００３０】比較器２８のＡ＞Ｂの出力はＡＮＤ回路３
２、３４に、Ａ＜Ｂの出力はＡＮＤ回路３３、３５に、
比較器２９のＡ＞Ｂの出力はＡＮＤ回路３６、３９に、
Ａ＜Ｂの出力はＡＮＤ回路３７、３８に、比較器３０の
Ａ＞Ｂの出力はＡＮＤ回路３６、３８に、Ａ＜Ｂの出力
はＡＮＤ回路３７、３９に、比較器３１のＡ＞Ｂの出力
はＡＮＤ回路３２、３５に、Ａ＜Ｂの出力はＡＮＤ回路
３３、３４に、それぞれ出力される。ＡＮＤ回路３２、
３３の出力は共にＯＲ回路４２に、ＡＮＤ回路３４、３
５の出力は共にＯＲ回路４３に、ＡＮＤ回路３６、３７
の出力は共にＯＲ回路４４に、ＡＮＤ回路３８、３９の
出力は共にＯＲ回路４５に、それぞれ出力される。ＯＲ
回路４２、４５の出力は共にＡＮＤ回路４０に、ＯＲ回
路４３、４４の出力は共にＡＮＤ回路４１に、出力さ
れ、ＡＮＤ回路４０の出力は正の周波数誤差を示す誤差
出力となり、ＡＮＤ回路４１の出力は、負の周波数誤差
を示す誤差出力となる。
２、３４に、Ａ＜Ｂの出力はＡＮＤ回路３３、３５に、
比較器２９のＡ＞Ｂの出力はＡＮＤ回路３６、３９に、
Ａ＜Ｂの出力はＡＮＤ回路３７、３８に、比較器３０の
Ａ＞Ｂの出力はＡＮＤ回路３６、３８に、Ａ＜Ｂの出力
はＡＮＤ回路３７、３９に、比較器３１のＡ＞Ｂの出力
はＡＮＤ回路３２、３５に、Ａ＜Ｂの出力はＡＮＤ回路
３３、３４に、それぞれ出力される。ＡＮＤ回路３２、
３３の出力は共にＯＲ回路４２に、ＡＮＤ回路３４、３
５の出力は共にＯＲ回路４３に、ＡＮＤ回路３６、３７
の出力は共にＯＲ回路４４に、ＡＮＤ回路３８、３９の
出力は共にＯＲ回路４５に、それぞれ出力される。ＯＲ
回路４２、４５の出力は共にＡＮＤ回路４０に、ＯＲ回
路４３、４４の出力は共にＡＮＤ回路４１に、出力さ
れ、ＡＮＤ回路４０の出力は正の周波数誤差を示す誤差
出力となり、ＡＮＤ回路４１の出力は、負の周波数誤差
を示す誤差出力となる。
【００３１】次に本発明の一実施例の動作について図１
を参照して説明する。入力から９０°移相器１、第１、
第２の乗算器２、３、低域通過フィルタ４、５、ｔａｎ
−１θ回路８、象限判定回路９、デコード回路１０、キ
ャリア再生用ＰＬＬフィードバック回路１１、加算機１
２、デジタル制御局部発信器１３、同期確立検出回路１
４、クロック再生回路１８の動作は省略する。
を参照して説明する。入力から９０°移相器１、第１、
第２の乗算器２、３、低域通過フィルタ４、５、ｔａｎ
−１θ回路８、象限判定回路９、デコード回路１０、キ
ャリア再生用ＰＬＬフィードバック回路１１、加算機１
２、デジタル制御局部発信器１３、同期確立検出回路１
４、クロック再生回路１８の動作は省略する。
【００３２】次にサンプリング動作について説明する。
本実施例によれば、クロック再生回路１８の出力である
シンボル速度クロック（ｆｓ）は２逓倍回路２０により
２ｆｓクロックに変換される。第１、第２のアナログー
デジタル変換器６、７はこの２ｆｓクロックでサンプリ
ングされるため、サンプリング点はｔａｎ−１θ回路
８、象限判定回路９で使用されるシンボルタイミングと
シンボルとシンボルの中間のタイミングになる。
本実施例によれば、クロック再生回路１８の出力である
シンボル速度クロック（ｆｓ）は２逓倍回路２０により
２ｆｓクロックに変換される。第１、第２のアナログー
デジタル変換器６、７はこの２ｆｓクロックでサンプリ
ングされるため、サンプリング点はｔａｎ−１θ回路
８、象限判定回路９で使用されるシンボルタイミングと
シンボルとシンボルの中間のタイミングになる。
【００３３】次に周波数誤差検出回路１９の動作につい
て図２を用いて詳細に説明する。図２の構成によれば、
入力Ｉ１、Ｑ１、第１の遅延回路の出力Ｉ1/2、Ｑ1/2、
第２の遅延回路の出力Ｉ０、Ｑ０はそれぞれ現在の信号
点位置、Ｔ／２（Ｔはシンボル周期）前の信号点位置、
Ｔ前の信号点位置を示している。
て図２を用いて詳細に説明する。図２の構成によれば、
入力Ｉ１、Ｑ１、第１の遅延回路の出力Ｉ1/2、Ｑ1/2、
第２の遅延回路の出力Ｉ０、Ｑ０はそれぞれ現在の信号
点位置、Ｔ／２（Ｔはシンボル周期）前の信号点位置、
Ｔ前の信号点位置を示している。
【００３４】ここで各信号点の復調軌跡について図４を
参照して説明する。図４は多値ＰＳＫ信号点配置におけ
る、時刻０での信号点ｐ０から、１シンボル周期後の時
刻Ｔにおける信号点ｐ１までの軌跡を示したものであ
り、信号点ｐ０と信号点ｐ１は任意である。このとき時
刻Ｔ／２における信号の位置をＰ1/2で表す。ここでｐ
０、ｐ１とＰ1/2の関係は前後の信号点からの影響を無
視すれば、それぞれの点の位置ベクトルＰ０、Ｐ１、Ｐ
1/2を用いて、以下のように表される。
参照して説明する。図４は多値ＰＳＫ信号点配置におけ
る、時刻０での信号点ｐ０から、１シンボル周期後の時
刻Ｔにおける信号点ｐ１までの軌跡を示したものであ
り、信号点ｐ０と信号点ｐ１は任意である。このとき時
刻Ｔ／２における信号の位置をＰ1/2で表す。ここでｐ
０、ｐ１とＰ1/2の関係は前後の信号点からの影響を無
視すれば、それぞれの点の位置ベクトルＰ０、Ｐ１、Ｐ
1/2を用いて、以下のように表される。
【００３５】Ｐ1/2＝Ｋ（Ｐ０＋Ｐ１） ……(2)
【００３６】ここで、Ｋは送受信機のもつフィルタ系の
インパルス応答の時刻Ｔ／２における値である。
インパルス応答の時刻Ｔ／２における値である。
【００３７】次に、再生搬送波の周波数が変調波の搬送
周波数に対して、ｆｄのずれを持った場合を考える。こ
のときｐ０から移動を始めた信号は、周波数のずれによ
り時刻Ｔにおいてｐ１から位相中心に対してθだけ回転
したｐ１′の位置に移動する。ここでθとｆｄの関係は
以下の式で表される。
周波数に対して、ｆｄのずれを持った場合を考える。こ
のときｐ０から移動を始めた信号は、周波数のずれによ
り時刻Ｔにおいてｐ１から位相中心に対してθだけ回転
したｐ１′の位置に移動する。ここでθとｆｄの関係は
以下の式で表される。
【００３８】θ＝ｆｄ×Ｔ………(3)
【００３９】同様に時刻Ｔ／２における信号の位置はＰ
1/2からθ／２だけ回転したＰ1/2′に移動する。図４か
ら分かるように、周波数ずれが正の場合すなわち信号点
の回転方向が反時計回りの場合は信号点の軌跡は左方向
に曲がり、逆に周波数ずれが正の場合すなわち時計回り
の場合は信号点の軌跡は右方向に曲がる。すなわちＰ1/
2′の位置は周波数ずれがないと仮定した場合のｐ０か
らｐ１′の軌跡より周波数ずれが正の場合は左に位置
し、逆に時計回りの場合は右に位置する。
1/2からθ／２だけ回転したＰ1/2′に移動する。図４か
ら分かるように、周波数ずれが正の場合すなわち信号点
の回転方向が反時計回りの場合は信号点の軌跡は左方向
に曲がり、逆に周波数ずれが正の場合すなわち時計回り
の場合は信号点の軌跡は右方向に曲がる。すなわちＰ1/
2′の位置は周波数ずれがないと仮定した場合のｐ０か
らｐ１′の軌跡より周波数ずれが正の場合は左に位置
し、逆に時計回りの場合は右に位置する。
【００４０】これを式に書き下す。いま周波数ずれがな
いと仮定してｐ０とｐ１′から計算した時刻Ｔ／２にお
ける信号の位置をＰ1/2″とおくと、Ｐ1/2からＰ1/2′
へのベクトルとｐ０からｐ１へのベクトルの外積ベクト
ルの方向がＰ1/2′の位置の左右を表す。
いと仮定してｐ０とｐ１′から計算した時刻Ｔ／２にお
ける信号の位置をＰ1/2″とおくと、Ｐ1/2からＰ1/2′
へのベクトルとｐ０からｐ１へのベクトルの外積ベクト
ルの方向がＰ1/2′の位置の左右を表す。
【００４１】すなわちｐ０、ｐ１′、Ｐ1/2′、Ｐ1/2″
の位置ベクトルを、Ｐ０＝（ｉ０，ｑ０）、Ｐ１′＝
（ｉ１′，ｑ１′）、Ｐ1/2′＝（Ｉ1/2′，Ｑ1/
2′）、Ｐ1/2″＝（Ｉ1/2″，Ｑ1/2″）とすると、 Ｓ＝（ｉ１′−ｉ０）（Ｑ1/2′−Ｑ1/2″）−（ｑ１′−ｑ０）（Ｉ1/2′− Ｉ1/2″） …(４) とすれば、Ｐ1/2′が右にある場合Ｓ＞０、左にある場
合Ｓ＜０となる。
の位置ベクトルを、Ｐ０＝（ｉ０，ｑ０）、Ｐ１′＝
（ｉ１′，ｑ１′）、Ｐ1/2′＝（Ｉ1/2′，Ｑ1/
2′）、Ｐ1/2″＝（Ｉ1/2″，Ｑ1/2″）とすると、 Ｓ＝（ｉ１′−ｉ０）（Ｑ1/2′−Ｑ1/2″）−（ｑ１′−ｑ０）（Ｉ1/2′− Ｉ1/2″） …(４) とすれば、Ｐ1/2′が右にある場合Ｓ＞０、左にある場
合Ｓ＜０となる。
【００４２】ここで式(２)より、 Ｐ1/2″＝Ｋ（Ｐ０＋Ｐ１′） …(５) であるので、式(４)は以下に変形される。
【００４３】 Ｓ＝｛Ｉ1/2′−Ｋ（ｉ０＋ｉ１′）｝（ｑ０−ｑ１′） ＋｛Ｑ1/2′−Ｋ（ｑ０＋ｑ１′）｝（ｉ１′−ｉ０） …(６)
【００４４】ここでＩ０、Ｑ０はｉ０、ｑ０に、Ｉ１、
Ｑ１はｉ１′、ｑ１′に、Ｉ1/2、Ｑ1/2はＩ1/2′、Ｑ1
/2′にそれぞれ相当する信号であることは明らかである
ので、式(６)は以下のように書き表される。
Ｑ１はｉ１′、ｑ１′に、Ｉ1/2、Ｑ1/2はＩ1/2′、Ｑ1
/2′にそれぞれ相当する信号であることは明らかである
ので、式(６)は以下のように書き表される。
【００４５】 Ｓ＝｛Ｉ1/2−Ｋ（Ｉ０＋Ｉ１）｝（Ｑ０−Ｑ１）＋｛Ｑ1/2−Ｋ（Ｑ０＋Ｑ１ ）｝（Ｉ１−Ｉ０） …(７)
【００４６】ここで各項の正負によりＳの正負を判別す
ることを考える。各項の正負が以下の関係の場合はＳが
正であることは明らかである。
ることを考える。各項の正負が以下の関係の場合はＳが
正であることは明らかである。
【００４７】(８) ｛Ｉ1/2−Ｋ（Ｉ０＋Ｉ１）｝＞
０、（Ｑ０−Ｑ１）＞０、｛Ｑ1/2−Ｋ（Ｑ０＋Ｑ
１）｝＞０、（Ｉ１−Ｉ０）＞０
０、（Ｑ０−Ｑ１）＞０、｛Ｑ1/2−Ｋ（Ｑ０＋Ｑ
１）｝＞０、（Ｉ１−Ｉ０）＞０
【００４８】(９) ｛Ｉ1/2−Ｋ（Ｉ０＋Ｉ１）｝＜
０、（Ｑ０−Ｑ１）＜０、｛Ｑ1/2−Ｋ（Ｑ０＋Ｑ
１）｝＞０、（Ｉ１−Ｉ０）＞０
０、（Ｑ０−Ｑ１）＜０、｛Ｑ1/2−Ｋ（Ｑ０＋Ｑ
１）｝＞０、（Ｉ１−Ｉ０）＞０
【００４９】(10) ｛Ｉ1/2−Ｋ（Ｉ０＋Ｉ１）｝＞
０、（Ｑ０−Ｑ１）＞０、｛Ｑ1/2−Ｋ（Ｑ０＋Ｑ
１）｝＜０、（Ｉ１−Ｉ０）＜０
０、（Ｑ０−Ｑ１）＞０、｛Ｑ1/2−Ｋ（Ｑ０＋Ｑ
１）｝＜０、（Ｉ１−Ｉ０）＜０
【００５０】(11) ｛Ｉ1/2−Ｋ（Ｉ０＋Ｉ１）｝＜
０、（Ｑ０−Ｑ１）＜０、｛Ｑ1/2−Ｋ（Ｑ０＋Ｑ
１）｝＜０、（Ｉ１−Ｉ０）＜０
０、（Ｑ０−Ｑ１）＜０、｛Ｑ1/2−Ｋ（Ｑ０＋Ｑ
１）｝＜０、（Ｉ１−Ｉ０）＜０
【００５１】また各項の正負が以下の関係の場合はＳが
負であることは明らかである。
負であることは明らかである。
【００５２】(12) ｛Ｉ1/2−Ｋ（Ｉ０＋Ｉ１）｝＞
０、（Ｑ０−Ｑ１）＜０、｛Ｑ1/2−Ｋ（Ｑ０＋Ｑ
１）｝＞０、（Ｉ１−Ｉ０）＜０
０、（Ｑ０−Ｑ１）＜０、｛Ｑ1/2−Ｋ（Ｑ０＋Ｑ
１）｝＞０、（Ｉ１−Ｉ０）＜０
【００５３】（13） ｛Ｉ1/2−Ｋ（Ｉ０＋Ｉ１）｝＜
０、（Ｑ０−Ｑ１）＞０、｛Ｑ1/2−Ｋ（Ｑ０＋Ｑ
１）｝＞０、（Ｉ１−Ｉ０）＜０
０、（Ｑ０−Ｑ１）＞０、｛Ｑ1/2−Ｋ（Ｑ０＋Ｑ
１）｝＞０、（Ｉ１−Ｉ０）＜０
【００５４】(14) ｛Ｉ1/2−Ｋ（Ｉ０＋Ｉ１）｝＞
０、（Ｑ０−Ｑ１）＜０、｛Ｑ1/2−Ｋ（Ｑ０＋Ｑ
１）｝＜０、（Ｉ１−Ｉ０）＞０
０、（Ｑ０−Ｑ１）＜０、｛Ｑ1/2−Ｋ（Ｑ０＋Ｑ
１）｝＜０、（Ｉ１−Ｉ０）＞０
【００５５】(15) ｛Ｉ1/2−Ｋ（Ｉ０＋Ｉ１）｝＜
０、（Ｑ０−Ｑ１）＞０、｛Ｑ1/2−Ｋ（Ｑ０＋Ｑ
１）｝＜０、（Ｉ１−Ｉ０）＞０
０、（Ｑ０−Ｑ１）＞０、｛Ｑ1/2−Ｋ（Ｑ０＋Ｑ
１）｝＜０、（Ｉ１−Ｉ０）＞０
【００５６】上式(８)〜(15)の意味をベクトルに置き換
えて考える。
えて考える。
【００５７】（Ｉ１−Ｉ０、Ｑ１−Ｑ０）で表されるベ
クトルをベクトルＡ、（Ｉ1/2−Ｋ（Ｉ０＋Ｉ１）、Ｑ1
/2−Ｋ（Ｑ０＋Ｑ１））で表されるベクトルをベクトル
Ｂとすると、(８)〜(15)はそれぞれＡの方向ベクトルと
Ｂの方向ベクトルが以下の状態にあることを示してい
る。
クトルをベクトルＡ、（Ｉ1/2−Ｋ（Ｉ０＋Ｉ１）、Ｑ1
/2−Ｋ（Ｑ０＋Ｑ１））で表されるベクトルをベクトル
Ｂとすると、(８)〜(15)はそれぞれＡの方向ベクトルと
Ｂの方向ベクトルが以下の状態にあることを示してい
る。
【００５８】[１] Ａの方向ベクトルが第４象限内、Ｂ
の方向ベクトルが第１象限内、[２] Ａの方向ベクトル
が第１象限内、Ｂの方向ベクトルが第２象限内、[３]
Ａの方向ベクトルが第２象限内、Ｂの方向ベクトルが第
３象限内、[４] Ａの方向ベクトルが第３象限内、Ｂの
方向ベクトルが第４象限内、[５] Ａの方向ベクトルが
第２象限内、Ｂの方向ベクトルが第１象限内、[６] Ａ
の方向ベクトルが第３象限内、Ｂの方向ベクトルが第２
象限内、[７] Ａの方向ベクトルが第４象限内、Ｂの方
向ベクトルが第３象限内、[８] Ａの方向ベクトルが第
１象限内、Ｂの方向ベクトルが第４象限内。
の方向ベクトルが第１象限内、[２] Ａの方向ベクトル
が第１象限内、Ｂの方向ベクトルが第２象限内、[３]
Ａの方向ベクトルが第２象限内、Ｂの方向ベクトルが第
３象限内、[４] Ａの方向ベクトルが第３象限内、Ｂの
方向ベクトルが第４象限内、[５] Ａの方向ベクトルが
第２象限内、Ｂの方向ベクトルが第１象限内、[６] Ａ
の方向ベクトルが第３象限内、Ｂの方向ベクトルが第２
象限内、[７] Ａの方向ベクトルが第４象限内、Ｂの方
向ベクトルが第３象限内、[８] Ａの方向ベクトルが第
１象限内、Ｂの方向ベクトルが第４象限内。
【００５９】ここでベクトルＡはｐ０からｐ１へのベク
トルを表し、ベクトルＢはＰ1/2″からＰ1/2′へのベク
トルを表している。
トルを表し、ベクトルＢはＰ1/2″からＰ1/2′へのベク
トルを表している。
【００６０】ここで、再びｐ０、ｐ１、Ｐ1/2′、Ｐ1/
2″の位置関係を考える。ｐ０、ｐ１は信号点の円周上
に存在し、Ｐ1/2′、Ｐ1/2″はいずれもＴ／２の時刻に
おける信号点であるため、時刻０から時刻Ｔまでの間で
の周波数誤差に変動がないと仮定すれば、いずれもｐ
０、ｐ１から等距離に位置している。このことからｐ
０、ｐ１、Ｐ1/2′からなる三角形とｐ０、ｐ１、Ｐ1/
2″からなる三角形は共に底辺を同一とする二等辺三角
形を作るためｐ０からｐ１へのベクトルＡとＰ1/2″か
らＰ1/2′へのベクトルＢは直交することが分かる。こ
のことから、Ｓの正負を判別するには［１］〜［８］の
条件を判別すれば十分である。
2″の位置関係を考える。ｐ０、ｐ１は信号点の円周上
に存在し、Ｐ1/2′、Ｐ1/2″はいずれもＴ／２の時刻に
おける信号点であるため、時刻０から時刻Ｔまでの間で
の周波数誤差に変動がないと仮定すれば、いずれもｐ
０、ｐ１から等距離に位置している。このことからｐ
０、ｐ１、Ｐ1/2′からなる三角形とｐ０、ｐ１、Ｐ1/
2″からなる三角形は共に底辺を同一とする二等辺三角
形を作るためｐ０からｐ１へのベクトルＡとＰ1/2″か
らＰ1/2′へのベクトルＢは直交することが分かる。こ
のことから、Ｓの正負を判別するには［１］〜［８］の
条件を判別すれば十分である。
【００６１】ここで図３の構成を見ると、比較器２８
は、｛Ｉ1/2−Ｋ（Ｉ０＋Ｉ１）｝の正負の判定を行
い、比較器２９は、（Ｉ１−Ｉ０）の正負の判定を行っ
ていることが分かる。
は、｛Ｉ1/2−Ｋ（Ｉ０＋Ｉ１）｝の正負の判定を行
い、比較器２９は、（Ｉ１−Ｉ０）の正負の判定を行っ
ていることが分かる。
【００６２】同様に、比較器３０は、｛Ｑ1/2−Ｋ（Ｑ
０＋Ｑ１）｝の正負の判定を行い、比較器３１は、（Ｑ
０−Ｑ１）の正負の判定を行っていることが分かる。
０＋Ｑ１）｝の正負の判定を行い、比較器３１は、（Ｑ
０−Ｑ１）の正負の判定を行っていることが分かる。
【００６３】この出力をＡＮＤゲート３２〜４１、ＯＲ
ゲート４２〜４５により条件判別を行うことにより、Ａ
ＮＤゲート４０には、条件[1]〜[4]が満たされたとき１
が出力されＡＮＤゲート４１には条件[5]〜[8]が満たさ
れたとき「１」が出力される。このためＡＮＤ回路９の
出力は正の周波数誤差を示す誤差出力となり、ＡＮＤ回
路１０の出力は、負の周波数誤差を示す誤差出力とな
る。
ゲート４２〜４５により条件判別を行うことにより、Ａ
ＮＤゲート４０には、条件[1]〜[4]が満たされたとき１
が出力されＡＮＤゲート４１には条件[5]〜[8]が満たさ
れたとき「１」が出力される。このためＡＮＤ回路９の
出力は正の周波数誤差を示す誤差出力となり、ＡＮＤ回
路１０の出力は、負の周波数誤差を示す誤差出力とな
る。
【００６４】本発明の他の実施例について説明する。本
発明の第二の実施例は、その基本的構成は上記した実施
例と同様であるが、演算器の回路規模の削減の為にさら
に工夫を施したものである。図５は、本発明の第二の実
施例における演算器の構成を示す図である。図５を参照
すると、図３の乗算機２６、２７の回路に代わりに、１
／２回路４６、４７を備えている。
発明の第二の実施例は、その基本的構成は上記した実施
例と同様であるが、演算器の回路規模の削減の為にさら
に工夫を施したものである。図５は、本発明の第二の実
施例における演算器の構成を示す図である。図５を参照
すると、図３の乗算機２６、２７の回路に代わりに、１
／２回路４６、４７を備えている。
【００６５】これはＫの値が、ロールオフ率α＝０の時
０．５、ロールオフ率α＝０．５の時０．６、ロールオ
フ率α＝１の時０．６３６と１／２に近い値のため、ロ
ールオフ率が小さければ近似的に１／２に置き換えても
問題ないためである。
０．５、ロールオフ率α＝０．５の時０．６、ロールオ
フ率α＝１の時０．６３６と１／２に近い値のため、ロ
ールオフ率が小さければ近似的に１／２に置き換えても
問題ないためである。
【００６６】１／２回路４６、４７はビットシフトによ
り実現できるため、ハードウェアでは接続を変更するだ
けで実現できる。この結果回路から乗算器をなくすこと
ができるため、回路規模をさらに大幅に削減することが
出来る。
り実現できるため、ハードウェアでは接続を変更するだ
けで実現できる。この結果回路から乗算器をなくすこと
ができるため、回路規模をさらに大幅に削減することが
出来る。
【００６７】
【発明の効果】以上説明したように、本発明によれば、
回路規模を特段に縮減することができるという効果を奏
する。
回路規模を特段に縮減することができるという効果を奏
する。
【００６８】その理由は、次の通りである。すなわち、
従来の周波数誤差検出回路においては、Ｓ＝｛Ｉ1/2−
Ｋ（Ｉ０＋Ｉ１）｝（Ｑ０−Ｑ１）＋｛Ｑ1/2−Ｋ（Ｑ
０＋Ｑ１）｝（Ｉ１−Ｉ０）の演算を行うため、加算器
７つ、乗算器４つを必要としているが、本発明において
は、周波数誤差検出回路は、乗算と加算により行われて
いた周波数誤差の判定を、比較器４つ、ＡＮＤゲート８
つ、ＯＲゲート４つにより実現しており、これにより乗
算器を先行出願のハードウェア構成よりも半分に減らす
ことが出来るためである。前述したように、乗算器をハ
ードウェアで構成する場合、一般的に数百ゲートを必要
とする。このため回路規模は乗算器の数が支配的となる
ので、本発明の周波数誤差検出回路は、先行出願の回路
構成に対して、約１／２の規模で実現可能である。
従来の周波数誤差検出回路においては、Ｓ＝｛Ｉ1/2−
Ｋ（Ｉ０＋Ｉ１）｝（Ｑ０−Ｑ１）＋｛Ｑ1/2−Ｋ（Ｑ
０＋Ｑ１）｝（Ｉ１−Ｉ０）の演算を行うため、加算器
７つ、乗算器４つを必要としているが、本発明において
は、周波数誤差検出回路は、乗算と加算により行われて
いた周波数誤差の判定を、比較器４つ、ＡＮＤゲート８
つ、ＯＲゲート４つにより実現しており、これにより乗
算器を先行出願のハードウェア構成よりも半分に減らす
ことが出来るためである。前述したように、乗算器をハ
ードウェアで構成する場合、一般的に数百ゲートを必要
とする。このため回路規模は乗算器の数が支配的となる
ので、本発明の周波数誤差検出回路は、先行出願の回路
構成に対して、約１／２の規模で実現可能である。
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の一実施例における周波数誤差検出回路
の構成を示す図である。
の構成を示す図である。
【図３】本発明の一実施例における周波数誤差検出回路
の演算器の構成を示す図である。
の演算器の構成を示す図である。
【図４】本発明の一実施例を説明するための図である。
【図５】本発明の第二の実施例における演算器の構成を
示す図である。
示す図である。
【図６】先行出願における周波数誤差検出回路の演算器
のハードウェア構成を示す図である
のハードウェア構成を示す図である
１ ９０°移相器 ２、３ 乗算器 ４、５ 低域通過フィルタ ６、７ アナログ／デジタル変換器 ８ ｔａｎ−１θ（逆正接）回路 ９ 象限判定回路 １０ デコード回路 １１ キャリア再生用ＰＬＬフィードバック回路 １２ 加算器 １３ デジタル制御局部発振器 １４ 同期確立検出回路 １６ Ｎサンプル積分回路 １７ １／Ｎ回路 １８ クロック再生回路 １９ 周波数誤差検出器 ２０ ２逓倍回路 ２１、２２ 遅延回路 ２３ 演算器 ２４、２５、４８、４９、５０，５１、５２ 加算器 ２６、２７、５３、５４ 乗算器 ２８、２９、３０、３１ 比較器 ３２、３３、３４、３５、３６、３７、３８、３９、４
０、４１ ＡＮＤ回路 ４２、４３、４４、４５ ＯＲ回路 ４６、４７ 1/2回路
０、４１ ＡＮＤ回路 ４２、４３、４４、４５ ＯＲ回路 ４６、４７ 1/2回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 27/00 - 27/38
Claims (5)
- 【請求項１】多値ＰＳＫ（Phase Shift Keying）変調
方式の復調器において、 復調ベースバンド信号を１／２シンボル時間でサンプリ
ングしデジタル化した入力Ｉ１、Ｑ１に対してこのＩ
１、Ｑ１を１／２シンボル時間遅延させたものをＩ1/
2、Ｑ1/2、これらＩ1/2、Ｑ1/2を１／２シンボル時間遅
延させたものをＩ０、Ｑ０とし、 Ｓ＝｛Ｉ1/2−Ｋ×（Ｉ０＋Ｉ１）｝×（Ｑ０−Ｑ１）
＋｛Ｑ1/2−Ｋ×（Ｑ０＋Ｑ１）｝×（Ｉ１−Ｉ０）
…（１）（ただし、Ｋは送受信機のもつフィルタ系の
インパルス応答のサンプルＴ／２の値）の各項｛Ｉ1/2
−Ｋ×（Ｉ０＋Ｉ１）｝、（Ｑ０−Ｑ１）、｛Ｑ1/2−
Ｋ×（Ｑ０＋Ｑ１）｝、（Ｉ１−Ｉ０）の正負を判定す
る第１乃至第４の比較器と、 前記第１乃至第４の比較器の正負判定出力を入力とし正
の周波数誤差を示す誤差出力信号と、負の周波数誤差を
示す誤差出力信号を出力するゲート回路と、 を備えたことを特徴とする周波数誤差検出回路。 - 【請求項２】多値ＰＳＫ（Phase Shift Keying）変調
方式の復調器において、 復調ベースバンド信号を１／２シンボル時間でサンプリ
ングしデジタル化した入力Ｉ１、Ｑ１に対してこのＩ
１、Ｑ１をそれぞれ１／２シンボル時間遅延させたＩ1/
2、Ｑ1/2を出力する第１の遅延回路と、 前記Ｉ1/2、Ｑ1/2をそれぞれ１／２シンボル時間遅延さ
せたＩ０、Ｑ０を出力する第２の遅延回路と、 Ｉ１、Ｑ１、Ｉ1/2、Ｑ1/2、Ｉ０、Ｑ０から、 Ｓ＝｛Ｉ1/2−Ｋ×（Ｉ０＋Ｉ１）｝×（Ｑ０−Ｑ１）
＋｛Ｑ1/2−Ｋ×（Ｑ０＋Ｑ１）｝×（Ｉ１−Ｉ０）を
演算する演算回路と、 を備えた周波数周波数誤差検出回路であって、 前記演算回路が、 Ｉ０とＩ１を加算する第１の加算器と、この加算結果に
Ｋを乗ずる第１の乗算器により得られたＫ（Ｉ０＋Ｉ
１）とＩ1/2から｛Ｉ1/2−Ｋ×（Ｉ０＋Ｉ１）｝の正負
を判定を行う第１の比較器と、 Ｉ１とＩ０から（Ｉ１−Ｉ０）の正負の判定を行う第２
の比較器と、 Ｑ０とＱ１を加算する第２の加算器とこの加算結果にＫ
を乗ずる第２の乗算器により得られたＫ（Ｑ０＋Ｑ１）
とＱ1/2から｛Ｑ1/2−Ｋ×（Ｑ０＋Ｑ１）｝の正負の判
定を行う第３の比較器と、 Ｑ０とＱ１から（Ｑ０−Ｑ１）の正負の判定を行う第４
の比較器と、 前記第１の比較器と前記第４の比較器の判定結果である
正符号出力同士の論理積をとる第１の論理積回路と、 前記第１の比較器と前記第４の比較器の判定結果である
負符号出力同士の論理積をとる第２の論理積回路と前記
第１、第２の論理積回路の出力の論理和をとる第１の論
理和回路と、 前記第２の比較器と前記第３の比較器の判定結果である
正符号出力同士の論理積をとる第３の論理積回路と、 前記第２の比較器と前記第３の比較器の判定結果である
負符号出力同士の論理積をとる第４の論理積回路と前記
第３、第４の論理積回路の出力の論理和をとる第２の論
理和回路と、 前記第１の比較器の判定結果である正符号出力と前記第
４の比較器の判定結果である負符号出力の論理積をとる
第５の論理積回路と前記第１の比較器の判定結果である
負符号出力と前記第４の比較器の判定結果である正符号
出力の論理積をとる第６の論理積回路と前記第５、第６
の論理積回路の出力の論理和をとる第３の論理和回路
と、 前記第２の比較器の判定結果である正符号出力と前記第
３の比較器の判定結果である負符号出力の論理積をとる
第７の論理積回路と前記第２の比較器の判定結果である
負符号出力と前記第３の比較器の判定結果である正符号
出力の論理積をとる第８の論理積回路と前記第７、第８
の論理積回路の出力の論理和をとる第４の論理和回路
と、 前記第１、第２の論理和回路の出力の論理積をとる第９
の論理積回路と、 前記第３、第４の論理和回路の出力の論理積をとる第１
０の論理積回路と、 を備えたことを特徴とする周波数誤差検出回路。 - 【請求項３】前記第１、第２の乗算器を１／２回路とし
たことを特徴とする請求項２記載の周波数誤差検出回
路。 - 【請求項４】前記１／２回路がビットシフト回路で構成
されたことを特徴とする請求項３記載の周波数誤差検出
回路。 - 【請求項５】ＰＳＫ変調波信号を入力し局部発振器から
の再生搬送波と掛け合わせる第１の乗算器と、 前記ＰＳＫ変調波信号を入力し前記局部発振器からの再
生搬送波を９０°移相器で移相させた信号と掛け合わせ
る第２の乗算器と、 第１、第２の乗算器の出力をそれぞれ濾波する第１、第
２のフィルタと、 前記第１、第２のフィルタの出力を入力し変調波に同期
したクロックを再生すると共に、該クロックを２逓倍す
る回路と、 前記第１、第２のフィルタの出力をそれぞれ前記２逓倍
クロックでサンプリングしデジタル信号に変換する第
１、第２のＡ／Ｄ変換器と、 前記第１、第２のＡ／Ｄ変換器の出力を入力とし周波数
誤差を検出する請求項１乃至４のいずれか一に記載の周
波数誤差検出回路と、 前記第１、第２のＡ／Ｄ変換器の出力を入力とし象限を
判定する回路及び前記変調波の位相を０〜９０°で求め
る逆正接回路と、 前記象限判定回路及び前記逆正接回路の出力を入力とし
変調波の位相を求めるデコード回路と、 前記逆正接回路の出力を入力としキャリア位相同期信号
を生成する回路と、 前記デコード回路の出力から同期確立検出結果を出力す
る同期確立検出回路と、 前記周波数誤差検出回路の出力を平滑化するための平滑
回路と、 前記キャリア位相同期信号と前記平滑回路の出力とを加
算し加算結果を前記局部発振器に供給する加算器と、 を備え、 前記同期確立検出回路で同期確立検出時、前記キャリア
位相同期信号を生成する回路をオン状態、前記平滑回路
をホールド状態とし、非同期時、前記キャリア位相同期
信号を生成する回路をオフ状態、前記平滑回路をオン状
態に切り換え制御することを特徴とする復調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15057798A JP3262069B2 (ja) | 1998-05-14 | 1998-05-14 | 周波数誤差検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15057798A JP3262069B2 (ja) | 1998-05-14 | 1998-05-14 | 周波数誤差検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11331286A JPH11331286A (ja) | 1999-11-30 |
| JP3262069B2 true JP3262069B2 (ja) | 2002-03-04 |
Family
ID=15499933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15057798A Expired - Fee Related JP3262069B2 (ja) | 1998-05-14 | 1998-05-14 | 周波数誤差検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3262069B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6773291B1 (en) | 1993-11-12 | 2004-08-10 | Intel Corporation | Compliant communications connectors |
-
1998
- 1998-05-14 JP JP15057798A patent/JP3262069B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6773291B1 (en) | 1993-11-12 | 2004-08-10 | Intel Corporation | Compliant communications connectors |
| US6832920B2 (en) | 1993-11-12 | 2004-12-21 | Intel Corporation | Compliant communications connectors |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11331286A (ja) | 1999-11-30 |
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