JPH07283723A - クロック発生器及びこの発生器内に使用される位相比較器 - Google Patents
クロック発生器及びこの発生器内に使用される位相比較器Info
- Publication number
- JPH07283723A JPH07283723A JP6307912A JP30791294A JPH07283723A JP H07283723 A JPH07283723 A JP H07283723A JP 6307912 A JP6307912 A JP 6307912A JP 30791294 A JP30791294 A JP 30791294A JP H07283723 A JPH07283723 A JP H07283723A
- Authority
- JP
- Japan
- Prior art keywords
- output
- phase comparator
- input
- value
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000001419 dependent effect Effects 0.000 claims description 3
- 230000000630 rising effect Effects 0.000 description 22
- 230000008859 change Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 12
- 230000004913 activation Effects 0.000 description 10
- 230000005284 excitation Effects 0.000 description 6
- 230000001174 ascending effect Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000001934 delay Effects 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/08—Clock generators with changeable or programmable clock frequency
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
- H03L7/0997—Controlling the number of delay elements connected in series in the ring oscillator
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【目的】 簡単な構成、比較的低電流消費、高信頼性動
作を以て周波数の正確調節するクロック発生器をこのた
めの適当な位相比較器と共に提供する。 【構成】 クロック発生器は、基準発振器１０、ディジ
タル閉遅延連鎖１２、ディジタル分周器１４、及びディ
ジタル位相比較器１６を含む。分周器１４は、調節可能
遅延連鎖１２の出力と位相比較器１６の１つの入力との
間に挿入される。基準発振器１０の出力は、位相比較器
１６の他の入力に接続される。位相比較器１６の出力と
遅延連鎖１２との間にディジタル昇降計数器１８が接続
され、この昇降計数器の計数方向は位相比較器１６の出
力信号によって決定され、この昇降計数器によって遅延
連鎖１２の相当する長さが調節可能である。
作を以て周波数の正確調節するクロック発生器をこのた
めの適当な位相比較器と共に提供する。 【構成】 クロック発生器は、基準発振器１０、ディジ
タル閉遅延連鎖１２、ディジタル分周器１４、及びディ
ジタル位相比較器１６を含む。分周器１４は、調節可能
遅延連鎖１２の出力と位相比較器１６の１つの入力との
間に挿入される。基準発振器１０の出力は、位相比較器
１６の他の入力に接続される。位相比較器１６の出力と
遅延連鎖１２との間にディジタル昇降計数器１８が接続
され、この昇降計数器の計数方向は位相比較器１６の出
力信号によって決定され、この昇降計数器によって遅延
連鎖１２の相当する長さが調節可能である。
Description
【０００１】
【産業上の利用分野】本発明は、特許請求の範囲の請求
項１の前文に明記された種類のクロック発生器に関し、
またこのようなクロック発生器内に使用される本明細書
末尾に開示する第１５項前文によるディジタル位相比較
器に関する。
項１の前文に明記された種類のクロック発生器に関し、
またこのようなクロック発生器内に使用される本明細書
末尾に開示する第１５項前文によるディジタル位相比較
器に関する。
【０００２】上述の種類の従来クロック発生器にあって
は、電圧制御発振器が、概して、調節可能発振器として
具備され、加えて、低域通過フィルタが電圧制御発振器
と位相比較との間に接続される。立ち代わって、電圧制
御発振器の出力は、位相ロックループ（以下、ＰＬＬと
称する）を達成するために位相比較器の入力に帰還され
る。
は、電圧制御発振器が、概して、調節可能発振器として
具備され、加えて、低域通過フィルタが電圧制御発振器
と位相比較との間に接続される。立ち代わって、電圧制
御発振器の出力は、位相ロックループ（以下、ＰＬＬと
称する）を達成するために位相比較器の入力に帰還され
る。
【０００３】
【発明が解決しようとする課題】この関係における欠点
は、特に、極めて多数の外部構成要素が必要とされるこ
とである。加えて、位相検出器、低域通過フィルタ、及
び電圧制御発振器のような−−採用アナログ機能ユニッ
トが比較的複雑な構成配置を有する。結論として、この
ようなアナログクロック発生器の電流消費が、また、高
くつく。
は、特に、極めて多数の外部構成要素が必要とされるこ
とである。加えて、位相検出器、低域通過フィルタ、及
び電圧制御発振器のような−−採用アナログ機能ユニッ
トが比較的複雑な構成配置を有する。結論として、この
ようなアナログクロック発生器の電流消費が、また、高
くつく。
【０００４】
【課題を解決するための手段】本発明の目的は、その簡
単な構成配置及び比較的低電流消費にもかかわらず信頼
性動作を保証し、各場合において周波数の多かれ少なか
れ正確調節を可能とするクロック発生器を上述の種類の
適当な位相比較器と一緒にして創作することにある。
単な構成配置及び比較的低電流消費にもかかわらず信頼
性動作を保証し、各場合において周波数の多かれ少なか
れ正確調節を可能とするクロック発生器を上述の種類の
適当な位相比較器と一緒にして創作することにある。
【０００５】この目的は、ディジタル遅延連鎖（ｄｅｌ
ａｙ ｃｈａｉｎ）である調節可能発振器、ディジタル
プログラマブル分周器である分周器によって、及び位相
比較器の出力と遅延連鎖との間にディジタル昇降計数器
を接続することによって達成され、この昇降計数器の計
数方向は位相比較器の出力信号によって決定され、かつ
この計数器によって遅延連鎖の相当する長さが調節可能
である。
ａｙ ｃｈａｉｎ）である調節可能発振器、ディジタル
プログラマブル分周器である分周器によって、及び位相
比較器の出力と遅延連鎖との間にディジタル昇降計数器
を接続することによって達成され、この昇降計数器の計
数方向は位相比較器の出力信号によって決定され、かつ
この計数器によって遅延連鎖の相当する長さが調節可能
である。
【０００６】この構成配置に基づいて、−−基準周波数
を発生する水晶発振子は別として−−外部構成要素をも
はや不要にすることが達成される。連鎖の区画内の電流
制御に必要とされるバイアス発生器は別として、更に他
の機能ユニットが具備されることはない。したがって、
極めて簡単な手段によって、クロック発生器の実用的な
全ディジタル集積構造が可能ある。このようなクロック
発生器は、更になお、電源電圧の揺動ばかりでなく温度
及び製作公差の変化にも不感応性である。各場合におけ
る出力クロック信号は、非常に高い周波数精度で以て調
節され得る。本発明による周波数センシングロックルー
プは、極めて高速応答を有する一次系によって達成され
る。
を発生する水晶発振子は別として−−外部構成要素をも
はや不要にすることが達成される。連鎖の区画内の電流
制御に必要とされるバイアス発生器は別として、更に他
の機能ユニットが具備されることはない。したがって、
極めて簡単な手段によって、クロック発生器の実用的な
全ディジタル集積構造が可能ある。このようなクロック
発生器は、更になお、電源電圧の揺動ばかりでなく温度
及び製作公差の変化にも不感応性である。各場合におけ
る出力クロック信号は、非常に高い周波数精度で以て調
節され得る。本発明による周波数センシングロックルー
プは、極めて高速応答を有する一次系によって達成され
る。
【０００７】遅延連鎖は、好適には、この遅延連鎖の出
力信号によってクロック駆動される二重計数器を含む補
間論理回路を当てがわれる。この二重計数器の計数は、
昇降計数器の出力信号の或るいくつかの最下位ビットの
値と組み合わされて、各クロックサイクル中に一度に１
ステップずつ遅延連鎖の長さの変化の数を、これらの最
下位ビットの値の関数として、規定するのに対して、残
りの最上位ビットは遅延連鎖を直接アドレス指定する。
力信号によってクロック駆動される二重計数器を含む補
間論理回路を当てがわれる。この二重計数器の計数は、
昇降計数器の出力信号の或るいくつかの最下位ビットの
値と組み合わされて、各クロックサイクル中に一度に１
ステップずつ遅延連鎖の長さの変化の数を、これらの最
下位ビットの値の関数として、規定するのに対して、残
りの最上位ビットは遅延連鎖を直接アドレス指定する。
【０００８】このような補間論理回路によって、遅延連
鎖の長さの変化が同じ時間フレーム内に起こると云うこ
とが保証される。
鎖の長さの変化が同じ時間フレーム内に起こると云うこ
とが保証される。
【０００９】本明細書末尾に開示する第３項による遅延
連鎖の１実施例において、遅延連鎖の相当する長さ、従
って、各場合の周波数は、相当するループインバータを
活性化することによって調節することができ、このルー
プインバータは遅延連鎖の順方向路がその復帰路に直接
接続される各場合における反転点を規定する。
連鎖の１実施例において、遅延連鎖の相当する長さ、従
って、各場合の周波数は、相当するループインバータを
活性化することによって調節することができ、このルー
プインバータは遅延連鎖の順方向路がその復帰路に直接
接続される各場合における反転点を規定する。
【００１０】相当するループインバータをアドレス指定
することが、例えば、本明細書末尾に開示する第４項に
明記されたように制御入力を経由して可能であるから、
どの時刻においても遅延連鎖の１つのループイバータの
みが活性化されるようにアドレス指定を企てることが良
い実行策である。
することが、例えば、本明細書末尾に開示する第４項に
明記されたように制御入力を経由して可能であるから、
どの時刻においても遅延連鎖の１つのループイバータの
みが活性化されるようにアドレス指定を企てることが良
い実行策である。
【００１１】機能によって、例えば、電力投入時におい
て（ｏｎ ｐｏｗｅｒ ｕｐ）、規定されるように、遅
延素子をリセットすることは、好適には、遅延素子の出
力がリセット条件において論理の０である第１種の遅延
素子と出力がリセット条件において論理の１である第２
種の遅延素子とを交互に有する遅延連鎖によって特に保
証される。したがって、遅延連鎖の全ての接続点を、も
し要求されるならば、精確規定初期状態へリセットする
ことができ、選択ループインバータの出力は正しい値を
呈するので、その後連鎖の長さに変化を生じせるときに
望ましくない信号スパイクが回避される。
て（ｏｎ ｐｏｗｅｒ ｕｐ）、規定されるように、遅
延素子をリセットすることは、好適には、遅延素子の出
力がリセット条件において論理の０である第１種の遅延
素子と出力がリセット条件において論理の１である第２
種の遅延素子とを交互に有する遅延連鎖によって特に保
証される。したがって、遅延連鎖の全ての接続点を、も
し要求されるならば、精確規定初期状態へリセットする
ことができ、選択ループインバータの出力は正しい値を
呈するので、その後連鎖の長さに変化を生じせるときに
望ましくない信号スパイクが回避される。
【００１２】１つの遅延素子から次の遅延素子への最大
周波数ステップは、なんとしても１／６を超えてななら
ない。したがって、少なくとも６遅延素子の遅延連鎖を
含むことが良い実行策である。
周波数ステップは、なんとしても１／６を超えてななら
ない。したがって、少なくとも６遅延素子の遅延連鎖を
含むことが良い実行策である。
【００１３】これに加えて、連鎖の長さを増大するに当
たって挿入された遅延素子は、もっと短い連鎖長に対し
て必要であるよりも高い遅延を有すると云え、したがっ
て、１つの遅延素子から次の素子への転送のパーセンテ
ージとしての周波数の変化は、一定に維持されると云え
る。
たって挿入された遅延素子は、もっと短い連鎖長に対し
て必要であるよりも高い遅延を有すると云え、したがっ
て、１つの遅延素子から次の素子への転送のパーセンテ
ージとしての周波数の変化は、一定に維持されると云え
る。
【００１４】遅延素子のインバータは、好適には、電流
ミラーを含み、これによって各場合の励振電流（ｄｒｉ
ｖｅｒ ｃｕｒｒｅｎｔ）を問題なく制限することがで
きる。
ミラーを含み、これによって各場合の励振電流（ｄｒｉ
ｖｅｒ ｃｕｒｒｅｎｔ）を問題なく制限することがで
きる。
【００１５】１好適実施例によれば、インバータは、各
々ｐ形ＭＯＳ電界効果トランジタ（以下、電界効果トラ
ンジスタをＦＥＴと称する）及びｎ形ＦＥＴを、スイッ
チングトラジスタと直列に接続して含む。この配置にお
いて、個々の遅延素子の遅延は、励振電流を規定する電
流ミラートランジスタのチャネル長によって有効に規定
され得る。
々ｐ形ＭＯＳ電界効果トランジタ（以下、電界効果トラ
ンジスタをＦＥＴと称する）及びｎ形ＦＥＴを、スイッ
チングトラジスタと直列に接続して含む。この配置にお
いて、個々の遅延素子の遅延は、励振電流を規定する電
流ミラートランジスタのチャネル長によって有効に規定
され得る。
【００１６】本明細書末尾に開示する第１５項の前文に
明記された種類の位相比較器は既知であるが、しかしな
がら、これらは、概して、電圧制御発振器との関連にお
いて採用される。これらの従来の位相比較器をディジタ
ルクロック発生器内に使用することは、一連の弱点、例
えば、それらの昇出力及び降出力がまた同時に規則的に
活性化され、その結果、特にディジタル昇降計数器（ｕ
ｐ−ｄｏｗｎ ｃｏｕｎｔｅｒ）の活性化を少なくとも
困難にする。
明記された種類の位相比較器は既知であるが、しかしな
がら、これらは、概して、電圧制御発振器との関連にお
いて採用される。これらの従来の位相比較器をディジタ
ルクロック発生器内に使用することは、一連の弱点、例
えば、それらの昇出力及び降出力がまた同時に規則的に
活性化され、その結果、特にディジタル昇降計数器（ｕ
ｐ−ｄｏｗｎ ｃｏｕｎｔｅｒ）の活性化を少なくとも
困難にする。
【００１７】これに対して、特にディジタルクロック発
生器内に採用され得る本発明によるディジタル位相比較
器は、不活性化出力を、他の出力がリセットされている
限り、その不活性状態にロックする手段を含む。
生器内に採用され得る本発明によるディジタル位相比較
器は、不活性化出力を、他の出力がリセットされている
限り、その不活性状態にロックする手段を含む。
【００１８】この構成配置の結果として、特にディジタ
ル昇降計数器の活性化は実質的に簡単化され、例えば、
簡単なＲＳフリップフロップによってディジタル位相比
較器を出力させることがこの目的にとって充分であり、
このフリップフロップのセット入力及びリセット入力が
ディジタル位相比較器の２つの出力に接続されることに
なる。したがって、この出力ＲＳフリップフロップは、
１つの出力に単一活性化信号を供給し、この信号が、好
適には、本発明によるクロック発生器のディジタル昇降
計数器を活性化するように働き、この計数器を経由して
調節可能発振器として働く遅延連鎖を制御する。
ル昇降計数器の活性化は実質的に簡単化され、例えば、
簡単なＲＳフリップフロップによってディジタル位相比
較器を出力させることがこの目的にとって充分であり、
このフリップフロップのセット入力及びリセット入力が
ディジタル位相比較器の２つの出力に接続されることに
なる。したがって、この出力ＲＳフリップフロップは、
１つの出力に単一活性化信号を供給し、この信号が、好
適には、本発明によるクロック発生器のディジタル昇降
計数器を活性化するように働き、この計数器を経由して
調節可能発振器として働く遅延連鎖を制御する。
【００１９】しかしながら、本発明による１つのこのよ
うなディジタル位相比較器が電圧制御発振器と関連して
また採用され得ると云うことも、基本的にその通りであ
る。
うなディジタル位相比較器が電圧制御発振器と関連して
また採用され得ると云うことも、基本的にその通りであ
る。
【００２０】本発明の他の有利な実施例は、本明細書の
末尾に開示する従属項から読み取られ得る。
末尾に開示する従属項から読み取られ得る。
【００２１】
【実施例】本発明は、付図を参照して実施例について更
に詳細にいまから説明される。
に詳細にいまから説明される。
【００２２】図１に示された本発明によるディジタルク
ロック発生器の実施例は、基準発振器１０、ディジタル
閉遅延連鎖（ｄｉｇｉｔａｌ ｃｌｏｓｅｄ ｄｅｌａ
ｙｃｈａｉｎ）１２の形をした調節可能リング発振器、
ディジタルプログラマブル分周器１４、及びディジタル
位相比較器１６を含む。
ロック発生器の実施例は、基準発振器１０、ディジタル
閉遅延連鎖（ｄｉｇｉｔａｌ ｃｌｏｓｅｄ ｄｅｌａ
ｙｃｈａｉｎ）１２の形をした調節可能リング発振器、
ディジタルプログラマブル分周器１４、及びディジタル
位相比較器１６を含む。
【００２３】ディジタルプログラマブル分周器１４は、
遅延連鎖１２の出力と位相比較器１６の１つの入力との
間に接続される。基準発振器１０の出力は、位相比較器
１６の他の入力に接続される。昇降計数器１８は、位相
比較器１６の出力に接続される。昇降計数器１８の出力
は、一端で遅延連鎖１２に接続され、他端で補間論理回
路２０に接続され、この論理回路によって、遅延連鎖１
２は、この図に書き込まれた矢印で指示されるように昇
降計数器１８の出力を経由してとちょうど同じに、活性
化され得る。
遅延連鎖１２の出力と位相比較器１６の１つの入力との
間に接続される。基準発振器１０の出力は、位相比較器
１６の他の入力に接続される。昇降計数器１８は、位相
比較器１６の出力に接続される。昇降計数器１８の出力
は、一端で遅延連鎖１２に接続され、他端で補間論理回
路２０に接続され、この論理回路によって、遅延連鎖１
２は、この図に書き込まれた矢印で指示されるように昇
降計数器１８の出力を経由してとちょうど同じに、活性
化され得る。
【００２４】遅延連鎖１２に当てがわれた補間論理回路
２０は二重計数器（ｄｕａｌ ｃｏｕｎｔｅｒ）２２を
含み、この計数器は遅延連鎖１２の出力信号によってク
ロック駆動される。二重計数器２２の計数は昇降計数器
１８の出力信号の或るいくつかの最下位ビットの値と組
み合わせられるので、それゆえ遅延連鎖の長さの変化の
数が、これらの最下位値ビット値の値の関数として、１
つの相当するクロックサイクル中に、各々、１ステップ
ずつ規定される。昇降計数器１８の残りの最上位ビット
は、下に更に詳細に説明される手段によって遅延連鎖を
直接アドレス指定するように働く。
２０は二重計数器（ｄｕａｌ ｃｏｕｎｔｅｒ）２２を
含み、この計数器は遅延連鎖１２の出力信号によってク
ロック駆動される。二重計数器２２の計数は昇降計数器
１８の出力信号の或るいくつかの最下位ビットの値と組
み合わせられるので、それゆえ遅延連鎖の長さの変化の
数が、これらの最下位値ビット値の値の関数として、１
つの相当するクロックサイクル中に、各々、１ステップ
ずつ規定される。昇降計数器１８の残りの最上位ビット
は、下に更に詳細に説明される手段によって遅延連鎖を
直接アドレス指定するように働く。
【００２５】設定値周波数を供給する出力クロック信号
ＴA は、ディジタル分周器１４を経由して位相比較器１
６の入力Ｖ2 へ帰還される。したがって、補間論理回路
２０は別として、出力クロック信号ＴA は、また、好適
には、昇降計数器１８をクロック駆動するために使用さ
れる。
ＴA は、ディジタル分周器１４を経由して位相比較器１
６の入力Ｖ2 へ帰還される。したがって、補間論理回路
２０は別として、出力クロック信号ＴA は、また、好適
には、昇降計数器１８をクロック駆動するために使用さ
れる。
【００２６】図解の実施例において、基準発振器１０
は、３２ｋＨｚ水晶発振子を含む。出力クロック信号Ｔ
A は、分周器１４によって数３２で除算される。遅延連
鎖１２は、直列接続された３２の重み付け遅延素子２
４、２６を含む（すなわち、また図２から図５）。
は、３２ｋＨｚ水晶発振子を含む。出力クロック信号Ｔ
A は、分周器１４によって数３２で除算される。遅延連
鎖１２は、直列接続された３２の重み付け遅延素子２
４、２６を含む（すなわち、また図２から図５）。
【００２７】昇降計数器１８が１０ビット計数器である
のに対して、補間論理回路２０に対して使用される二重
計数器２２は５ビット計数器である。したがって、昇降
計数器１８の出力信号の５つの最下位ビットが二重計数
器２２の計数と組み合わされるのに対して、昇降計数器
１８の出力信号の５つの最上位ビットは遅延連鎖１２を
直接アドレス指定するのに使用される。
のに対して、補間論理回路２０に対して使用される二重
計数器２２は５ビット計数器である。したがって、昇降
計数器１８の出力信号の５つの最下位ビットが二重計数
器２２の計数と組み合わされるのに対して、昇降計数器
１８の出力信号の５つの最上位ビットは遅延連鎖１２を
直接アドレス指定するのに使用される。
【００２８】図解の一次系の位相比較器１６において
は、基準発振器の出力信号Ｖ1 は、除数３２にプリセッ
トされたプログラマブル分周器１４の出力Ｖ2 と比較さ
れる。この比較の結果に従って、位相比較器１６は出力
信号を供給し、これによって昇降計数器１８の計数方向
が決定される。昇降計数器１８の計数及び加えて補間論
理回路２０によって供給される制御変数に従って、遅延
連鎖１２がその長さに関して調節されるので、位相比較
器１６によって確立される周波数偏差が零になる。分周
器１４が除数３２にプリセットされているとき、１ＭＨ
ｚの周波数が出力クロック信号ＴA に対して生じる。
は、基準発振器の出力信号Ｖ1 は、除数３２にプリセッ
トされたプログラマブル分周器１４の出力Ｖ2 と比較さ
れる。この比較の結果に従って、位相比較器１６は出力
信号を供給し、これによって昇降計数器１８の計数方向
が決定される。昇降計数器１８の計数及び加えて補間論
理回路２０によって供給される制御変数に従って、遅延
連鎖１２がその長さに関して調節されるので、位相比較
器１６によって確立される周波数偏差が零になる。分周
器１４が除数３２にプリセットされているとき、１ＭＨ
ｚの周波数が出力クロック信号ＴA に対して生じる。
【００２９】図２及び図３は、遅延素子がリセットされ
たとき（すなわち、図２）その出力が論理値０を有する
第１種の遅延素子２４と、リセットされたときのその出
力が論理値１を有する第２種の遅延素子２６を交互に含
むディジタル閉遅延連鎖１２の簡単な概略回路図であ
る。図２及び図３において、リセット条件における遅延
素子２４、２６の各結果の出力値は、引用符号内に指示
されている。
たとき（すなわち、図２）その出力が論理値０を有する
第１種の遅延素子２４と、リセットされたときのその出
力が論理値１を有する第２種の遅延素子２６を交互に含
むディジタル閉遅延連鎖１２の簡単な概略回路図であ
る。図２及び図３において、リセット条件における遅延
素子２４、２６の各結果の出力値は、引用符号内に指示
されている。
【００３０】図２は、リセット直後の遅延素子２４、２
６の状態を示し、これによるとリセット路、すなわち、
復帰路（ｒｅｔｕｒｎ ｐａｔｈ）４４の端での出力状
態は値０にちょうど変化しているのに対して、また同時
に順方向路４６の入力に印加されるこの値は順方向路４
６の第１インバータの出力における状態に依然として変
化を起こさせようとする。順方向路４６に沿って、含ま
れたインバータは、したがって、順方向路に沿って１つ
ずつ出力値０、１、０、１、…を有する。
６の状態を示し、これによるとリセット路、すなわち、
復帰路（ｒｅｔｕｒｎ ｐａｔｈ）４４の端での出力状
態は値０にちょうど変化しているのに対して、また同時
に順方向路４６の入力に印加されるこの値は順方向路４
６の第１インバータの出力における状態に依然として変
化を起こさせようとする。順方向路４６に沿って、含ま
れたインバータは、したがって、順方向路に沿って１つ
ずつ出力値０、１、０、１、…を有する。
【００３１】値の順序を走行方向と反対にして、又はそ
の他の順序にして考えるとき、復帰路４４におけるイン
バータの出力には相当する値が存在し、各遅延素子２
４、２６は順方向の出力及び逆方向の出力を有し、これ
によって、第１遅延素子２４の２つの出力（図２の左側
に示されている）は値０を有し、第２遅延素子２６は出
力値１を有し、第３遅延素子２４は再び出力値０を有
し、以下同様である。
の他の順序にして考えるとき、復帰路４４におけるイン
バータの出力には相当する値が存在し、各遅延素子２
４、２６は順方向の出力及び逆方向の出力を有し、これ
によって、第１遅延素子２４の２つの出力（図２の左側
に示されている）は値０を有し、第２遅延素子２６は出
力値１を有し、第３遅延素子２４は再び出力値０を有
し、以下同様である。
【００３２】それぞれ、順方向路４６及び復帰路４４の
各インバータ２８、３０に後続して、インバータ３２が
はしごの横木の形に順方向路４６と復帰路４４との間に
接続される。このループインバータ３２を経由して、遅
延連鎖１２を、下に更に詳細に説明する仕方及び手段に
よって短くも長くもすることができる。この配置におい
て、一度に１つのループインバータ３２のみが活性化さ
れ、その際、各場合において（図２及び３内右手に示さ
れた）遅延連鎖１２の残りの部分はもはや活性ではなく
なる。
各インバータ２８、３０に後続して、インバータ３２が
はしごの横木の形に順方向路４６と復帰路４４との間に
接続される。このループインバータ３２を経由して、遅
延連鎖１２を、下に更に詳細に説明する仕方及び手段に
よって短くも長くもすることができる。この配置におい
て、一度に１つのループインバータ３２のみが活性化さ
れ、その際、各場合において（図２及び３内右手に示さ
れた）遅延連鎖１２の残りの部分はもはや活性ではなく
なる。
【００３３】図３は、遅延連鎖１２の出力がその値を０
から１へ変化した直後、かつ図３に示された完全な連鎖
が活性化された後の遅延連鎖１２の状態を示す。したが
って、順方向路４６及び復帰路４４内のインバータの出
力は、交互に、値１、０、１、０、以下同様を有する。
図３に示された図解において、連鎖の出力における値１
は、なお更に順方向路４６の第１インバータの入力に作
用し、したがって、このインバータの出力も依然として
１である。横断方向に指向させられたループインバータ
３２を選択することによって、遅延連鎖を適当に短くす
ることができ、これに従って、その周波数を高めること
ができる。
から１へ変化した直後、かつ図３に示された完全な連鎖
が活性化された後の遅延連鎖１２の状態を示す。したが
って、順方向路４６及び復帰路４４内のインバータの出
力は、交互に、値１、０、１、０、以下同様を有する。
図３に示された図解において、連鎖の出力における値１
は、なお更に順方向路４６の第１インバータの入力に作
用し、したがって、このインバータの出力も依然として
１である。横断方向に指向させられたループインバータ
３２を選択することによって、遅延連鎖を適当に短くす
ることができ、これに従って、その周波数を高めること
ができる。
【００３４】図４に第１種の遅延素子２４の回路図が示
されており、これはリセット条件において、２つの出力
ＶA 及びＲA に値０を有する。
されており、これはリセット条件において、２つの出力
ＶA 及びＲA に値０を有する。
【００３５】これに対して、図５は第２種の遅延素子２
６を示し、これの２つの出力ＶA 及びＲA はリセット条
件において値０を有する。
６を示し、これの２つの出力ＶA 及びＲA はリセット条
件において値０を有する。
【００３６】遅延連鎖１２内の第１種及び第２種の交互
配置遅延素子２４、２６は、順方向インバータ２８、復
帰インバータ３０ばかりでなく、ループインバータ３２
を当てがわれており、ループインバータ３２は、活性化
されると、遅延連鎖の相当する長さが調節されるように
する。遅延素子２４、２６は更に２つの制御入力Ｅ、Ｎ
を含み、これらの各々を経由してこれらの素子の順方向
インバータ２８及び復帰インバー３０又はループインバ
ータ３２を活性化する又は相当する遅延素子２４、２６
をリセットすることができる。この配置において、制御
入力Ｅ及びＮを経由しての遅延連鎖１２のアドレス指定
は、一度に１つのみのループインバータ３２が活性化さ
れるように行われる。これに加え、遅延素子２４、２６
のリセットも各電源印加（ｐｏｗｅｒ ｕｐ）時に自動
的に、最適に実行される。
配置遅延素子２４、２６は、順方向インバータ２８、復
帰インバータ３０ばかりでなく、ループインバータ３２
を当てがわれており、ループインバータ３２は、活性化
されると、遅延連鎖の相当する長さが調節されるように
する。遅延素子２４、２６は更に２つの制御入力Ｅ、Ｎ
を含み、これらの各々を経由してこれらの素子の順方向
インバータ２８及び復帰インバー３０又はループインバ
ータ３２を活性化する又は相当する遅延素子２４、２６
をリセットすることができる。この配置において、制御
入力Ｅ及びＮを経由しての遅延連鎖１２のアドレス指定
は、一度に１つのみのループインバータ３２が活性化さ
れるように行われる。これに加え、遅延素子２４、２６
のリセットも各電源印加（ｐｏｗｅｒ ｕｐ）時に自動
的に、最適に実行される。
【００３７】図４に示された第１種の遅延素子２４にお
いて、順方向インバータは順方向出力ＶA を伴うＮＯＲ
ゲート２８を含む。復帰出力（ｒｅｔｕｒｎ ｏｕｔｐ
ｕｔ）ＲA を伴う復帰インバータ３０はインバータ制御
入力ＩＳを有し、これを経由して、制御信号が０が印加
されるときこのインバータを活性化することができる。
ループインバータはＮＯＲゲート３２を含み、これの出
力が復帰インバータ３０の出力ＲA に接続される。ＮＯ
Ｒゲート３２は非反転制御入力ＮＳを有し、これを経由
してこのゲートを印加制御信号０によって活性化するこ
とができる。遅延素子２４の順方向入力ＶE は、ＮＯＲ
ゲート３２の入力及びＮＯＲゲート２８の入力に接続さ
れる。ＮＯＲゲート３２の１つの他の入力はＡＮＤゲー
ト４８の出力に接続され、このＡＮＤゲートの２つの入
力は遅延素子２４の制御入力Ｅ及び制御入力Ｎにそれぞ
れ接続される。制御入力Ｅは、なお、ＮＯＲゲート２８
の他の入力に接続される。これに加えて、他の制御入力
Ｅは復帰インバータ３０の反転制御入力ＩＳ及びＮＯＲ
ゲート３２の非反転制御入力ＮＳの両方に接続される。
いて、順方向インバータは順方向出力ＶA を伴うＮＯＲ
ゲート２８を含む。復帰出力（ｒｅｔｕｒｎ ｏｕｔｐ
ｕｔ）ＲA を伴う復帰インバータ３０はインバータ制御
入力ＩＳを有し、これを経由して、制御信号が０が印加
されるときこのインバータを活性化することができる。
ループインバータはＮＯＲゲート３２を含み、これの出
力が復帰インバータ３０の出力ＲA に接続される。ＮＯ
Ｒゲート３２は非反転制御入力ＮＳを有し、これを経由
してこのゲートを印加制御信号０によって活性化するこ
とができる。遅延素子２４の順方向入力ＶE は、ＮＯＲ
ゲート３２の入力及びＮＯＲゲート２８の入力に接続さ
れる。ＮＯＲゲート３２の１つの他の入力はＡＮＤゲー
ト４８の出力に接続され、このＡＮＤゲートの２つの入
力は遅延素子２４の制御入力Ｅ及び制御入力Ｎにそれぞ
れ接続される。制御入力Ｅは、なお、ＮＯＲゲート２８
の他の入力に接続される。これに加えて、他の制御入力
Ｅは復帰インバータ３０の反転制御入力ＩＳ及びＮＯＲ
ゲート３２の非反転制御入力ＮＳの両方に接続される。
【００３８】第１種の遅延素子２４の機能は、次の真理
値表から明白である。
値表から明白である。
【００３９】
【表１】
【００４０】この表は、両制御入力Ｅ、Ｎが値１を有す
るとき、遅延素子２４の２つの出力ＶA 及びＲA が値０
にリセットされることを指示する。
るとき、遅延素子２４の２つの出力ＶA 及びＲA が値０
にリセットされることを指示する。
【００４１】一方で制御入力Ｅが値０を呈しかつ制御入
力Ｎが値１を呈するとき、順方向インバータ２８及び復
帰インバータ３０は活性化されるのに対して、ループイ
ンバータ３２は不活性化される。したがって、順方向入
力ＶE の反転値￣ＶE が順方向出力ＶA に現れ、反転値
￣ＲE が復帰出力ＲA に現れる。
力Ｎが値１を呈するとき、順方向インバータ２８及び復
帰インバータ３０は活性化されるのに対して、ループイ
ンバータ３２は不活性化される。したがって、順方向入
力ＶE の反転値￣ＶE が順方向出力ＶA に現れ、反転値
￣ＲE が復帰出力ＲA に現れる。
【００４２】制御入力Ｅが値１を有し及び制御入力Ｎが
値０を有するとき、ループインバータ３２は活性化され
る。この場合において、順方向出力ＶA の値は０に等し
いのに対して、復帰出力ＲA の値は順方向入力ＶE の反
転値￣ＶE に等しい。この場合、遅延連鎖１２の長さ
は、この遅延素子のループインバータ３２によって決定
される。残りのループインバータは、不活性化されたの
ままである。
値０を有するとき、ループインバータ３２は活性化され
る。この場合において、順方向出力ＶA の値は０に等し
いのに対して、復帰出力ＲA の値は順方向入力ＶE の反
転値￣ＶE に等しい。この場合、遅延連鎖１２の長さ
は、この遅延素子のループインバータ３２によって決定
される。残りのループインバータは、不活性化されたの
ままである。
【００４３】図５に示された第２種の遅延素子２６にお
いて、順方向インバータはＮＡＮＤゲート２８を含み、
ループインバータはＮＡＮＤゲート３２を含む。ＮＡＮ
Ｄゲート３２の反転制御入力ＩＳは復帰インバータ３０
の非反転制御入力ＮＳと一括されて遅延素子２６の制御
入力Ｎに接続される。制御入力Ｎは更にＮＡＮＤゲート
２８の入力及びＯＲゲート５０の入力に接続され、ゲー
ト５０は他の入力を遅延素子２６の制御入力Ｅに接続さ
れる。ＯＲゲート５０の出力はＮＡＮＤゲート３２の入
力に接続され、ゲート３２は他の入力を有しこれに遅延
素子２６の順方向入力ＶE が接続される。遅延素子２６
の順方向入力ＶE に、ＮＡＮＤゲート２８の他の入力が
接続される。順方向出力ＶA は、ＮＡＮＤゲート２８の
出力によって形成される。復帰インバータ３０の出力及
びＮＡＮＤゲート３２の出力は遅延素子２６の復帰出力
ＲA に接続されるの対して、遅延素子２６の復帰入力Ｒ
Eは復帰インバータ３０の入力によって形成される。
いて、順方向インバータはＮＡＮＤゲート２８を含み、
ループインバータはＮＡＮＤゲート３２を含む。ＮＡＮ
Ｄゲート３２の反転制御入力ＩＳは復帰インバータ３０
の非反転制御入力ＮＳと一括されて遅延素子２６の制御
入力Ｎに接続される。制御入力Ｎは更にＮＡＮＤゲート
２８の入力及びＯＲゲート５０の入力に接続され、ゲー
ト５０は他の入力を遅延素子２６の制御入力Ｅに接続さ
れる。ＯＲゲート５０の出力はＮＡＮＤゲート３２の入
力に接続され、ゲート３２は他の入力を有しこれに遅延
素子２６の順方向入力ＶE が接続される。遅延素子２６
の順方向入力ＶE に、ＮＡＮＤゲート２８の他の入力が
接続される。順方向出力ＶA は、ＮＡＮＤゲート２８の
出力によって形成される。復帰インバータ３０の出力及
びＮＡＮＤゲート３２の出力は遅延素子２６の復帰出力
ＲA に接続されるの対して、遅延素子２６の復帰入力Ｒ
Eは復帰インバータ３０の入力によって形成される。
【００４４】第２種のこの遅延素子２６の機能は、次の
真理値表から明白である。
真理値表から明白である。
【００４５】
【表２】
【００４６】この表は、両制御入力Ｅ、Ｎが値１を有す
るとき、遅延素子２６の２つの出力ＶA 及びＲA が値１
にリセットされることを指示する。
るとき、遅延素子２６の２つの出力ＶA 及びＲA が値１
にリセットされることを指示する。
【００４７】制御入力Ｅが値０にセットされかつ制御入
力Ｎが値１にセットされるとき、順方向インバータ２８
及び復帰インバータ３０は活性化されるのに対して、ル
ープインバータ３２は不活性化されたままである。この
場合、順方向入力ＶE の反転値￣ＶE が順方向出力ＶA
に生じ、かつ復帰入力ＲE の反転値￣ＲE が復帰出力Ｒ
A に生じる。
力Ｎが値１にセットされるとき、順方向インバータ２８
及び復帰インバータ３０は活性化されるのに対して、ル
ープインバータ３２は不活性化されたままである。この
場合、順方向入力ＶE の反転値￣ＶE が順方向出力ＶA
に生じ、かつ復帰入力ＲE の反転値￣ＲE が復帰出力Ｒ
A に生じる。
【００４８】しかしながら、もし制御入力Ｅが値１を呈
しかつ制御入力値Ｎが値０を呈するならば、ループイン
バータ３２が活性化されて、順方向入力ＶE の反転値￣
ＶEを復帰出力ＲA に生じるに対して、順方向出力ＶA
は値１に保持される。
しかつ制御入力値Ｎが値０を呈するならば、ループイン
バータ３２が活性化されて、順方向入力ＶE の反転値￣
ＶEを復帰出力ＲA に生じるに対して、順方向出力ＶA
は値１に保持される。
【００４９】図２及び図３から明白なように、遅延連鎖
１２はその端に第１種の遅延素子２４を有し、これが出
力クロック信号ＴA を供給する。
１２はその端に第１種の遅延素子２４を有し、これが出
力クロック信号ＴA を供給する。
【００５０】遅延連鎖１２のトランジスタ能動回路の達
成は、通常のＣＭＯＳ構造からいくか逸脱している。全
てのインバータ２８、３０、及び３２は、各々の場合に
励振電流を制限する電流ミラーを含む。バイアス電圧発
生器は、スイッチングトランジスタに直列接続されたｐ
形ＦＥＴ及びｎ形ＦＥＴをゲートさせるために電圧を供
給する。したがって、各遅延素子２４及び２６の出力電
流は、チャネル長比によって容易に決定され得る。全て
のトランジスタの幅及びスイッチングトランジスタの長
さは、最小に短縮され得る。段間のスイッチング雑音を
低減しかつ電荷テークオーバ作用（ｃｈａｒｇｅ ｔａ
ｋｅｏｖｅｒ ｅｆｆｅｃｔｓ）を回避するために、電
流ミラートランジスタを出力に直接接続することができ
る。
成は、通常のＣＭＯＳ構造からいくか逸脱している。全
てのインバータ２８、３０、及び３２は、各々の場合に
励振電流を制限する電流ミラーを含む。バイアス電圧発
生器は、スイッチングトランジスタに直列接続されたｐ
形ＦＥＴ及びｎ形ＦＥＴをゲートさせるために電圧を供
給する。したがって、各遅延素子２４及び２６の出力電
流は、チャネル長比によって容易に決定され得る。全て
のトランジスタの幅及びスイッチングトランジスタの長
さは、最小に短縮され得る。段間のスイッチング雑音を
低減しかつ電荷テークオーバ作用（ｃｈａｒｇｅ ｔａ
ｋｅｏｖｅｒ ｅｆｆｅｃｔｓ）を回避するために、電
流ミラートランジスタを出力に直接接続することができ
る。
【００５１】遅延連鎖１２内の電流消費は、遅延素子２
４と２６との間のリポール（ｒｅｐｏｌｅ）されること
を必要とするキャパイタンスによって主として決定され
る。
４と２６との間のリポール（ｒｅｐｏｌｅ）されること
を必要とするキャパイタンスによって主として決定され
る。
【００５２】１ＭＨｚの設定値周波数は、遅延連鎖１２
のおよそ半分を活性化することによって正規条件（３
Ｖ、２７℃典型的製作パラメータ）の下で達成されるべ
きであり、これが正規値からの偏差に対して充分な余地
を残す。例えば、この回路が最小キャパシタスに対して
設計されている限り、各遅延素子に対して２×７０ｆＦ
のキャパシタンスが達成される。１６の遅延素子２４、
２６について３２のキャパシタンスをリポールするのに
必要な電流は、次によって表される。
のおよそ半分を活性化することによって正規条件（３
Ｖ、２７℃典型的製作パラメータ）の下で達成されるべ
きであり、これが正規値からの偏差に対して充分な余地
を残す。例えば、この回路が最小キャパシタスに対して
設計されている限り、各遅延素子に対して２×７０ｆＦ
のキャパシタンスが達成される。１６の遅延素子２４、
２６について３２のキャパシタンスをリポールするのに
必要な電流は、次によって表される。
【００５３】
【数１】
【００５４】１つの遅延素子２４、２６から次の遅延素
子への周波数の最大ステップは、１／６を超えてはなら
ない。したがって、遅延連鎖１２は、好適には、少なく
とも６つの遅延素子２４、２６を含むべきである。
子への周波数の最大ステップは、１／６を超えてはなら
ない。したがって、遅延連鎖１２は、好適には、少なく
とも６つの遅延素子２４、２６を含むべきである。
【００５５】種々の遅延素子２４、２６の遅延を、周波
数のステップを１／６より大きくすることなく遅延連鎖
の長さを増大することで以て、増大することができる。
例えば、第１３遅延素子は、第１遅延素子の遅延の２倍
の遅延を有することができる。
数のステップを１／６より大きくすることなく遅延連鎖
の長さを増大することで以て、増大することができる。
例えば、第１３遅延素子は、第１遅延素子の遅延の２倍
の遅延を有することができる。
【００５６】種々の遅延素子の遅延を、関連する電流ミ
ラー内の電流を規定するトランジスタのチャネル長を相
当するだけ増大することによって簡単に増大することが
できる。この仕方において、１つの遅延素子から次の遅
延素子への周波数のパーセンテージ変化を、多かれ少な
かれ一定に維持することができ、これによって製作パラ
メータの通常偏差を許容可能とする。
ラー内の電流を規定するトランジスタのチャネル長を相
当するだけ増大することによって簡単に増大することが
できる。この仕方において、１つの遅延素子から次の遅
延素子への周波数のパーセンテージ変化を、多かれ少な
かれ一定に維持することができ、これによって製作パラ
メータの通常偏差を許容可能とする。
【００５７】最初の９つの遅延素子２４、２６は、約１
０μＡの励振電流を供給することができ、次いで最大出
力は連続的に減少させられる。１ＭＨｚ以外の設定値周
波数に対しては、リーポールする電流は、簡単に、例え
ば、バイアス電圧発生器内の電流決定抵抗器を変化させ
ることによって、変化させることができる。
０μＡの励振電流を供給することができ、次いで最大出
力は連続的に減少させられる。１ＭＨｚ以外の設定値周
波数に対しては、リーポールする電流は、簡単に、例え
ば、バイアス電圧発生器内の電流決定抵抗器を変化させ
ることによって、変化させることができる。
【００５８】従来のＣＭＯＳインバータが、少なくとも
ループインバータとして採用されることがある。
ループインバータとして採用されることがある。
【００５９】遅延連鎖１２のアドレス指定又はその長さ
の各変化は、両制御入力Ｅ及びＮの値の相当する変化を
必要とする。両制御信号が同時に変化し、したがってリ
セット条件が短い瞬間に実現することができると云うこ
とは一般に保証され得ないから、たとえリセットモード
の迅速な生起があっても信号スパイクが生成されないよ
うに図２に示された状態が起こる瞬間にアドレスの変化
が有効でなければならない。
の各変化は、両制御入力Ｅ及びＮの値の相当する変化を
必要とする。両制御信号が同時に変化し、したがってリ
セット条件が短い瞬間に実現することができると云うこ
とは一般に保証され得ないから、たとえリセットモード
の迅速な生起があっても信号スパイクが生成されないよ
うに図２に示された状態が起こる瞬間にアドレスの変化
が有効でなければならない。
【００６０】分周器１４、補間論理回路２０、及び昇降
計数器１８は、遅延連鎖１２の出力で以てクロック駆動
される。このクロックパルスは、例えば、１ＭＨｚの周
波数を有しており、分周器１４によって、例えば、３２
で分周され、位相比較器１６内で３２ｋＨｚの規準周波
数と比較される。分周器１４は、例えば、１と１２７と
の間でプログラマブルである。
計数器１８は、遅延連鎖１２の出力で以てクロック駆動
される。このクロックパルスは、例えば、１ＭＨｚの周
波数を有しており、分周器１４によって、例えば、３２
で分周され、位相比較器１６内で３２ｋＨｚの規準周波
数と比較される。分周器１４は、例えば、１と１２７と
の間でプログラマブルである。
【００６１】位相比較器１６の出力信号は、次いで、１
０ビット昇降計数器１８の計数方向を指令し、この計数
器の５つの最上位ビットが遅延連鎖１２を直接アドレス
指定する。
０ビット昇降計数器１８の計数方向を指令し、この計数
器の５つの最上位ビットが遅延連鎖１２を直接アドレス
指定する。
【００６２】遅延連鎖１２内のクロックパルスの復帰縁
（ｒｅｔｕｒｎ ｅｄｇｅ）は、アドレスの変化の前に
ループ点又は反転点に到達しないことを保証する必要が
ある。最大調節可能周波数は、分周器１４、位相比較器
１６、補間論理回路２０、及び１０ビット昇降計数器１
８での遅延によって、正規的に制限される。このループ
（反転）点は、クロックサイクルの１／４の後に到達を
受ける。
（ｒｅｔｕｒｎ ｅｄｇｅ）は、アドレスの変化の前に
ループ点又は反転点に到達しないことを保証する必要が
ある。最大調節可能周波数は、分周器１４、位相比較器
１６、補間論理回路２０、及び１０ビット昇降計数器１
８での遅延によって、正規的に制限される。このループ
（反転）点は、クロックサイクルの１／４の後に到達を
受ける。
【００６３】もし遅延が過剰であるならば、このことが
雑音性信号スパイクを容易に起こさせる。この問題は、
クロックパルスの立上がり縁（ｅｄｇｅ）に続いてアド
レスを直接ロックすることによって、開始から正しく除
去され得る。その際、遅延連鎖の入力におけるロッキン
グ回路はクロックパルスの立下がり縁が起こるまで再び
透明にならないから、新アドレスを確立するために充分
な時間が利用可能である（半クロックサイクル）。この
時点におけるリセットモードの迅速な生起は、図２から
明白なようにもはや信号スパイクを起こさせない。
雑音性信号スパイクを容易に起こさせる。この問題は、
クロックパルスの立上がり縁（ｅｄｇｅ）に続いてアド
レスを直接ロックすることによって、開始から正しく除
去され得る。その際、遅延連鎖の入力におけるロッキン
グ回路はクロックパルスの立下がり縁が起こるまで再び
透明にならないから、新アドレスを確立するために充分
な時間が利用可能である（半クロックサイクル）。この
時点におけるリセットモードの迅速な生起は、図２から
明白なようにもはや信号スパイクを起こさせない。
【００６４】リセットモードが起こる場合、第１種の相
当する遅延素子２４は０にセットされるのに対して、第
２種の相当する遅延素子２６は１にセットされる。
当する遅延素子２４は０にセットされるのに対して、第
２種の相当する遅延素子２６は１にセットされる。
【００６５】例えば、３２にプリセットされた分周器１
４に対しては、１０ビット昇降計数器１８の計数方向を
３２クロックパルス前にはとても変化させ切れないか
ら、新情報が位相比較器１６の出力に現れているとき、
周波数ロック条件の下で昇降計数器１８が種々のクロッ
クサイクル中に誤った方向へ計数する公算がある。表現
を変えるならば、周波数がロック値の回りに揺転するお
それがある。３２クロックサイクルの後でも、計数方向
を瞬間的にセンシングすることはできない。実周波数と
設定値周波数とは遠く離れてはいないので、周波数偏差
を確立するには、３２ｋＨｚクロックサイクルの数サイ
クル分が必要であると云える。
４に対しては、１０ビット昇降計数器１８の計数方向を
３２クロックパルス前にはとても変化させ切れないか
ら、新情報が位相比較器１６の出力に現れているとき、
周波数ロック条件の下で昇降計数器１８が種々のクロッ
クサイクル中に誤った方向へ計数する公算がある。表現
を変えるならば、周波数がロック値の回りに揺転するお
それがある。３２クロックサイクルの後でも、計数方向
を瞬間的にセンシングすることはできない。実周波数と
設定値周波数とは遠く離れてはいないので、周波数偏差
を確立するには、３２ｋＨｚクロックサイクルの数サイ
クル分が必要であると云える。
【００６６】クロック発生器の応答を改善するために、
昇降計数器１８の５つの最上位ビットが遅延連鎖１２を
アドレス指定するのに使用されるの対して、残りの最下
位ビットは補間論理回路２０の５ビット二重計数器２２
の出力と組み合わせられる。５つの最下位ビットの値が
高いほど、１クロックサイクル当たり１ステップずつ遅
延連鎖１２がますなす頻繁に短縮される。５ビット二重
計数器２２を使用することは、遅延連鎖の短縮化が同じ
時間フレーム内で起こることを保証する。
昇降計数器１８の５つの最上位ビットが遅延連鎖１２を
アドレス指定するのに使用されるの対して、残りの最下
位ビットは補間論理回路２０の５ビット二重計数器２２
の出力と組み合わせられる。５つの最下位ビットの値が
高いほど、１クロックサイクル当たり１ステップずつ遅
延連鎖１２がますなす頻繁に短縮される。５ビット二重
計数器２２を使用することは、遅延連鎖の短縮化が同じ
時間フレーム内で起こることを保証する。
【００６７】次の表３はいつ遅延連鎖１２が各回に１ス
テップずつ短縮されるかを指示し、ここで５ビット二重
計数器２２の出力値は水平方向に与えられ、１０ビット
昇降計数器１８の５つの最下位ビットの値は垂直方向に
与えられる。
テップずつ短縮されるかを指示し、ここで５ビット二重
計数器２２の出力値は水平方向に与えられ、１０ビット
昇降計数器１８の５つの最下位ビットの値は垂直方向に
与えられる。
【００６８】
【表３】
【００６９】この後に、昇降計数器１８の５つの最下位
ビットの値に伴ってステップ変化周波数が上昇する。
ビットの値に伴ってステップ変化周波数が上昇する。
【００７０】補間論理回路２０は、周波数偏差が全体と
して短い時間区間内に減少させられるように、ロック状
態における制御周波数を上昇させることを支援する。
して短い時間区間内に減少させられるように、ロック状
態における制御周波数を上昇させることを支援する。
【００７１】図１に示されたクロック発生器の位相比較
器１６は、全ディジタルループ内の昇降計数器１８の計
数方向を規定するように働く。昇降計数器１８は相当す
る出力信号を供給し、これによって閉遅延連鎖１２の長
さ、したがって、設定値周波数が制御される。
器１６は、全ディジタルループ内の昇降計数器１８の計
数方向を規定するように働く。昇降計数器１８は相当す
る出力信号を供給し、これによって閉遅延連鎖１２の長
さ、したがって、設定値周波数が制御される。
【００７２】この目的に使用されるディジタル位相比較
器は、例えば、２つの入力Ｖ1 及びＶ2 （すなわち、図
１）の状態に従って昇降計数器１８の計数方向を確立す
る昇出力及び降出力を有する。この関係で、ディジタル
位相比較器は、２つの入力のどちらが先にその活性値を
呈するかに従って、指定された昇（ｕｐ）出力及び降
（ｄｏｗｎ）出力を、それぞれ、活性値にセットしかつ
活性値になる他の入力信号に続いてリセットするように
適当に設計され得る。この種の位相比較器はＰＬＬ回路
に既に採用されており、この回路においては両出力のデ
ューティサイクルが位相及び周波数偏差の測定値として
採用される。
器は、例えば、２つの入力Ｖ1 及びＶ2 （すなわち、図
１）の状態に従って昇降計数器１８の計数方向を確立す
る昇出力及び降出力を有する。この関係で、ディジタル
位相比較器は、２つの入力のどちらが先にその活性値を
呈するかに従って、指定された昇（ｕｐ）出力及び降
（ｄｏｗｎ）出力を、それぞれ、活性値にセットしかつ
活性値になる他の入力信号に続いてリセットするように
適当に設計され得る。この種の位相比較器はＰＬＬ回路
に既に採用されており、この回路においては両出力のデ
ューティサイクルが位相及び周波数偏差の測定値として
採用される。
【００７３】しかしながら、位相比較器を、図１に示さ
れたディジタルクロック発生器内に直接採用することは
できないが、それは、特に、昇降計数器１８を活性化す
るために、離散制御信号が好適には提供されるべきであ
り、これによって相当する計数方向が決定されるべきだ
からである。このような離散制御信号を生成する簡単な
１つの解決は、ディジタル位相比較器の昇出力及び降出
力を離散ＲＳフリップフロップのセット及びリセット入
力に接続し、このフリップフリロップの１つの出力上に
制御信号を取り出すことであり得よう。しかしながら、
この解決は、図６及び図７から明白なように既知のディ
ジタル位相比較器と使用するとき雑音性電圧スパイクを
生じることがある。
れたディジタルクロック発生器内に直接採用することは
できないが、それは、特に、昇降計数器１８を活性化す
るために、離散制御信号が好適には提供されるべきであ
り、これによって相当する計数方向が決定されるべきだ
からである。このような離散制御信号を生成する簡単な
１つの解決は、ディジタル位相比較器の昇出力及び降出
力を離散ＲＳフリップフロップのセット及びリセット入
力に接続し、このフリップフリロップの１つの出力上に
制御信号を取り出すことであり得よう。しかしながら、
この解決は、図６及び図７から明白なように既知のディ
ジタル位相比較器と使用するとき雑音性電圧スパイクを
生じることがある。
【００７４】図６において、既知のディジタル位相比較
器が、入力信号Ｖ1 及びＶ2 用の２つの入力、及び昇出
力３４及び降出力３６を有して示されている。
器が、入力信号Ｖ1 及びＶ2 用の２つの入力、及び昇出
力３４及び降出力３６を有して示されている。
【００７５】この既知のディジタル位相比較器の入力Ｖ
1 及びＶ2 は、２つの入力ゲート、すなわち、ＮＡＮＤ
ゲート５２及びＮＡＮＤゲート５４それぞれの入力を同
時に形成する。ＮＡＮＤゲート５２の出力は、一方で２
つのＮＡＮＤゲート５６’及び５６”を含むＲＳフリッ
プフロップ５６のセット入力Ｓに接続され、他方で出力
ゲート、すなわち、ＮＡＮＤゲート６０の入力に接続さ
れる。ＮＡＮＤゲート６０の出力は、ＮＡＮＤゲート５
２の他の入力に帰還される。ＮＡＮＤゲート６０の出力
は、同時に、このディジタル位相比較器の昇出力３４を
形成する。
1 及びＶ2 は、２つの入力ゲート、すなわち、ＮＡＮＤ
ゲート５２及びＮＡＮＤゲート５４それぞれの入力を同
時に形成する。ＮＡＮＤゲート５２の出力は、一方で２
つのＮＡＮＤゲート５６’及び５６”を含むＲＳフリッ
プフロップ５６のセット入力Ｓに接続され、他方で出力
ゲート、すなわち、ＮＡＮＤゲート６０の入力に接続さ
れる。ＮＡＮＤゲート６０の出力は、ＮＡＮＤゲート５
２の他の入力に帰還される。ＮＡＮＤゲート６０の出力
は、同時に、このディジタル位相比較器の昇出力３４を
形成する。
【００７６】対応して、ＮＡＮＤゲート５４の出力は、
一方で２つのＮＡＮＤゲート５８’及び５８”を含むＲ
Ｓフリップフロップ５８のセット入力Ｓに接続され、他
方で出力ゲート、すなわち、ＮＡＮＤゲート６２の入力
に接続される。立ち代わって、ＮＡＮＤゲート６２の出
力は、ＮＡＮＤゲート５４の他の入力に帰還され、ＮＡ
ＮＤゲート６２の出力は、同時に、このディジタル位相
比較器の降出力３６を形成する。
一方で２つのＮＡＮＤゲート５８’及び５８”を含むＲ
Ｓフリップフロップ５８のセット入力Ｓに接続され、他
方で出力ゲート、すなわち、ＮＡＮＤゲート６２の入力
に接続される。立ち代わって、ＮＡＮＤゲート６２の出
力は、ＮＡＮＤゲート５４の他の入力に帰還され、ＮＡ
ＮＤゲート６２の出力は、同時に、このディジタル位相
比較器の降出力３６を形成する。
【００７７】ＲＳフリップフロップ５６の出力Ｑは、一
方でＮＡＮＤゲート６０の他の入力に接続され、他方で
他のＮＡＮＤゲート６４の入力に接続される。ＲＳフリ
ップフロップ５８の出力Ｑは、一方でＮＡＮＤゲート６
２の他の入力に接続され、他方でＮＡＮＤゲート６４の
他の入力に接続される。ＮＡＮＤゲート６４は、２つの
他の入力を有し、これらはＮＡＮＤゲート５２の出力及
びＮＡＮＤゲート５４の出力に、それぞれ、接続され
る。ＮＡＮＤゲート６４の出力は、ＮＡＮＤゲート６０
の第３入力ばかりでなくＮＡＮＤゲート６２の第３入力
に接続され、これに加えて、ＲＳフリップフロップ５６
のリセット入力ＲばかりでなくＲＳフリップフロップ５
８の相当するリセット入力Ｒにも接続される。
方でＮＡＮＤゲート６０の他の入力に接続され、他方で
他のＮＡＮＤゲート６４の入力に接続される。ＲＳフリ
ップフロップ５８の出力Ｑは、一方でＮＡＮＤゲート６
２の他の入力に接続され、他方でＮＡＮＤゲート６４の
他の入力に接続される。ＮＡＮＤゲート６４は、２つの
他の入力を有し、これらはＮＡＮＤゲート５２の出力及
びＮＡＮＤゲート５４の出力に、それぞれ、接続され
る。ＮＡＮＤゲート６４の出力は、ＮＡＮＤゲート６０
の第３入力ばかりでなくＮＡＮＤゲート６２の第３入力
に接続され、これに加えて、ＲＳフリップフロップ５６
のリセット入力ＲばかりでなくＲＳフリップフロップ５
８の相当するリセット入力Ｒにも接続される。
【００７８】この既知のディジタル位相比較器におい
て、ＮＡＮＤゲート６４は、したがって、この位相比較
器の昇出力３４及び降出力３６を１にリセットし、かつ
２つのＲＳフリップフロップ５６及び５８を０にリセッ
トするように働く。
て、ＮＡＮＤゲート６４は、したがって、この位相比較
器の昇出力３４及び降出力３６を１にリセットし、かつ
２つのＲＳフリップフロップ５６及び５８を０にリセッ
トするように働く。
【００７９】その他の点では、この既知の位相比較器の
機能は図７に示された時間信号波形から明白であり、次
の説明はこの図を参照する。
機能は図７に示された時間信号波形から明白であり、次
の説明はこの図を参照する。
【００８０】Ｖ1 ＝０かつＶ2 ＝０であって、２つのＲ
Ｓフリップフロップ５６及び５８が値０にリセットされ
るとき、ディジタル位相比較器の２つの昇出力３４及び
降出力３６は各々値１にリセットされる。もしそのとき
入力信号Ｖ1 ＝１ならば、ＲＳフリップフロップ５６は
値１にリセットされる。位相比較器の昇出力３４及び降
出力３６は、値１を持ち続ける。
Ｓフリップフロップ５６及び５８が値０にリセットされ
るとき、ディジタル位相比較器の２つの昇出力３４及び
降出力３６は各々値１にリセットされる。もしそのとき
入力信号Ｖ1 ＝１ならば、ＲＳフリップフロップ５６は
値１にリセットされる。位相比較器の昇出力３４及び降
出力３６は、値１を持ち続ける。
【００８１】そこで、もしも他の入力信号Ｖ2 が値１を
呈するならば、他のＲＳフリップフロップ５８も、加え
て、値１にセットされるであろう。ディジタル位相比較
器の昇出力３４及び降出力３６は値１をなお持ち続け
る。入力信号Ｖ1 又は入力信号Ｖ2 の次の立下がり縁に
よって、位相比較器のそれぞれ相当する出力３４及び３
６は、活性値０にセットされる。
呈するならば、他のＲＳフリップフロップ５８も、加え
て、値１にセットされるであろう。ディジタル位相比較
器の昇出力３４及び降出力３６は値１をなお持ち続け
る。入力信号Ｖ1 又は入力信号Ｖ2 の次の立下がり縁に
よって、位相比較器のそれぞれ相当する出力３４及び３
６は、活性値０にセットされる。
【００８２】われわれは、いま、例えば、入力信号Ｖ1
がまず値０を呈し、次いで位相比較器の昇出力３４がこ
れに従って活性０にセットされると云うことを仮定す
る。降出力３６は、その値１を維持する。
がまず値０を呈し、次いで位相比較器の昇出力３４がこ
れに従って活性０にセットされると云うことを仮定す
る。降出力３６は、その値１を維持する。
【００８３】その後に入力信号Ｖ2 もまた値０を呈する
とき、昇出力３４は、欲するように、値１にセットされ
るが、しかし同時に欲しない０パルス（すなわち、図
７）が昇出力３６に実現して、これが、昇降計数器１８
が活性化されるとき、パルス信号雑音を生じるおそれが
ある。特に、昇降計数器１８（図１）に対して、その出
力に１つの他のＲＳフリップフロップを設けることによ
って、単一活性化信号を発生することは、直接的に可能
ではない。この場合もまた、回路が雑音を免れる保証は
ない。
とき、昇出力３４は、欲するように、値１にセットされ
るが、しかし同時に欲しない０パルス（すなわち、図
７）が昇出力３６に実現して、これが、昇降計数器１８
が活性化されるとき、パルス信号雑音を生じるおそれが
ある。特に、昇降計数器１８（図１）に対して、その出
力に１つの他のＲＳフリップフロップを設けることによ
って、単一活性化信号を発生することは、直接的に可能
ではない。この場合もまた、回路が雑音を免れる保証は
ない。
【００８４】しかしながら、代わって、もし入力信号Ｖ
2 が値０を呈するならば、降出力３６がまず値０にセッ
トされるであろう。そこで、もし入力信号Ｖ1 もまた値
０を呈するならば、先に０にセットされていた降出力３
６は１にセットされるであろう。しかしながら、この場
合、雑音性０パルスが昇出力３４に生じる（すなわち、
図７）。
2 が値０を呈するならば、降出力３６がまず値０にセッ
トされるであろう。そこで、もし入力信号Ｖ1 もまた値
０を呈するならば、先に０にセットされていた降出力３
６は１にセットされるであろう。しかしながら、この場
合、雑音性０パルスが昇出力３４に生じる（すなわち、
図７）。
【００８５】いま、図８に参照を転じると、本発明によ
るディジタル位相比較器の実施例が、図１に示された本
発明によるクロック発生器内に特に有利に使用され得る
ことが、明白になる。
るディジタル位相比較器の実施例が、図１に示された本
発明によるクロック発生器内に特に有利に使用され得る
ことが、明白になる。
【００８６】本発明によるこのディジタル位相比較器
は、２つの入力ゲート、すなわち、ＮＡＮＤゲート５２
及びＮＡＮＤゲート５４を含む。入力信号Ｖ1 はＮＡＮ
Ｄゲート５２の１つの入力に印加されるに対して、入力
信号Ｖ2 はＮＡＮＤゲート５４の１つの入力に現れる。
は、２つの入力ゲート、すなわち、ＮＡＮＤゲート５２
及びＮＡＮＤゲート５４を含む。入力信号Ｖ1 はＮＡＮ
Ｄゲート５２の１つの入力に印加されるに対して、入力
信号Ｖ2 はＮＡＮＤゲート５４の１つの入力に現れる。
【００８７】ＮＡＮＤゲート５２の出力は、一方で２つ
のＮＡＮＤゲート５６’及び５６”を含むＲＳフリップ
フロップ５６のセット入力￣Ｓに、他方で出力ゲート、
すなわち、ＮＡＮＤゲート６０の１つの入力に接続され
る。ＲＳフリップフロップ５６の出力Ｑは、ＮＡＮＤゲ
ート６０の他の入力に接続される。ディジタル位相比較
器の昇出力３４に接続されたＮＡＮＤゲート６０の出力
は、ＮＡＮＤゲート５２の他の入力に帰還される。
のＮＡＮＤゲート５６’及び５６”を含むＲＳフリップ
フロップ５６のセット入力￣Ｓに、他方で出力ゲート、
すなわち、ＮＡＮＤゲート６０の１つの入力に接続され
る。ＲＳフリップフロップ５６の出力Ｑは、ＮＡＮＤゲ
ート６０の他の入力に接続される。ディジタル位相比較
器の昇出力３４に接続されたＮＡＮＤゲート６０の出力
は、ＮＡＮＤゲート５２の他の入力に帰還される。
【００８８】ＮＡＮＤゲート５４の出力は、一方でＲＳ
フリップフロップ５８のセット入力￣Ｓに、他方で出力
ゲート、すなわち、ＮＡＮＤゲート６２の１つの入力に
接続される。ＲＳフリップフロップ５８の出力Ｑは、Ｎ
ＡＮＤゲート６２の他の入力に接続される。ディジタル
位相比較器の降出力３６を形成するＮＡＮＤゲート６２
の出力は、ＮＡＮＤゲート５４の他の入力に帰還され
る。
フリップフロップ５８のセット入力￣Ｓに、他方で出力
ゲート、すなわち、ＮＡＮＤゲート６２の１つの入力に
接続される。ＲＳフリップフロップ５８の出力Ｑは、Ｎ
ＡＮＤゲート６２の他の入力に接続される。ディジタル
位相比較器の降出力３６を形成するＮＡＮＤゲート６２
の出力は、ＮＡＮＤゲート５４の他の入力に帰還され
る。
【００８９】ここまでは、このディジタル位相比較器
は、図６に示されたものと同等であり、したがって、同
様の参照符号は同様のゲートに対して使用される。
は、図６に示されたものと同等であり、したがって、同
様の参照符号は同様のゲートに対して使用される。
【００９０】しかしながら、図８に示された本発明によ
る位相比較器においては、既知の位相比較器（すなわ
ち、図６）内に提供されたＮＡＮＤゲートの機能が、３
つのＮＡＮＤゲート４０、４２、６８、及びＮＯＲゲー
ト６６によって共用される。加えて、回路を規定状態
へ、好適には、電力投入時へ復帰させるために他のリセ
ット入力
る位相比較器においては、既知の位相比較器（すなわ
ち、図６）内に提供されたＮＡＮＤゲートの機能が、３
つのＮＡＮＤゲート４０、４２、６８、及びＮＯＲゲー
ト６６によって共用される。加えて、回路を規定状態
へ、好適には、電力投入時へ復帰させるために他のリセ
ット入力
【外１】 ＣＫが設けられる。本発明によるディジタル位相比較器
の１つのこのような構成配置の実施例は、再び図８を参
照する次の説明からいま明白になる。
の１つのこのような構成配置の実施例は、再び図８を参
照する次の説明からいま明白になる。
【００９１】この図を参照すると、ＲＳフリップフロッ
プ５６の出力Ｑは、更に、ＮＡＮＤゲート４０の入力に
接続され、後者の出力はＮＡＮＤゲート６２の他の入力
に接続される。
プ５６の出力Ｑは、更に、ＮＡＮＤゲート４０の入力に
接続され、後者の出力はＮＡＮＤゲート６２の他の入力
に接続される。
【００９２】したがって、ＲＳフリップフロップ５８の
出力Ｑは、加えて、ＮＡＮＤゲート４２の入力に接続さ
れ、後者の出力はＮＡＮＤゲート６０の他の入力に接続
される。
出力Ｑは、加えて、ＮＡＮＤゲート４２の入力に接続さ
れ、後者の出力はＮＡＮＤゲート６０の他の入力に接続
される。
【００９３】ＮＡＮＤゲート４０の他の入力はＮＡＮＤ
ゲート５２の出力に接続されるに対して、ＮＡＮＤゲー
ト４２の他の入力はＮＡＮＤゲート５４の出力に接続さ
れる。
ゲート５２の出力に接続されるに対して、ＮＡＮＤゲー
ト４２の他の入力はＮＡＮＤゲート５４の出力に接続さ
れる。
【００９４】ＲＳフリップフロップ５６の出力￣ＱはＮ
ＯＲゲート６６の入力に接続され、後者の他の入力はＲ
Ｓフリップフロップ５８の相当する出力￣Ｑに接続され
る。ＮＯＲゲート６６の出力は他のＮＡＮＤゲート６８
の１つの入力に接続され、後者の他の２つの入力は、そ
れぞれ、ＮＡＮＤゲート５２の出力及びＮＡＮＤゲート
５４の出力に接続される。ＮＡＮＤゲート６８の出力
は、ＲＳフリップフロップ５６の１つのリセット入力￣
Ｒ及びＲＳフリップフロップ５８の１つのリセット入力
￣Ｒの両方に接続される。
ＯＲゲート６６の入力に接続され、後者の他の入力はＲ
Ｓフリップフロップ５８の相当する出力￣Ｑに接続され
る。ＮＯＲゲート６６の出力は他のＮＡＮＤゲート６８
の１つの入力に接続され、後者の他の２つの入力は、そ
れぞれ、ＮＡＮＤゲート５２の出力及びＮＡＮＤゲート
５４の出力に接続される。ＮＡＮＤゲート６８の出力
は、ＲＳフリップフロップ５６の１つのリセット入力￣
Ｒ及びＲＳフリップフロップ５８の１つのリセット入力
￣Ｒの両方に接続される。
【００９５】これに加えて、本発明よるこのディジタル
位相比較器は追加のリセット入力
位相比較器は追加のリセット入力
【外２】 ＣＫを備え、その上、この入力は、ＲＳフリップフロッ
プ５６の他のリセット入力Ｒ、ＲＳフリップフロップ５
８の他のリセット入力￣Ｒ、ＮＡＮＤゲート５２の他の
入力ばかりでなくＮＡＮＤゲート５４の他の入力に接続
される。
プ５６の他のリセット入力Ｒ、ＲＳフリップフロップ５
８の他のリセット入力￣Ｒ、ＮＡＮＤゲート５２の他の
入力ばかりでなくＮＡＮＤゲート５４の他の入力に接続
される。
【００９６】本発明よるディジタル位相比較器が機能す
る仕方は、いま、図９に示された時間信号波形を考察す
ることから明白になるが、この図は時間の関数として２
つの入力信号Ｖ1 、Ｖ2 ばりでなく昇出力３４及び降出
力３６を図解する。
る仕方は、いま、図９に示された時間信号波形を考察す
ることから明白になるが、この図は時間の関数として２
つの入力信号Ｖ1 、Ｖ2 ばりでなく昇出力３４及び降出
力３６を図解する。
【００９７】両入力信号Ｖ1 及びＶ2 が各々０かつ両Ｒ
Ｓフリップフロップ５６及び５８が０（出力Ｑ）にリセ
ットされるとき、本発明によるディジタル位相比較器の
昇出力３４及び降出力３６は１にリセットされる。この
規定された出力状態において、位相比較器は、特に、追
加のリセット
Ｓフリップフロップ５６及び５８が０（出力Ｑ）にリセ
ットされるとき、本発明によるディジタル位相比較器の
昇出力３４及び降出力３６は１にリセットされる。この
規定された出力状態において、位相比較器は、特に、追
加のリセット
【外３】 ＣＫにおける０パルスによってセットされ得る。
【００９８】加えて、入力信号Ｖ1 が値１を呈すると
き、指定ＲＳフリップフロップ５６は、値１（出力Ｑ）
にセットされる。
き、指定ＲＳフリップフロップ５６は、値１（出力Ｑ）
にセットされる。
【００９９】次いで入力信号Ｖ2 が値１を呈するとき、
他のＲＳフリップフロップ５８もまた値１（出力Ｑ）に
セットされ、これによってＮＯＲゲート６６の出力が値
０から１へ変化するが、これはＲＳフリップフロップ５
６の出力￣ＱばかりでなくＲＳフリップフロップ５８の
出力￣Ｑの両方が各々値０を呈するからである。
他のＲＳフリップフロップ５８もまた値１（出力Ｑ）に
セットされ、これによってＮＯＲゲート６６の出力が値
０から１へ変化するが、これはＲＳフリップフロップ５
６の出力￣ＱばかりでなくＲＳフリップフロップ５８の
出力￣Ｑの両方が各々値０を呈するからである。
【０１００】もし入力信号Ｖ1 がそこでまずその値を１
から０に再び変化するならば、これに従って、活性０が
昇出力３４においてセットされる。ここで重要なこと
は、入力信号Ｖ1 の変化に起因して、ＮＡＮＤゲート４
０の出力もまた値０にセットされると云うことである。
から０に再び変化するならば、これに従って、活性０が
昇出力３４においてセットされる。ここで重要なこと
は、入力信号Ｖ1 の変化に起因して、ＮＡＮＤゲート４
０の出力もまた値０にセットされると云うことである。
【０１０１】他の入力信号Ｖ2 がまた値０を呈すると
き、ＲＳフリップフロップ５８はまず値０（出力Ｑ）に
リセットされる。ＮＡＮＤゲート５４の出力が値１なら
ば、値０がまたまずＮＡＮＤゲート６８の出力にまず起
こり、これがまた他のＲＳフリップフロップ５６を値０
（出力Ｑ）にリセットさせる。したがって、ディジタル
位相比較器の昇出力３４は値１にリセットされる。ＲＳ
フリップフロップ５６が０（出力Ｑ）にリセットされて
しまうまで、（その前には、ＲＳフリップフロップ５８
の出力Ｑが既に値０にセットされている）ＮＡＮＤゲー
ト４０がまずその出力に値０を維持しているので、ディ
ジタル位相比較器の降出力３６は、昇出力３４が値１に
リセットされるのと同時に、その現存する値１に維持
（ロック）される。ＲＳフリップフロップ５６がリセッ
トされた後ＮＡＮＤゲート４０の出力が再び値１を呈す
るときには、ＲＳフリップフロップ５８の出力Ｑが値０
を呈するや否や、ＮＡＮＤゲート６２が降出力３６に値
１を維持し続けると云うことが既に保証されている。
き、ＲＳフリップフロップ５８はまず値０（出力Ｑ）に
リセットされる。ＮＡＮＤゲート５４の出力が値１なら
ば、値０がまたまずＮＡＮＤゲート６８の出力にまず起
こり、これがまた他のＲＳフリップフロップ５６を値０
（出力Ｑ）にリセットさせる。したがって、ディジタル
位相比較器の昇出力３４は値１にリセットされる。ＲＳ
フリップフロップ５６が０（出力Ｑ）にリセットされて
しまうまで、（その前には、ＲＳフリップフロップ５８
の出力Ｑが既に値０にセットされている）ＮＡＮＤゲー
ト４０がまずその出力に値０を維持しているので、ディ
ジタル位相比較器の降出力３６は、昇出力３４が値１に
リセットされるのと同時に、その現存する値１に維持
（ロック）される。ＲＳフリップフロップ５６がリセッ
トされた後ＮＡＮＤゲート４０の出力が再び値１を呈す
るときには、ＲＳフリップフロップ５８の出力Ｑが値０
を呈するや否や、ＮＡＮＤゲート６２が降出力３６に値
１を維持し続けると云うことが既に保証されている。
【０１０２】ＲＳフリップフロップ５８がリセットされ
てしまうや否や、値０がＮＯＲゲート６６の出力に実現
し、これが、立ち代わって、ＮＡＮＤゲート６８の出力
を値１にセットさせるので、それゆえＮＡＮＤゲート６
８の出力における又は２つのＲＳフリップフロップ５
６、５８のリセット入力￣Ｒにおけるリセットパルスが
終端される。
てしまうや否や、値０がＮＯＲゲート６６の出力に実現
し、これが、立ち代わって、ＮＡＮＤゲート６８の出力
を値１にセットさせるので、それゆえＮＡＮＤゲート６
８の出力における又は２つのＲＳフリップフロップ５
６、５８のリセット入力￣Ｒにおけるリセットパルスが
終端される。
【０１０３】代わって、もし入力信号Ｖ2 がまず値０を
呈するならば、ディジタル位相比較器の降出力３６がま
ず０にセットされる。次いで、もしも入力信号Ｖ1 が値
０に変化するならば、昇出力３４にどんな負パルスを実
現することなく降出力３６もまた０にリセットされる。
この場合、ＮＡＮＤゲート４２は、値１が昇出力３４に
維持される、すなわち、ロックされることを保証する。
呈するならば、ディジタル位相比較器の降出力３６がま
ず０にセットされる。次いで、もしも入力信号Ｖ1 が値
０に変化するならば、昇出力３４にどんな負パルスを実
現することなく降出力３６もまた０にリセットされる。
この場合、ＮＡＮＤゲート４２は、値１が昇出力３４に
維持される、すなわち、ロックされることを保証する。
【０１０４】２つの入力信号Ｖ2 及びＶ2 が一致して負
指向するとき或るパルスが昇出力３４及び降出力３６の
両方に起こると云う事実は、決定的に重大ではなく、そ
れは、この場合、正しい又は間違った計数方向と云うも
のが存在しないからである。
指向するとき或るパルスが昇出力３４及び降出力３６の
両方に起こると云う事実は、決定的に重大ではなく、そ
れは、この場合、正しい又は間違った計数方向と云うも
のが存在しないからである。
【０１０５】この構成配置の結果として、活性０信号が
どの或る時刻においても２つの出力３４及び３６の１つ
のみに存在することが保証される。しかしながら、い
ま、単一ＲＳフリップフロップ３８を、特に図８から明
白なように昇降計数器１８（すなわち、図１）に対して
単一活性化信号を発生するために使用することができ
る。この配置において、昇出力３４をＲＳフリップフロ
ップ３８のセット入力Ｓに、及び降出力３６をそのリセ
ット入力Ｒに接続することが有効である。ＲＳフリップ
フロップ３８の出力Ｑは、図１に示されたディジタルク
ロック発生器の昇降計数器１８の計数方向を指令する。
どの或る時刻においても２つの出力３４及び３６の１つ
のみに存在することが保証される。しかしながら、い
ま、単一ＲＳフリップフロップ３８を、特に図８から明
白なように昇降計数器１８（すなわち、図１）に対して
単一活性化信号を発生するために使用することができ
る。この配置において、昇出力３４をＲＳフリップフロ
ップ３８のセット入力Ｓに、及び降出力３６をそのリセ
ット入力Ｒに接続することが有効である。ＲＳフリップ
フロップ３８の出力Ｑは、図１に示されたディジタルク
ロック発生器の昇降計数器１８の計数方向を指令する。
【０１０６】しかしながら、本発明によるディジタル位
相比較器は、図１に示された特にクロック発生器内にお
けるような全ディジタルループ内のみならず、また、例
えば、発振器との組み合わせ、例えば、アナログループ
内の使用に供されてもよい。
相比較器は、図１に示された特にクロック発生器内にお
けるような全ディジタルループ内のみならず、また、例
えば、発振器との組み合わせ、例えば、アナログループ
内の使用に供されてもよい。
【０１０７】これに加えて、活性０信号の代わりに、活
性１信号を使用することもまた原理的に可能であり、こ
の目的のためには、相当する共役的回路構成配置が選択
されることになる。最後に、ＲＳフリップフロップ３８
の代わりに、ディジタル昇降計数器に対する単一活性化
信号を発生するものならばどんな他の適当な終端回路が
提供されてもよい。
性１信号を使用することもまた原理的に可能であり、こ
の目的のためには、相当する共役的回路構成配置が選択
されることになる。最後に、ＲＳフリップフロップ３８
の代わりに、ディジタル昇降計数器に対する単一活性化
信号を発生するものならばどんな他の適当な終端回路が
提供されてもよい。
【０１０８】電力投入時、遅延連鎖１６の長さをその最
大値にリセットすることが有効であり、そうすれば、分
周器の出力に生成される周波数が規準周波数と多かれ少
なかれ同じになるまで位相比較器は、好適には、その昇
出力を活性値にセットする。
大値にリセットすることが有効であり、そうすれば、分
周器の出力に生成される周波数が規準周波数と多かれ少
なかれ同じになるまで位相比較器は、好適には、その昇
出力を活性値にセットする。
【０１０９】
【発明の効果】設定周波数での位相のどんな偏移も、例
えば、位相偏移が臨界値を超えるや否や遅延連鎖内のス
イッチング段の範囲を縮小することによって及び／又は
分周器の出力信号を規準周波数信号と同期させることに
よって中和され、設定値の回りのどんな振動（ジッタ）
の振幅も顕著に減少することを可能にする。周波数の迅
速な偏差もまた最小にされるから、周波数の指数関数的
精確調節か可能であり、それゆえに非同期データ変換の
プロトコルでさえも使用することができる。
えば、位相偏移が臨界値を超えるや否や遅延連鎖内のス
イッチング段の範囲を縮小することによって及び／又は
分周器の出力信号を規準周波数信号と同期させることに
よって中和され、設定値の回りのどんな振動（ジッタ）
の振幅も顕著に減少することを可能にする。周波数の迅
速な偏差もまた最小にされるから、周波数の指数関数的
精確調節か可能であり、それゆえに非同期データ変換の
プロトコルでさえも使用することができる。
【０１１０】この回路はプログラミングを可能とするか
ら、簡単な取扱いが保証される。制御動作を簡単に破棄
しかつ離散周波数を望むようにプログラムすることがで
きる。閉制御ループを不活性化すること及び低周波数を
選択することは、結果的に完全なシステムの電流消費を
更に低減する。
ら、簡単な取扱いが保証される。制御動作を簡単に破棄
しかつ離散周波数を望むようにプログラムすることがで
きる。閉制御ループを不活性化すること及び低周波数を
選択することは、結果的に完全なシステムの電流消費を
更に低減する。
【０１１１】正規的に、閉ループ制御は、全連鎖長の電
力投入時に、すなわち、最低可能周波数において開始す
る。
力投入時に、すなわち、最低可能周波数において開始す
る。
【０１１２】例えば、完全遅延連鎖について規準周波数
の１サイクル内に発生されるクロックパルスを計数し、
設定値長さを計算し、このようにしてこの遅延連鎖をこ
の計算値にプリセットし、それゆに電力投入後の調節に
必要な全時間を短縮することによって、この遅延連鎖を
セットするに要する時間を更に短縮することができる。
の１サイクル内に発生されるクロックパルスを計数し、
設定値長さを計算し、このようにしてこの遅延連鎖をこ
の計算値にプリセットし、それゆに電力投入後の調節に
必要な全時間を短縮することによって、この遅延連鎖を
セットするに要する時間を更に短縮することができる。
【０１１３】以上の説明に関して更に以下の項を開示す
る。
る。
【０１１４】（１） クロック発生器が基準発振器と、
調節可能発振器１２と、分周器１４と、位相比較器１６
とを有し、前記分周器１４が前記調節可能発振器１２の
出力と前記位相比較器１６の１つの入力との間に挿入さ
れ、前記基準発振器１０の出力が前記位相比較器１６の
他の入力に接続され、前記調節可能発振器１２の調節が
前記位相比較器１６の出力に依存する前記クロック発生
器であって、前記調節可能発振器はディジタル閉遅延連
鎖１２であることと、前記分周器はディジタルプログラ
マブル分周器１４であり、前記位相比較器１６の出力と
前記遅延連鎖１２との間にディジタル昇降計数器１８が
接続され、前記昇降計数器の計数方向は前記位相比較器
１６の出力信号によって決定され、前記昇降計数器によ
って前記遅延連鎖１２の相当する長さが調節可能である
こととを特徴とするクロック発生器。
調節可能発振器１２と、分周器１４と、位相比較器１６
とを有し、前記分周器１４が前記調節可能発振器１２の
出力と前記位相比較器１６の１つの入力との間に挿入さ
れ、前記基準発振器１０の出力が前記位相比較器１６の
他の入力に接続され、前記調節可能発振器１２の調節が
前記位相比較器１６の出力に依存する前記クロック発生
器であって、前記調節可能発振器はディジタル閉遅延連
鎖１２であることと、前記分周器はディジタルプログラ
マブル分周器１４であり、前記位相比較器１６の出力と
前記遅延連鎖１２との間にディジタル昇降計数器１８が
接続され、前記昇降計数器の計数方向は前記位相比較器
１６の出力信号によって決定され、前記昇降計数器によ
って前記遅延連鎖１２の相当する長さが調節可能である
こととを特徴とするクロック発生器。
【０１１５】（２） 第１項記載のクロック発生器であ
って、前記遅延連鎖１２が該遅延連鎖の出力信号によっ
てクロック駆動される二重計数器２２を含む補間論理回
路２０を当てがわれ、前記二重計数器の計数は前記昇降
計数器１８の出力信号の或るいくつかの最下位ビットの
値と組み合わされて、前記最下位ビットの前記値の関数
として、各クロックサイクル中に一度に１ステップずつ
前記遅延連鎖の長さの変化の数を規定するのに対して、
前記昇降計数器の前記出力信号の残りの最上位ビットは
前記遅延連鎖１２を直接アドレス指定することを特徴と
するクロック発生器。
って、前記遅延連鎖１２が該遅延連鎖の出力信号によっ
てクロック駆動される二重計数器２２を含む補間論理回
路２０を当てがわれ、前記二重計数器の計数は前記昇降
計数器１８の出力信号の或るいくつかの最下位ビットの
値と組み合わされて、前記最下位ビットの前記値の関数
として、各クロックサイクル中に一度に１ステップずつ
前記遅延連鎖の長さの変化の数を規定するのに対して、
前記昇降計数器の前記出力信号の残りの最上位ビットは
前記遅延連鎖１２を直接アドレス指定することを特徴と
するクロック発生器。
【０１１６】（３） 第１項又は第２項記載のクロック
発生器であって、前記遅延連鎖１２は直列接続された複
数の遅延素子２４、２６を含み、該遅延素子の各々が順
方向インバータ２８と、復帰インバータ３０とばかりで
なくループインバータ３２を含み、該ループインバータ
の活性化によって前記遅延連鎖の各長さが調整可能であ
ることを特徴とするクロック発生器。
発生器であって、前記遅延連鎖１２は直列接続された複
数の遅延素子２４、２６を含み、該遅延素子の各々が順
方向インバータ２８と、復帰インバータ３０とばかりで
なくループインバータ３２を含み、該ループインバータ
の活性化によって前記遅延連鎖の各長さが調整可能であ
ることを特徴とするクロック発生器。
【０１１７】（４） 第３項記載のクロック発生器であ
って、前記遅延素子２４、２６は制御入力（Ｅ、Ｎ）を
有し、該制御入力を経由して前記遅延素子の前記順方向
インバータ２８及び前記遅延素子の前記復帰インバータ
３０又は前記遅延素子のループインバータ３２が活性化
され得るか又は相当する前記遅延素子２４、２６がリセ
ットされ得ることを特徴とするクロック発生器。
って、前記遅延素子２４、２６は制御入力（Ｅ、Ｎ）を
有し、該制御入力を経由して前記遅延素子の前記順方向
インバータ２８及び前記遅延素子の前記復帰インバータ
３０又は前記遅延素子のループインバータ３２が活性化
され得るか又は相当する前記遅延素子２４、２６がリセ
ットされ得ることを特徴とするクロック発生器。
【０１１８】（５） 第４項記載のクロック発生器であ
って、前記制御入力（Ｅ、Ｎ）を経由しての前記遅延連
差１２のアドレス指定は一度に１つのみのループインバ
ータ３２が活性化されるように行われることを特徴とす
るクロック発生器。
って、前記制御入力（Ｅ、Ｎ）を経由しての前記遅延連
差１２のアドレス指定は一度に１つのみのループインバ
ータ３２が活性化されるように行われることを特徴とす
るクロック発生器。
【０１１９】（６） 第３項から第５項記載のクロック
発生器であって、前記遅延連鎖１２は、遅延素子の出力
がリセット条件において論理の０である第１種の遅延素
子２４と、遅延素子の出力がリセット条件において論理
の１である第２種の遅延素子２６とを交互に有すること
を特徴とするクロック発生器。
発生器であって、前記遅延連鎖１２は、遅延素子の出力
がリセット条件において論理の０である第１種の遅延素
子２４と、遅延素子の出力がリセット条件において論理
の１である第２種の遅延素子２６とを交互に有すること
を特徴とするクロック発生器。
【０１２０】（７） 第６項記載のクロック発生器であ
って、前記遅延素子２４、２６は電力投入時に自動的に
リセットされることを特徴とするクロック発生器。
って、前記遅延素子２４、２６は電力投入時に自動的に
リセットされることを特徴とするクロック発生器。
【０１２１】（８） 第６項又は第７項記載のクロック
発生器であって、前記遅延連鎖１２）は出力クロック信
号（ＴA ）を供給する端に第１種の遅延素子２４を有す
ることを特徴とするクロック発生器。
発生器であって、前記遅延連鎖１２）は出力クロック信
号（ＴA ）を供給する端に第１種の遅延素子２４を有す
ることを特徴とするクロック発生器。
【０１２２】（９） 第３項から第８項のうちいずれか
１に記載のクロック発生器であって、前記遅延連鎖１２
は少なくとも６つの遅延素子２４、２６を含むことを特
徴とするクロック発生器。
１に記載のクロック発生器であって、前記遅延連鎖１２
は少なくとも６つの遅延素子２４、２６を含むことを特
徴とするクロック発生器。
【０１２３】（１０） 第３項から第９項に記載のクロ
ック発生器であって、前記遅延素子２４、２６は少なく
とも部分的に異なる遅延を有することを特徴とするクロ
ック発生器。
ック発生器であって、前記遅延素子２４、２６は少なく
とも部分的に異なる遅延を有することを特徴とするクロ
ック発生器。
【０１２４】（１１） 第１０項に記載のクロック発生
器であって、遅延連鎖の長さを増大するに当たって追加
される前記遅延素子２４、２６はもっと短い遅延連鎖長
に対して必要である遅延素子２４、２６よりも高い遅延
を有することを特徴とするクロック発生器。
器であって、遅延連鎖の長さを増大するに当たって追加
される前記遅延素子２４、２６はもっと短い遅延連鎖長
に対して必要である遅延素子２４、２６よりも高い遅延
を有することを特徴とするクロック発生器。
【０１２５】（１２） 第３項から第１１項に記載のク
ロック発生器であって、前記インバータ２８、３０、３
２は各場合において励振電流を制限するミラー回路を含
むことを特徴とするクロック発生器。
ロック発生器であって、前記インバータ２８、３０、３
２は各場合において励振電流を制限するミラー回路を含
むことを特徴とするクロック発生器。
【０１２６】（１３） 第３項から第１２項に記載のク
ロック発生器であって、前記インバータ２８、３０、３
２は、各々、スイッチングトランジスタに直列接続され
たｐ形ＭＯＳＦＥＴとｎ形ＭＯＳＦＥＴとを含むことを
特徴とするクロック発生器。
ロック発生器であって、前記インバータ２８、３０、３
２は、各々、スイッチングトランジスタに直列接続され
たｐ形ＭＯＳＦＥＴとｎ形ＭＯＳＦＥＴとを含むことを
特徴とするクロック発生器。
【０１２７】（１４） 第３項から第１３項に記載のク
ロック発生器であって、個別の前記遅延素子２４、２６
は励振電流を決定する前記電流ミラーのトランジスタの
チャネル長によって少なくとも実質的に決定されること
を特徴とするクロック発生器。
ロック発生器であって、個別の前記遅延素子２４、２６
は励振電流を決定する前記電流ミラーのトランジスタの
チャネル長によって少なくとも実質的に決定されること
を特徴とするクロック発生器。
【０１２８】（１５） 第１項から第１４項のうちいず
れか１つによるクロック発生器内に特に使用されるディ
ジタル位相比較器が２つの入力信号（Ｖ1 、Ｖ2 ）の状
態に従って調整可能発振器１８を活性化するために昇出
力３４と降出力３６を有し、前記２つの入力信号
（Ｖ1 、Ｖ2 ）のうちのどちらがまず該信号の活性値
（０）を呈するかに従って、指定昇出力３４及び指定降
出力３６が、それぞれ、活性値（０）にセットされかつ
他の入力信号が活性になるのに続いてリセットされるよ
うになっている前記ディジタル位相比較器であって、他
の出力（３４、３６）のリセット中に、不活性化出力３
４、３６を不活性化状態にロックする手段４０、４２を
設けられていることを特徴とするディジタル位相比較
器。
れか１つによるクロック発生器内に特に使用されるディ
ジタル位相比較器が２つの入力信号（Ｖ1 、Ｖ2 ）の状
態に従って調整可能発振器１８を活性化するために昇出
力３４と降出力３６を有し、前記２つの入力信号
（Ｖ1 、Ｖ2 ）のうちのどちらがまず該信号の活性値
（０）を呈するかに従って、指定昇出力３４及び指定降
出力３６が、それぞれ、活性値（０）にセットされかつ
他の入力信号が活性になるのに続いてリセットされるよ
うになっている前記ディジタル位相比較器であって、他
の出力（３４、３６）のリセット中に、不活性化出力３
４、３６を不活性化状態にロックする手段４０、４２を
設けられていることを特徴とするディジタル位相比較
器。
【０１２９】（１６） 第１５項記載のディジタル位相
比較器であって、前記昇出力３４と前記降出力３６とは
出力ＲＳフリップフロップ３８を有することと、前記昇
出力３４と前記降出力３６とは前記出力ＲＳフリップフ
ロップ３８のセット入力Ｓとリセット入力（Ｒ）とにそ
れぞれ接続され、前記出力ＲＳフリップフロップ３８は
出力（Ｑ）に前記調節可能発振器１８に対する単一活性
化信号を供給することとを特徴とするディジタル位相比
較器。
比較器であって、前記昇出力３４と前記降出力３６とは
出力ＲＳフリップフロップ３８を有することと、前記昇
出力３４と前記降出力３６とは前記出力ＲＳフリップフ
ロップ３８のセット入力Ｓとリセット入力（Ｒ）とにそ
れぞれ接続され、前記出力ＲＳフリップフロップ３８は
出力（Ｑ）に前記調節可能発振器１８に対する単一活性
化信号を供給することとを特徴とするディジタル位相比
較器。
【０１３０】（１７） 第１５項又は第１６項記載のデ
ィジタル位相比較器であって、前記調節可能発振器はデ
ィジタル昇降計数器１８によって制御されるディジタル
閉遅延連鎖１２を含み、前記昇降計数器１８の計数方向
は前記活性化信号によって指定可能でああることを特徴
とするディジタル位相比較器。
ィジタル位相比較器であって、前記調節可能発振器はデ
ィジタル昇降計数器１８によって制御されるディジタル
閉遅延連鎖１２を含み、前記昇降計数器１８の計数方向
は前記活性化信号によって指定可能でああることを特徴
とするディジタル位相比較器。
【０１３１】（１８） 第１５項又は第１６項記載のデ
ィジタル位相比較器であって、前記調節可能発振器は電
圧制御発振器であることを特徴とするディジタル位相比
較器。
ィジタル位相比較器であって、前記調節可能発振器は電
圧制御発振器であることを特徴とするディジタル位相比
較器。
【０１３２】（１９） クロック発生器は、基準発振器
１０、ディジタル閉遅延連鎖１２と、ディジタル分周器
１４と、ディジタル位相比較器１６とを含む。前記分周
器１４は、前記調節可能遅延連鎖１２の出力と前記位相
比較器１６の１つの入力との間に挿入される。前記基準
発振器１０の出力は、前記位相比較器１６の他の入力に
接続される。前記位相比較器１６の出力と前記遅延連鎖
１２との間にディジタル昇降計数器１８が接続され、前
記昇降計数器の計数方向は前記位相比較器１６の出力信
号によって決定され、前記昇降計数器によって前記遅延
連鎖１２の相当する長さが調節可能である。
１０、ディジタル閉遅延連鎖１２と、ディジタル分周器
１４と、ディジタル位相比較器１６とを含む。前記分周
器１４は、前記調節可能遅延連鎖１２の出力と前記位相
比較器１６の１つの入力との間に挿入される。前記基準
発振器１０の出力は、前記位相比較器１６の他の入力に
接続される。前記位相比較器１６の出力と前記遅延連鎖
１２との間にディジタル昇降計数器１８が接続され、前
記昇降計数器の計数方向は前記位相比較器１６の出力信
号によって決定され、前記昇降計数器によって前記遅延
連鎖１２の相当する長さが調節可能である。
【図１】本発明によるディジタルクロック発生器のブロ
ック図。
ック図。
【図２】本発明によるディジタルクロック発生器のディ
ジタル遅延連鎖のそのリセット状態における概略回路
図。
ジタル遅延連鎖のそのリセット状態における概略回路
図。
【図３】図２に示されたディジタル遅延連鎖のその直後
に出力を変化した状態を図解する概略回路図。
に出力を変化した状態を図解する概略回路図。
【図４】ディジタル遅延連鎖に含まれる第１種の遅延素
子の回路図。
子の回路図。
【図５】ディジタル遅延連鎖に含まれる第２種の遅延素
子の回路図。
子の回路図。
【図６】既知ディジタル位相比較器の回路図。
【図７】図６に示された既知ディジタル位相比較器の入
力及び出力上の信号波形図。
力及び出力上の信号波形図。
【図８】本発明によるディジタル位相比較器の回路図。
【図９】図８に示されたディジタル位相比較器の入力及
び出力上の信号波形図。
び出力上の信号波形図。
１０ 基準発振器 １２ ディジタル閉遅延連鎖（調節可能遅延連鎖） １４ ディジタルプログラマブル分周器 １６ ディジタル位相比較器 １８ ディシタル昇降計数器 ２０ 補間論理回路 ２２ 二重計数器 ２４ 第１種の遅延素子 ２６ 第２種の遅延素子 ２８ 順方向インバータ ３０ 復帰インバータ ３２ ループインバータ ３４ （位相比較器の）昇出力 ３６ （位相比較器の）降出力 ３８ （出力）ＲＳフリップフロップ ４４ 順方向路 ４６ 復帰路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フランツ プレクセル ドイツ連邦共和国ニーダーディング，エル ディンゲルシュトラーセ 17 (72)発明者 エーリッヒ ベイヤー ドイツ連邦共和国フィフラス，アム ブラ ンケンフェルト 15
Claims (1)
- 【請求項１】 クロック発生器が基準発振器と、調節可
能発振器と、分周器と、位相比較器とを有し、前記分周
器が前記調節可能発振器の出力と前記位相比較器の１つ
の入力との間に挿入され、前記基準発振器の出力が前記
位相比較器の他の入力に接続され、前記調節可能発振器
の調節が前記位相比較器の出力に依存する前記クロック
発生器であって、前記調節可能発振器はディジタル閉遅
延連鎖であることと、前記分周器はディジタルプログラ
マブル分周器であり、前記位相比較器の出力と前記遅延
連鎖との間にディジタル昇降計数器が接続され、前記昇
降計数器の計数方向は前記位相比較器の出力信号によっ
て決定され、前記昇降計数器によって前記遅延連鎖の相
当する長さが調節可能であることを特徴とするクロック
発生器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4342266A DE4342266C2 (de) | 1993-12-10 | 1993-12-10 | Taktgenerator sowie Phasenkomparator zur Verwendung in einem solchen Taktgenerator |
| DE43422667 | 1993-12-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07283723A true JPH07283723A (ja) | 1995-10-27 |
| JP3841456B2 JP3841456B2 (ja) | 2006-11-01 |
Family
ID=6504735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30791294A Expired - Fee Related JP3841456B2 (ja) | 1993-12-10 | 1994-12-12 | クロック発生器及びこの発生器内に使用される位相比較器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5877641A (ja) |
| EP (1) | EP0657796B1 (ja) |
| JP (1) | JP3841456B2 (ja) |
| KR (1) | KR100345272B1 (ja) |
| DE (2) | DE4342266C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006515096A (ja) * | 2003-03-25 | 2006-05-18 | インテル コーポレイション | クロック信号を生成する回路及び方法 |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3758285B2 (ja) * | 1997-03-17 | 2006-03-22 | ソニー株式会社 | 遅延回路およびそれを用いた発振回路 |
| US6247138B1 (en) * | 1997-06-12 | 2001-06-12 | Fujitsu Limited | Timing signal generating circuit, semiconductor integrated circuit device and semiconductor integrated circuit system to which the timing signal generating circuit is applied, and signal transmission system |
| WO1999013581A1 (de) * | 1997-09-10 | 1999-03-18 | Siemens Aktiengesellschaft | Schaltung zum erzeugen eines signals mit einstellbarer frequenz |
| JP3338367B2 (ja) * | 1998-03-25 | 2002-10-28 | 沖電気工業株式会社 | 位相比較器 |
| US6182372B1 (en) * | 1998-08-25 | 2001-02-06 | Trimble Navigation Limited | Interpolation using digital means for range findings in a total station |
| WO2001006696A1 (en) * | 1999-07-16 | 2001-01-25 | Conexant Systems, Inc. | Apparatus and method for servo-controlled self-centering phase detector |
| DE19946764C2 (de) | 1999-09-29 | 2003-09-04 | Siemens Ag | Digitaler Phasenregelkreis |
| JP2001339294A (ja) * | 2000-05-30 | 2001-12-07 | Mitsubishi Electric Corp | Ｄｌｌ回路 |
| FR2816074B1 (fr) | 2000-10-30 | 2003-01-03 | St Microelectronics Sa | Generateur digital precis produisant des signaux d'horloge |
| EP1211811A1 (fr) * | 2000-11-28 | 2002-06-05 | Koninklijke Philips Electronics N.V. | Dispositif de comparaison de fréquences à faible inertie temporelle |
| EP1244207A1 (en) * | 2001-03-23 | 2002-09-25 | STMicroelectronics Limited | Phase comparator |
| KR100374648B1 (ko) * | 2001-06-28 | 2003-03-03 | 삼성전자주식회사 | 전자파를 감소시키기 위한 위상동기루프회로 및 그의제어방법 |
| JP3719413B2 (ja) * | 2001-12-05 | 2005-11-24 | 日本電気株式会社 | データ伝送システム及びそれに用いられるデータ送受信装置と、その方法 |
| CN1275455C (zh) * | 2003-01-27 | 2006-09-13 | 松下电器产业株式会社 | 图像信号处理装置和图像信号处理方法 |
| US6960950B2 (en) * | 2003-03-25 | 2005-11-01 | Intel Corporation | Circuit and method for generating a clock signal |
| US6958658B2 (en) * | 2003-03-25 | 2005-10-25 | Intel Corporation | Circuit and method for generating a clock signal |
| JP2005004451A (ja) * | 2003-06-11 | 2005-01-06 | Nec Electronics Corp | スペクトラム拡散クロック発生装置 |
| DE10329116B3 (de) * | 2003-06-27 | 2004-12-09 | Siemens Ag | Verfahren und Vorrichtung zur Zeitbildung in einer Datenverarbeitungseinheit |
| US6842055B1 (en) | 2003-08-13 | 2005-01-11 | Hewlett-Packard Development Company, L.P. | Clock adjustment |
| KR100567532B1 (ko) * | 2003-12-10 | 2006-04-03 | 주식회사 하이닉스반도체 | 펄스 폭 제어 회로 및 그 방법 |
| DE102004007588B4 (de) * | 2004-02-17 | 2016-01-21 | Michael Gude | Frequenzgenerator mit digital einstellbarer Frequenz |
| US7256636B2 (en) | 2005-09-16 | 2007-08-14 | Advanced Micro Devices, Inc. | Voltage controlled delay line (VCDL) having embedded multiplexer and interpolation functions |
| JP4975750B2 (ja) * | 2005-09-30 | 2012-07-11 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | マルチプレクサ機能と補間機能とが埋め込まれた電圧制御遅延線（ｖｃｄｌ） |
| JP4684919B2 (ja) * | 2006-03-03 | 2011-05-18 | ルネサスエレクトロニクス株式会社 | スペクトラム拡散クロック制御装置及びスペクトラム拡散クロック発生装置 |
| EP2076963B1 (en) * | 2006-10-25 | 2010-01-20 | Commissariat à l'Energie Atomique | Improvements to ramp-based analog to digital converters |
| US8081037B2 (en) * | 2008-06-11 | 2011-12-20 | Qualcomm Incorporated | Ring oscillator using analog parallelism |
| WO2012027201A1 (en) * | 2010-08-27 | 2012-03-01 | Raytheon Company | Controller and a method for power sequencing a computer |
| US8368436B1 (en) * | 2010-10-29 | 2013-02-05 | Maxim Integrated, Inc. | Programmable frequency synthesizer with I/Q outputs |
| US9077512B2 (en) * | 2013-09-18 | 2015-07-07 | Analog Devices, Inc. | Lock detector for phase-locked loop |
| US9054686B1 (en) * | 2013-11-21 | 2015-06-09 | Taiwan Semiconductor Manufacturing Company Limited | Delay path selection for digital control oscillator |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2120478B (en) * | 1982-04-22 | 1985-10-16 | Standard Telephones Cables Ltd | Voltage controlled oscillator |
| US4517532A (en) * | 1983-07-01 | 1985-05-14 | Motorola, Inc. | Programmable ring oscillator |
| US4694261A (en) * | 1986-10-29 | 1987-09-15 | International Business Machines Corporation | Integrated high gain voltage controlled oscillator |
| CA1290407C (en) * | 1986-12-23 | 1991-10-08 | Shigeki Saito | Frequency synthesizer |
| US5173617A (en) * | 1988-06-27 | 1992-12-22 | Motorola, Inc. | Digital phase lock clock generator without local oscillator |
| JPH0292021A (ja) * | 1988-09-29 | 1990-03-30 | Mitsubishi Rayon Co Ltd | ディジタルｐｌｌ回路 |
| JPH02296410A (ja) * | 1989-05-11 | 1990-12-07 | Mitsubishi Electric Corp | 遅延回路 |
| JPH0799807B2 (ja) * | 1990-03-09 | 1995-10-25 | 株式会社東芝 | 位相同期回路 |
| US5095287A (en) * | 1991-01-24 | 1992-03-10 | Motorola, Inc. | Phase locked loop having a charge pump with reset |
| EP0520558A1 (en) * | 1991-06-27 | 1992-12-30 | Koninklijke Philips Electronics N.V. | Phase locked loop and digital phase comparator for use in a phase-locked loop |
| JPH0548446A (ja) * | 1991-08-09 | 1993-02-26 | Sony Corp | 半導体集積回路 |
| JP3127517B2 (ja) * | 1991-10-04 | 2001-01-29 | 株式会社デンソー | パルス発生装置及びパルス発生方法 |
| US5218314A (en) * | 1992-05-29 | 1993-06-08 | National Semiconductor Corporation | High resolution, multi-frequency digital phase-locked loop |
| US5355037A (en) * | 1992-06-15 | 1994-10-11 | Texas Instruments Incorporated | High performance digital phase locked loop |
-
1993
- 1993-12-10 DE DE4342266A patent/DE4342266C2/de not_active Expired - Fee Related
-
1994
- 1994-12-09 EP EP94119499A patent/EP0657796B1/en not_active Expired - Lifetime
- 1994-12-09 DE DE69434280T patent/DE69434280T2/de not_active Expired - Lifetime
- 1994-12-09 US US08/352,487 patent/US5877641A/en not_active Expired - Lifetime
- 1994-12-10 KR KR1019940033601A patent/KR100345272B1/ko not_active IP Right Cessation
- 1994-12-12 JP JP30791294A patent/JP3841456B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006515096A (ja) * | 2003-03-25 | 2006-05-18 | インテル コーポレイション | クロック信号を生成する回路及び方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3841456B2 (ja) | 2006-11-01 |
| KR100345272B1 (ko) | 2002-11-30 |
| EP0657796A3 (en) | 1998-09-02 |
| DE69434280T2 (de) | 2006-01-12 |
| US5877641A (en) | 1999-03-02 |
| EP0657796B1 (en) | 2005-03-02 |
| EP0657796A2 (en) | 1995-06-14 |
| KR950022077A (ko) | 1995-07-26 |
| DE4342266A1 (de) | 1995-06-14 |
| DE4342266C2 (de) | 1996-10-24 |
| DE69434280D1 (de) | 2005-04-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH07283723A (ja) | クロック発生器及びこの発生器内に使用される位相比較器 | |
| KR940001724B1 (ko) | 위상동기회로 | |
| US5233314A (en) | Integrated charge-pump phase-locked loop circuit | |
| US7212051B1 (en) | Control signal generation for a low jitter switched-capacitor frequency synthesizer | |
| US5970110A (en) | Precise, low-jitter fractional divider using counter of rotating clock phases | |
| US5907254A (en) | Reshaping periodic waveforms to a selected duty cycle | |
| US5929714A (en) | PLL timing generator | |
| JP2608555B2 (ja) | 位相比較回路 | |
| JPH07212224A (ja) | 対称的出力を有する電圧制御発振器（ｖｃｏ）と同発振器に用いる論理ゲート | |
| US4277754A (en) | Digital frequency-phase comparator | |
| JPH0511805B2 (ja) | ||
| US5952857A (en) | Semiconductor integrated circuit achieving reliable data latching | |
| JPH11163720A (ja) | Ｐｌｌ回路 | |
| JP3540589B2 (ja) | クロック逓倍回路 | |
| US6445229B1 (en) | Digital phase lock loop | |
| US4750193A (en) | Phase-locked data detector | |
| JP2000323983A (ja) | 発振周波数調整装置 | |
| US5079440A (en) | Apparatus for generating computer clock pulses | |
| US20030058014A1 (en) | Delay locked loop | |
| US5970106A (en) | Phase locked loop having a phase/frequency comparator block | |
| US6091271A (en) | Frequency doubling method and apparatus | |
| JP2001285056A (ja) | 発振器の自動トリミング回路 | |
| US6337588B1 (en) | Apparatus and method for doubling the frequency of a clock signal | |
| JPH10336018A (ja) | 可変分周器及びｐｌｌ回路 | |
| KR19980086387A (ko) | 클럭 생성회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040614 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040618 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20040921 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20040927 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041210 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060104 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060404 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060410 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060704 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060728 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060808 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090818 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100818 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110818 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110818 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120818 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120818 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130818 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |