JPH0795054A - ディジタル・フェーズ・ロック・ループおよびディジタル電圧制御発振器 - Google Patents
ディジタル・フェーズ・ロック・ループおよびディジタル電圧制御発振器Info
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- JPH0795054A JPH0795054A JP6009070A JP907094A JPH0795054A JP H0795054 A JPH0795054 A JP H0795054A JP 6009070 A JP6009070 A JP 6009070A JP 907094 A JP907094 A JP 907094A JP H0795054 A JPH0795054 A JP H0795054A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0315—Ring oscillators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B27/00—Generation of oscillations providing a plurality of outputs of the same frequency but differing in phase, other than merely two anti-phase outputs
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/20—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising resistance and either capacitance or inductance, e.g. phase-shift oscillator
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 ディジタル電圧制御発振器と、位相検出器
と、アップ/ダウン・カウントとを備えたディジタル・
フェーズ・ロック・ループを提供する。 【構成】 ディジタル電圧制御発振器12は、アップ/
ダウン・カウンタ16から受信した第1群の制御信号1
8に応答して出力信号20を出力する。位相検出器14
は出力信号20を受取り、その周波数を、基準信号の周
波数と比較する。そして、その比較結果にもとづいて、
アップ/ダウン・カウンタ16に、第1群の制御信号の
状態を決める第2の制御信号24を出力する。電圧制御
発振器は、遅延要素のアレーと、アップ/ダウン・カウ
ンタから第1群の制御信号を受信し、それに応答して遅
延要素の1つまたは複数を選択的に能動化するデコーダ
とを備えている。デコーダは、能動化すべき遅延要素の
それぞれに対して個別に出力線を与える。
と、アップ/ダウン・カウントとを備えたディジタル・
フェーズ・ロック・ループを提供する。 【構成】 ディジタル電圧制御発振器12は、アップ/
ダウン・カウンタ16から受信した第1群の制御信号1
8に応答して出力信号20を出力する。位相検出器14
は出力信号20を受取り、その周波数を、基準信号の周
波数と比較する。そして、その比較結果にもとづいて、
アップ/ダウン・カウンタ16に、第1群の制御信号の
状態を決める第2の制御信号24を出力する。電圧制御
発振器は、遅延要素のアレーと、アップ/ダウン・カウ
ンタから第1群の制御信号を受信し、それに応答して遅
延要素の1つまたは複数を選択的に能動化するデコーダ
とを備えている。デコーダは、能動化すべき遅延要素の
それぞれに対して個別に出力線を与える。
Description
【0001】
【産業上の利用分野】本発明は電圧制御発振器に関し、
特に高精度のディジタル電圧制御発振器に関するもので
ある。
特に高精度のディジタル電圧制御発振器に関するもので
ある。
【0002】
【従来の技術】ディジタル・フェーズ・ロック・ループ
は、データ通信など、様々な分野で用いられている。デ
ィジタル・フェーズ・ロック・ループには通常、電圧制
御発振器(VCO)が含まれており、周波数を可変制御
できる信号を出力して基準周波数に追従するために用い
られる。電圧制御発振器は通常リング発振器の形態をと
り、それぞれが所定の遅延時間を有する複数の段(ステ
ージ)を直列接続したチェーンから成る。各段は反転段
の場合もあり、非反転段の場合もあるが、発振を行なう
ためには、上記直列接続チェーンの出力は、その入力を
反転したものでなければならない。
は、データ通信など、様々な分野で用いられている。デ
ィジタル・フェーズ・ロック・ループには通常、電圧制
御発振器(VCO)が含まれており、周波数を可変制御
できる信号を出力して基準周波数に追従するために用い
られる。電圧制御発振器は通常リング発振器の形態をと
り、それぞれが所定の遅延時間を有する複数の段(ステ
ージ)を直列接続したチェーンから成る。各段は反転段
の場合もあり、非反転段の場合もあるが、発振を行なう
ためには、上記直列接続チェーンの出力は、その入力を
反転したものでなければならない。
【0003】電圧制御リング発振器の出力周波数は、上
記チェーン各段の遅延時間を変えることによって変化す
る。各段の遅延時間は、それぞれに入力するアナログま
たはディジタルの制御信号によって制御する。アナログ
制御信号を用いた場合には、制御信号に含まれるノイズ
のため、発振器の出力にジッタが生じ易い。
記チェーン各段の遅延時間を変えることによって変化す
る。各段の遅延時間は、それぞれに入力するアナログま
たはディジタルの制御信号によって制御する。アナログ
制御信号を用いた場合には、制御信号に含まれるノイズ
のため、発振器の出力にジッタが生じ易い。
【0004】ディジタル電圧制御リング発振器では、発
振器の各段の入力にディジタル制御信号を供給して、こ
のようなノイズの影響を低減させている。この種のディ
ジタル・リング発振器では通常、直列接続チェーンを構
成する遅延要素としてインバータを用いている。1つま
たは複数のインバータに与える電圧を変化させることに
より、インバータにおける遅延時間が変り、その結果、
発振器の出力周波数が変化する。リング発振器の直列接
続チェーンにおいて、能動化するインバータの数を多く
するほど、発振器出力の周期が長くなり、発振器出力の
周波数は低下する。ある1つの遅延要素の発振器出力周
波数に対する影響度は、遅延要素の数に比例して低下す
る。従って、直列接続チェーン内のある1つの遅延要素
の遅延量は、チェーン内の遅延要素の数を多くした場合
には、小さいものでよくなる。そして、遅延量のきざみ
を小さくすることによって、電圧制御発振器が、より正
確に基準周波数に追従するようにできる。
振器の各段の入力にディジタル制御信号を供給して、こ
のようなノイズの影響を低減させている。この種のディ
ジタル・リング発振器では通常、直列接続チェーンを構
成する遅延要素としてインバータを用いている。1つま
たは複数のインバータに与える電圧を変化させることに
より、インバータにおける遅延時間が変り、その結果、
発振器の出力周波数が変化する。リング発振器の直列接
続チェーンにおいて、能動化するインバータの数を多く
するほど、発振器出力の周期が長くなり、発振器出力の
周波数は低下する。ある1つの遅延要素の発振器出力周
波数に対する影響度は、遅延要素の数に比例して低下す
る。従って、直列接続チェーン内のある1つの遅延要素
の遅延量は、チェーン内の遅延要素の数を多くした場合
には、小さいものでよくなる。そして、遅延量のきざみ
を小さくすることによって、電圧制御発振器が、より正
確に基準周波数に追従するようにできる。
【0005】しかし、従来のディジタル電圧制御発振器
においてチェーンに遅延要素を追加した場合、発振器に
対するディジタル制御入力信号をデコードするための回
路は必然的に複雑なものとなってしまう。しかも、複雑
なデコード回路を設け、遅延時間を短くしたとしても、
最小遅延時間は各遅延要素の遅延時間によって制限され
る。このような従来の電圧制御発振器では一般に、遅延
時間のきざみが大きすぎるため、基準周波数に追従する
のに充分な周波数分解能を得ることができない。
においてチェーンに遅延要素を追加した場合、発振器に
対するディジタル制御入力信号をデコードするための回
路は必然的に複雑なものとなってしまう。しかも、複雑
なデコード回路を設け、遅延時間を短くしたとしても、
最小遅延時間は各遅延要素の遅延時間によって制限され
る。このような従来の電圧制御発振器では一般に、遅延
時間のきざみが大きすぎるため、基準周波数に追従する
のに充分な周波数分解能を得ることができない。
【0006】
【発明が解決しようとする課題】そこで本発明の目的
は、遅延要素に与える制御信号のデコード回路を複雑に
することなく、従来の発振器より短い遅延時間のきざみ
を実現したディジタル電圧制御発振器を提供することに
ある。本発明の他の目的は、ディジタル制御信号の状態
が変るごとに、出力周波数を高く、あるいは低くして単
調出力を保証するようにしたディジタル電圧制御発振器
を提供することにある。
は、遅延要素に与える制御信号のデコード回路を複雑に
することなく、従来の発振器より短い遅延時間のきざみ
を実現したディジタル電圧制御発振器を提供することに
ある。本発明の他の目的は、ディジタル制御信号の状態
が変るごとに、出力周波数を高く、あるいは低くして単
調出力を保証するようにしたディジタル電圧制御発振器
を提供することにある。
【0007】
【課題を解決するための手段】本発明は、高い精度で基
準信号に追従する電圧制御発振器を備えたディジタル・
フェーズ・ロック・ループを提供するものである。フェ
ーズ・ロック・ループは電圧制御発振器に加えて、位相
検出器とアップ/ダウン・カウンタとを備えている。デ
ィジタル電圧制御発振器はアップ/ダウン・カウンタか
ら受信した第1群の制御信号に応答して、周波数を制御
できる出力信号を出力する。位相検出器はその出力信号
を受信し、その周波数と基準信号の周波数とを比較す
る。そして比較結果にもとづいて、第1群の制御信号の
状態を決定する第2の制御信号をアップ/ダウン・カウ
ンタに出力する。
準信号に追従する電圧制御発振器を備えたディジタル・
フェーズ・ロック・ループを提供するものである。フェ
ーズ・ロック・ループは電圧制御発振器に加えて、位相
検出器とアップ/ダウン・カウンタとを備えている。デ
ィジタル電圧制御発振器はアップ/ダウン・カウンタか
ら受信した第1群の制御信号に応答して、周波数を制御
できる出力信号を出力する。位相検出器はその出力信号
を受信し、その周波数と基準信号の周波数とを比較す
る。そして比較結果にもとづいて、第1群の制御信号の
状態を決定する第2の制御信号をアップ/ダウン・カウ
ンタに出力する。
【0008】ディジタル電圧制御発振器はデコーダと遅
延要素のアレーとを備えている。デコーダはアップ/ダ
ウン・カウンタから第1群の制御信号を受信し、それに
応答してアレーの1つまたは複数の遅延要素をデコーダ
出力線を通じて選択的に能動化する。遅延要素のアレー
は、個々の遅延要素の行および列のマトリクスから成
り、各遅延要素は直列に接続したインバータおよびコン
デンサから成る。
延要素のアレーとを備えている。デコーダはアップ/ダ
ウン・カウンタから第1群の制御信号を受信し、それに
応答してアレーの1つまたは複数の遅延要素をデコーダ
出力線を通じて選択的に能動化する。遅延要素のアレー
は、個々の遅延要素の行および列のマトリクスから成
り、各遅延要素は直列に接続したインバータおよびコン
デンサから成る。
【0009】動作時、アップ/ダウン・カウンタは位相
検出器が発生した第2の制御信号を受信する。この制御
信号は、基準周波数と電圧制御発振器の出力周波数との
差を表す誤差信号である。アップ/ダウン・カウンタ
は、出力周波数が基準周波数より高いことを誤差信号が
示す場合にはカウントアップし、出力周波数が基準周波
数より低いことを誤差信号が示す場合にはカウントダウ
ンする。アップ/ダウン・カウンタに蓄積された計数値
は第1群の制御信号の状態によって表され、それはアッ
プ/ダウン・カウンタからデコーダに出力される。
検出器が発生した第2の制御信号を受信する。この制御
信号は、基準周波数と電圧制御発振器の出力周波数との
差を表す誤差信号である。アップ/ダウン・カウンタ
は、出力周波数が基準周波数より高いことを誤差信号が
示す場合にはカウントアップし、出力周波数が基準周波
数より低いことを誤差信号が示す場合にはカウントダウ
ンする。アップ/ダウン・カウンタに蓄積された計数値
は第1群の制御信号の状態によって表され、それはアッ
プ/ダウン・カウンタからデコーダに出力される。
【0010】バイナリに符号化された第1群の制御信号
は、デコーダの出力線の状態を決める。そしてデコーダ
の出力線は、アレー内のどの遅延要素を能動化するかを
決める。アレー内の1つの遅延要素に対して一本のデコ
ーダ出力線を設けている。遅延要素は、コンデンサとそ
れに対応するインバータとから成る回路に対して、各遅
延要素に関連するコンデンサを切換接続あるいは切換切
断するためのデコーダ出力線を通じて、デコーダにより
選択的に能動化あるいは非能動化される。電圧制御発振
器の出力周波数は、デコーダによって多くの遅延要素を
能動化するほど低くなる。
は、デコーダの出力線の状態を決める。そしてデコーダ
の出力線は、アレー内のどの遅延要素を能動化するかを
決める。アレー内の1つの遅延要素に対して一本のデコ
ーダ出力線を設けている。遅延要素は、コンデンサとそ
れに対応するインバータとから成る回路に対して、各遅
延要素に関連するコンデンサを切換接続あるいは切換切
断するためのデコーダ出力線を通じて、デコーダにより
選択的に能動化あるいは非能動化される。電圧制御発振
器の出力周波数は、デコーダによって多くの遅延要素を
能動化するほど低くなる。
【0011】電圧制御発振器のデコーダを具現する論理
回路は、アレーの各遅延要素ごとに、多くて1つのAN
Dゲートと1つのORゲートとを備えている。バイナリ
に符号化した第1群の制御信号は、ANDゲートおよび
ORゲートの入力として用いる。各ORゲートの出力線
がデコーダの出力線となっている。この論理回路は、2
n 個の遅延要素のアレーに対して最大でnの制御信号を
必要とする。
回路は、アレーの各遅延要素ごとに、多くて1つのAN
Dゲートと1つのORゲートとを備えている。バイナリ
に符号化した第1群の制御信号は、ANDゲートおよび
ORゲートの入力として用いる。各ORゲートの出力線
がデコーダの出力線となっている。この論理回路は、2
n 個の遅延要素のアレーに対して最大でnの制御信号を
必要とする。
【0012】遅延要素がマトリクス状に配列されている
ので、このマトリクスによって得られる絶対遅延時間
は、能動化したインバータとコンデンサとの組み合せの
それぞれの遅延時間の総和を行の数で割ったものとな
る。従って、遅延時間のきざみを小さくするには、遅延
要素の行の数をそのために必要な充分な大きさとすれば
良い。
ので、このマトリクスによって得られる絶対遅延時間
は、能動化したインバータとコンデンサとの組み合せの
それぞれの遅延時間の総和を行の数で割ったものとな
る。従って、遅延時間のきざみを小さくするには、遅延
要素の行の数をそのために必要な充分な大きさとすれば
良い。
【0013】
【実施例】次に本発明の実施例について図面を参照して
説明する。図1に典型的なディジタル・フェーズ・ロッ
ク・ループ10を模式的に示す。このフェーズ・ロック
・ループは、本発明の原理に従って構成したディジタル
電圧制御発振器(DVCO)12と、位相検出器14
と、アップ/ダウン・カウンタ16とを備えている。デ
ィジタル電圧制御発振器12は、アップ/ダウン・カウ
ンタ16から受信した第1群の制御信号18に応答し
て、周波数FOUT の出力信号20を出力する。位相検出
器14は出力信号20を受信して、その周波数FOUT と
基準信号22の周波数Fref とを比較し、比較結果にも
とづいてアップ/ダウン・カウンタ16に第2の制御信
号24を出力する。アップ/ダウン・カウンタ16はこ
の第2の制御信号にもとづいて、第1群の制御信号18
の状態を決定する。図1にアップ/ダウン・カウンタの
例を示したが、他のタイプのディジタル・フィルタを用
いてアップ/ダウン・カウンタ16の機能を実現するこ
とも可能である。ディジタル電圧制御発振器12以外の
部分の、図1のディジタル・フェーズ・ロック・ループ
10の構成および動作は、当業者にとって既知である。
説明する。図1に典型的なディジタル・フェーズ・ロッ
ク・ループ10を模式的に示す。このフェーズ・ロック
・ループは、本発明の原理に従って構成したディジタル
電圧制御発振器(DVCO)12と、位相検出器14
と、アップ/ダウン・カウンタ16とを備えている。デ
ィジタル電圧制御発振器12は、アップ/ダウン・カウ
ンタ16から受信した第1群の制御信号18に応答し
て、周波数FOUT の出力信号20を出力する。位相検出
器14は出力信号20を受信して、その周波数FOUT と
基準信号22の周波数Fref とを比較し、比較結果にも
とづいてアップ/ダウン・カウンタ16に第2の制御信
号24を出力する。アップ/ダウン・カウンタ16はこ
の第2の制御信号にもとづいて、第1群の制御信号18
の状態を決定する。図1にアップ/ダウン・カウンタの
例を示したが、他のタイプのディジタル・フィルタを用
いてアップ/ダウン・カウンタ16の機能を実現するこ
とも可能である。ディジタル電圧制御発振器12以外の
部分の、図1のディジタル・フェーズ・ロック・ループ
10の構成および動作は、当業者にとって既知である。
【0014】ディジタル電圧制御発振器12は、図2に
示す(i)デコーダ26と、図3に示す遅延要素30の
アレー28とを備えている。デコーダ26は第1群の制
御信号18をアップ/ダウン・カウンタ16から受信
し、それに応答してアレー28の遅延要素30の中の1
つまたは複数を、出力線32を通じて選択的に能動化す
る。
示す(i)デコーダ26と、図3に示す遅延要素30の
アレー28とを備えている。デコーダ26は第1群の制
御信号18をアップ/ダウン・カウンタ16から受信
し、それに応答してアレー28の遅延要素30の中の1
つまたは複数を、出力線32を通じて選択的に能動化す
る。
【0015】図3の遅延要素30のアレー28は、遅延
要素がr行、c列のマトリクス状に配列されているとい
う点を除き(単に1列ではなく)、一般的なリング発振
器として動作する。各行rは、列の両端が導電線34に
よって接続され、リングを形成している。遅延要素の各
列cはアレーの段という。図3に示すように、この望ま
しい実施例では、アレー28の各遅延要素30は、イン
バータ29と、スイッチ33によってインバータに接続
したコンデンサとにより構成している。ただし、従来よ
り知られている他の形の遅延要素を用いて、遅延時間を
段階的に変化させるようにすることも可能である。
要素がr行、c列のマトリクス状に配列されているとい
う点を除き(単に1列ではなく)、一般的なリング発振
器として動作する。各行rは、列の両端が導電線34に
よって接続され、リングを形成している。遅延要素の各
列cはアレーの段という。図3に示すように、この望ま
しい実施例では、アレー28の各遅延要素30は、イン
バータ29と、スイッチ33によってインバータに接続
したコンデンサとにより構成している。ただし、従来よ
り知られている他の形の遅延要素を用いて、遅延時間を
段階的に変化させるようにすることも可能である。
【0016】遅延要素30の各行rは、奇数番号のイン
バータとコンデンサとの組みから成り、各組みの遅延時
間はtd である。この奇数番号の遅延要素によって発振
器は発振する。すなわち、論理的な立上りのエッジがア
レーの各段を伝播すると、それは立下りエッジとなり、
そして再度各段を伝播して、再び立上りエッジとなる。
すべての段を伝播するのに要する時間はc×td である
から、発振信号の周期は2×c×td となり、周波数は
1/(2×c×td )となる。遅延要素の各行のゲイン
は、発振を維持するのに充分な値となっている。
バータとコンデンサとの組みから成り、各組みの遅延時
間はtd である。この奇数番号の遅延要素によって発振
器は発振する。すなわち、論理的な立上りのエッジがア
レーの各段を伝播すると、それは立下りエッジとなり、
そして再度各段を伝播して、再び立上りエッジとなる。
すべての段を伝播するのに要する時間はc×td である
から、発振信号の周期は2×c×td となり、周波数は
1/(2×c×td )となる。遅延要素の各行のゲイン
は、発振を維持するのに充分な値となっている。
【0017】動作中、アップ/ダウン・カウンタ16
(図1参照)は、位相検出器14が発生する誤差信号で
ある第2の制御信号24を受信する。この誤差信号24
は一連のパルスであり、アップ/ダウン・カウンタ16
に供給される。アップ/ダウン・カウンタは、出力信号
の周波数FOUT が基準周波数Fref より低いことを誤差
信号24が示している場合には、カウントダウンし、出
力信号の周波数FOUT が基準周波数Fref より高いこと
を誤差信号24が示している場合には、カウントアップ
する。ディジタル・フェーズ・ロック・ループ10がロ
ックされた定常状態では、アップ/ダウン・カウンタは
通常、1または2カウントするごとに、カウントアップ
とカウントダウンとを交互に行なう。
(図1参照)は、位相検出器14が発生する誤差信号で
ある第2の制御信号24を受信する。この誤差信号24
は一連のパルスであり、アップ/ダウン・カウンタ16
に供給される。アップ/ダウン・カウンタは、出力信号
の周波数FOUT が基準周波数Fref より低いことを誤差
信号24が示している場合には、カウントダウンし、出
力信号の周波数FOUT が基準周波数Fref より高いこと
を誤差信号24が示している場合には、カウントアップ
する。ディジタル・フェーズ・ロック・ループ10がロ
ックされた定常状態では、アップ/ダウン・カウンタは
通常、1または2カウントするごとに、カウントアップ
とカウントダウンとを交互に行なう。
【0018】実時間動作においてアップ/ダウン・カウ
ンタに蓄積された計数値は、第1群の制御信号18の状
態によって表示され、これらの制御信号はアップ/ダウ
ン・カウンタからデコーダに出力される。制御信号(バ
イナリに符号化されている)18によってデコーダの出
力線32の状態が決まり、そしてデコーダの出力線32
によって、アレー28内のどの遅延要素30を能動化す
るかが決まる。一本の出力線32が、図3の遅延要素3
0のいずれかに対応しており、対応している遅延要素が
デコーダによって能動化される。このようにして、アッ
プ/ダウン・カウンタ16の出力によってディジタル電
圧制御発振器12の出力周波数が決定する。
ンタに蓄積された計数値は、第1群の制御信号18の状
態によって表示され、これらの制御信号はアップ/ダウ
ン・カウンタからデコーダに出力される。制御信号(バ
イナリに符号化されている)18によってデコーダの出
力線32の状態が決まり、そしてデコーダの出力線32
によって、アレー28内のどの遅延要素30を能動化す
るかが決まる。一本の出力線32が、図3の遅延要素3
0のいずれかに対応しており、対応している遅延要素が
デコーダによって能動化される。このようにして、アッ
プ/ダウン・カウンタ16の出力によってディジタル電
圧制御発振器12の出力周波数が決定する。
【0019】遅延要素30は、出力線32を通じ、デコ
ーダ26によって選択的に能動化また非能動化するが、
その際、各遅延要素に関連するコンデンサを、コンデン
サ31、インバータ29、ならびにスイッチ33から成
る回路に対して、スイッチにより接続あるいは切断す
る。スイッチ33によってコンデンサ31を上記回路か
ら切断した場合、遅延要素の遅延時間は、インバータ2
9の本来の遅延時間にもとづく最小の値となる。スイッ
チ33によってコンデンサ31を上記回路に接続した場
合、遅延要素の遅延時間は、やや大きい値となる。
ーダ26によって選択的に能動化また非能動化するが、
その際、各遅延要素に関連するコンデンサを、コンデン
サ31、インバータ29、ならびにスイッチ33から成
る回路に対して、スイッチにより接続あるいは切断す
る。スイッチ33によってコンデンサ31を上記回路か
ら切断した場合、遅延要素の遅延時間は、インバータ2
9の本来の遅延時間にもとづく最小の値となる。スイッ
チ33によってコンデンサ31を上記回路に接続した場
合、遅延要素の遅延時間は、やや大きい値となる。
【0020】アップ/ダウン・カウンタ16がカウント
アップを行なうとき(出力信号の周波数FOUT が基準周
波数Fref より大きい場合)、より多くの出力線32が
能動となり、より多数の遅延要素が選択的に能動化され
る。従ってアレー28の絶対遅延時間が長くなり、出力
周波数FOUT は低下する。なお、出力周波数が低下する
のは、出力周波数FOUT が、インバータとコンデンサと
のそれぞれの組みの遅延時間td に逆比例し、遅延時間
が大きくなると出力周波数が低下するからである。逆
に、アップ/ダウン・カウンタ16がカウントダウンを
行なうとき(出力信号の周波数FOUT が基準周波数F
ref より小さい場合)、出力線32は選択的に非能動と
なり、遅延要素は選択的に非能動化される。その結果、
アレー28の絶対遅延時間が短くなり、ディジタル電圧
制御発振器の出力周波数FOUT は高くなる。このように
して、アップ/ダウン・カウンタ16が出力する制御信
号18の状態が変化しても、周波数FOUT は常にそれに
応じて変化するので、絶対遅延時間の同一性が保証され
る。
アップを行なうとき(出力信号の周波数FOUT が基準周
波数Fref より大きい場合)、より多くの出力線32が
能動となり、より多数の遅延要素が選択的に能動化され
る。従ってアレー28の絶対遅延時間が長くなり、出力
周波数FOUT は低下する。なお、出力周波数が低下する
のは、出力周波数FOUT が、インバータとコンデンサと
のそれぞれの組みの遅延時間td に逆比例し、遅延時間
が大きくなると出力周波数が低下するからである。逆
に、アップ/ダウン・カウンタ16がカウントダウンを
行なうとき(出力信号の周波数FOUT が基準周波数F
ref より小さい場合)、出力線32は選択的に非能動と
なり、遅延要素は選択的に非能動化される。その結果、
アレー28の絶対遅延時間が短くなり、ディジタル電圧
制御発振器の出力周波数FOUT は高くなる。このように
して、アップ/ダウン・カウンタ16が出力する制御信
号18の状態が変化しても、周波数FOUT は常にそれに
応じて変化するので、絶対遅延時間の同一性が保証され
る。
【0021】遅延要素30が行と列のマトリクス状に配
列されているので、通常のリング発振器のように遅延要
素が1行だけの場合と比べ、特定の遅延要素を能動化あ
るいは非能動化したとき、出力周波数FOUT に与えるそ
の影響は小さい。遅延要素が1行だけの場合には、リン
グ発振器の絶対遅延時間は、インバータとコンデンサと
の各組みの遅延時間td の和である。しかし、図3のマ
トリクス配列の場合には、マトリクス配列で得られる絶
対遅延時間は、インバータとコンデンサとのすべての組
みの遅延時間の平均となる。マトリクス配列の場合の遅
延時間のきざみは、1つの遅延要素の遅延時間をマトリ
クスの行の数で割ったものとなる。従って、遅延時間の
きざみを小さくするには、行の数をそのために必要な充
分な大きさとすれば良い。
列されているので、通常のリング発振器のように遅延要
素が1行だけの場合と比べ、特定の遅延要素を能動化あ
るいは非能動化したとき、出力周波数FOUT に与えるそ
の影響は小さい。遅延要素が1行だけの場合には、リン
グ発振器の絶対遅延時間は、インバータとコンデンサと
の各組みの遅延時間td の和である。しかし、図3のマ
トリクス配列の場合には、マトリクス配列で得られる絶
対遅延時間は、インバータとコンデンサとのすべての組
みの遅延時間の平均となる。マトリクス配列の場合の遅
延時間のきざみは、1つの遅延要素の遅延時間をマトリ
クスの行の数で割ったものとなる。従って、遅延時間の
きざみを小さくするには、行の数をそのために必要な充
分な大きさとすれば良い。
【0022】マトリクス配列の場合には、遅延要素30
を能動化(FOUT を下げるため)あるいは非能動化(F
OUT を上げるため)する順序は、単一行配列の場合に比
べ、より重要である。単一行配列の遅延要素を能動化あ
るいは非能動化する場合には、順序は重要ではない。し
かし、マトリクス配列の場合には、遅延要素は列ベース
で能動化あるいは非能動化すべきではなく、1つの行の
遅延要素は、次の行に移る前に、すべてを能動化あるい
は非能動化する。いくつかの行ですべての遅延要素を選
択し、他の行で遅延要素をまったく選択しなかった場合
には、アレー28の出力波形にノッチが発生することに
なる。このノッチは、すべての遅延要素を能動化した行
と、遅延要素をまったく能動化しなかった行と間の伝播
時間の差によるものである(ただし、1つの行には充分
な数の遅延要素が含まれ、遷移時間が、行の全伝播時間
に比べて短いものとする)。
を能動化(FOUT を下げるため)あるいは非能動化(F
OUT を上げるため)する順序は、単一行配列の場合に比
べ、より重要である。単一行配列の遅延要素を能動化あ
るいは非能動化する場合には、順序は重要ではない。し
かし、マトリクス配列の場合には、遅延要素は列ベース
で能動化あるいは非能動化すべきではなく、1つの行の
遅延要素は、次の行に移る前に、すべてを能動化あるい
は非能動化する。いくつかの行ですべての遅延要素を選
択し、他の行で遅延要素をまったく選択しなかった場合
には、アレー28の出力波形にノッチが発生することに
なる。このノッチは、すべての遅延要素を能動化した行
と、遅延要素をまったく能動化しなかった行と間の伝播
時間の差によるものである(ただし、1つの行には充分
な数の遅延要素が含まれ、遷移時間が、行の全伝播時間
に比べて短いものとする)。
【0023】遅延要素のマトリクス配列の設計において
もう一つ重要なことは、各行が等しい出力インピーダン
スを持つようにし、かつそれらがある程度高い値である
ようにすることである。そうすることによって、平均遅
延時間の計算において、各行の遅延要素の重みが等しく
なって、行の平均を良好なものとすることができる。ま
た、瞬時出力電圧が行の間で異なっている場合、遷移電
流が流れ易くなるが、上述のような設計にすれば、それ
を最小限のものに抑えることができる。
もう一つ重要なことは、各行が等しい出力インピーダン
スを持つようにし、かつそれらがある程度高い値である
ようにすることである。そうすることによって、平均遅
延時間の計算において、各行の遅延要素の重みが等しく
なって、行の平均を良好なものとすることができる。ま
た、瞬時出力電圧が行の間で異なっている場合、遷移電
流が流れ易くなるが、上述のような設計にすれば、それ
を最小限のものに抑えることができる。
【0024】従って、上述したような要因による、出力
周波数FOUT に対する悪影響を最小限のものとするた
め、アレー28の遅延要素は、列ごとではなく、行ごと
に能動化あるいは非能動化する。遅延要素301,1 (図
3参照)をまず能動化し、次に遅延要素302,1 という
ように順番に能動化して、最後に、マトリクスの最後の
遅延要素30r,c を能動化する。従って、アレー28の
出力波形に表れるノッチは最小限のものとなり、マトリ
クスによる絶対遅延時間は、より真の平均遅延時間(各
行において能動化したインバータとコンデンサとの組み
により得られる遅延時間td の総和を、行の数rで割っ
たもの)を近似するものとなる。
周波数FOUT に対する悪影響を最小限のものとするた
め、アレー28の遅延要素は、列ごとではなく、行ごと
に能動化あるいは非能動化する。遅延要素301,1 (図
3参照)をまず能動化し、次に遅延要素302,1 という
ように順番に能動化して、最後に、マトリクスの最後の
遅延要素30r,c を能動化する。従って、アレー28の
出力波形に表れるノッチは最小限のものとなり、マトリ
クスによる絶対遅延時間は、より真の平均遅延時間(各
行において能動化したインバータとコンデンサとの組み
により得られる遅延時間td の総和を、行の数rで割っ
たもの)を近似するものとなる。
【0025】図4は、遅延要素30のアレー28の動作
を制御するデコーダ26の具体例であり、最小限必要な
論理回路を直列接続した構成となっている。必要な論理
回路はANDゲート38とORゲート40だけである。
第1群の制御信号18はアドレス線A1 〜An として示
している。デコーダの論理部分はANDゲート38とO
Rゲート40によって表し、ORゲートの出力がデコー
ダの出力線32となっている。従って、必要なORゲー
トの数は、r×cマトリクスの遅延要素30の数に等し
い。
を制御するデコーダ26の具体例であり、最小限必要な
論理回路を直列接続した構成となっている。必要な論理
回路はANDゲート38とORゲート40だけである。
第1群の制御信号18はアドレス線A1 〜An として示
している。デコーダの論理部分はANDゲート38とO
Rゲート40によって表し、ORゲートの出力がデコー
ダの出力線32となっている。従って、必要なORゲー
トの数は、r×cマトリクスの遅延要素30の数に等し
い。
【0026】上述したように、アレー28の遅延要素3
0の能動化においては、遅延要素301,1 をまず能動化
し、それに続く行の遅延要素を能動化し、さらに列の遅
延要素、そして最後に遅延要素30r,c を能動化する。
バイナリに符号化したアドレス線A1 〜An はANDゲ
ートおよびORゲート40の入力として用いる。ORゲ
ートの出力は、対応する遅延要素および1つ前のORゲ
ートの入力として用いる。従って、あるORゲートの出
力(すなわち、デコーダ出力線)が能動であるとき、そ
の上のORゲートもすべて能動となる。このように論理
設計することによって、マトリクスのある遅延要素を能
動化したとき、その列内で、その上にあるすべての他の
遅延要素およびそれに先立つすべての列の遅延要素を能
動化することになる。
0の能動化においては、遅延要素301,1 をまず能動化
し、それに続く行の遅延要素を能動化し、さらに列の遅
延要素、そして最後に遅延要素30r,c を能動化する。
バイナリに符号化したアドレス線A1 〜An はANDゲ
ートおよびORゲート40の入力として用いる。ORゲ
ートの出力は、対応する遅延要素および1つ前のORゲ
ートの入力として用いる。従って、あるORゲートの出
力(すなわち、デコーダ出力線)が能動であるとき、そ
の上のORゲートもすべて能動となる。このように論理
設計することによって、マトリクスのある遅延要素を能
動化したとき、その列内で、その上にあるすべての他の
遅延要素およびそれに先立つすべての列の遅延要素を能
動化することになる。
【0027】図5に、遅延要素の種々のサイズのマトリ
クスを制御するための制御入力を示す。図に示したマト
リクスのサイズは、6つの遅延要素(3つの遅延要素か
ら成る行が2つある場合を仮定)から33の遅延要素
(例えば、11の遅延要素から成る行が3つある場合)
の範囲であるが、さらに大きいサイズであってもよい。
23 個以下の遅延要素から成るマトリクスの場合(例え
ば、2×3のマトリクス)、3本のアドレス線A1 〜A
3 が必要である。24 個以下の遅延要素から成るマトリ
クスの場合(例えば、3×5のマトリクス)、4本のア
ドレス線A1 〜A4 が必要である。従って、2n 個以下
の遅延要素から成るマトリクスの場合、第1群の制御信
号18(A1 〜An )としては最大nの制御信号が必要
である。
クスを制御するための制御入力を示す。図に示したマト
リクスのサイズは、6つの遅延要素(3つの遅延要素か
ら成る行が2つある場合を仮定)から33の遅延要素
(例えば、11の遅延要素から成る行が3つある場合)
の範囲であるが、さらに大きいサイズであってもよい。
23 個以下の遅延要素から成るマトリクスの場合(例え
ば、2×3のマトリクス)、3本のアドレス線A1 〜A
3 が必要である。24 個以下の遅延要素から成るマトリ
クスの場合(例えば、3×5のマトリクス)、4本のア
ドレス線A1 〜A4 が必要である。従って、2n 個以下
の遅延要素から成るマトリクスの場合、第1群の制御信
号18(A1 〜An )としては最大nの制御信号が必要
である。
【0028】以上、ディジタル・フェーズ・ロック・ル
ープで用いるディジタル電圧制御発振器の望ましい実施
例について説明した。しかし、上述した実施例はあくま
でも例として示したものであり、本発明はそれに限定さ
れるものではない。そして、本発明の趣旨から逸脱しな
い範囲で、種々の組み替え、改良、ならびに置き換えを
行なうことが可能である。
ープで用いるディジタル電圧制御発振器の望ましい実施
例について説明した。しかし、上述した実施例はあくま
でも例として示したものであり、本発明はそれに限定さ
れるものではない。そして、本発明の趣旨から逸脱しな
い範囲で、種々の組み替え、改良、ならびに置き換えを
行なうことが可能である。
【図1】本発明のディジタル電圧制御発振器を含むディ
ジタル・フェーズ・ロック・ループを示すブロック図で
ある。
ジタル・フェーズ・ロック・ループを示すブロック図で
ある。
【図2】図3の遅延要素のアレーと共に、図1のディジ
タル電圧制御発振器を構成するデコーダを示す図であ
る。
タル電圧制御発振器を構成するデコーダを示す図であ
る。
【図3】図2のデコーダと共に、図1のディジタル電圧
制御発振器を構成する遅延要素のアレーを示す図であ
る。
制御発振器を構成する遅延要素のアレーを示す図であ
る。
【図4】図2のデコーダを実現する論理回路を示す図で
ある。
ある。
【図5】図2のデコーダに与える制御入力を示すチャー
トである。
トである。
【符号の説明】 10 ディジタル・フェーズ・ロック・ループ 12 ディジタル電圧制御発振器 14 位相検出器 16 アップ/ダウン・カウンタ 18 第1群の制御信号 20 出力信号 22 基準信号 24 第2の制御信号 26 デコーダ 28 アレー 29 インバータ 30 遅延要素 31 コンデンサ 32 出力線 33 スイッチ 34 導電線 38 ANDゲート 40 ORゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 イリア・イオシフォヴィッチ・ノヴォフ アメリカ合衆国 バーモント州 エセック ス ジャンクション スージー ウイルソ ン アール ディー 79
Claims (15)
- 【請求項1】第1群の制御信号に応答して出力信号を出
力するディジタル電圧制御発振器と、 前記出力信号を受信してその周波数を基準信号の周波数
と比較し、その比較結果にもとづいて第2の制御信号を
出力する位相検出器と、 前記第2の制御信号に応答して、前記第1群の制御信号
を前記ディジタル電圧制御発振器に出力するディジタル
・フィルタであって、前記ディジタル電圧制御発振器
が、遅延要素のアレーと、前記第1群の制御信号を受信
し、それに応答して、前記遅延要素の1つまたは複数を
選択的に能動化するデコーダとを備えた、ディジタル・
フィルタと、 を含むディジタル・フェーズ・ロック・ループ。 - 【請求項2】前記ディジタル・フィルタは、アップ/ダ
ウン・カウンタを備えたことを特徴とする請求項1記載
のディジタル・フェーズ・ロック・ループ。 - 【請求項3】遅延要素の前記アレーは、複数の遅延要素
を備え、その遅延要素のそれぞれは、前記アレーによっ
て得られる遅延において、段階的変化を可能とするもの
であることを特徴とする請求項2記載のディジタル・フ
ェーズ・ロック・ループ。 - 【請求項4】前記アレーの前記遅延要素のそれぞれは、
インバータとコンデンサとを含む遅延回路から成り、前
記遅延要素の1つまたは複数を、前記回路に対する前記
コンデンサの選択的な切換接続あるいは切換切断を通
じ、前記デコーダによって選択的に能動化することを特
徴とする請求項3記載のディジタル・フェーズ・ロック
・ループ。 - 【請求項5】前記遅延要素の前記アレーは、個々の遅延
要素の複数rの行と複数cの列のマトリクスから成り、
前記個々の遅延要素は所定の順序で選択的に能動化し、
前記所定の順序は、前記マトリクスの第1行、第1列の
遅延要素から始まり、前記第1列を、前記第1列のすべ
ての遅延要素を能動化するまで順次下り、それに続いて
第2の列を能動化し、そして同様の順序で残りの列を能
動化するというものであることを特徴とする請求項3記
載のディジタル・フェーズ・ロック・ループ。 - 【請求項6】前記デコーダは、選択的に能動化する前記
遅延要素のそれぞれに対して個別に出力線を与えること
を特徴とする請求項5記載のディジタル・フェーズ・ロ
ック・ループ。 - 【請求項7】2n 個以下の遅延要素のアレーに対して、
前記第1群の制御信号は最大nの制御信号から成ること
を特徴とする請求項6記載のディジタル・フェーズ・ロ
ック・ループ。 - 【請求項8】前記デコーダを具現するために必要な論理
回路は、前記アレーの前記遅延要素のそれぞれに対して
1つのANDゲートと1つのORゲートのみを必要とす
ることを特徴とする請求項7記載のディジタル・フェー
ズ・ロック・ループ。 - 【請求項9】(i)行および列のマトリクスに配列した
遅延要素のアレーと、 (ii)前記第1の制御信号を受信し、それに応答して前
記アレーの前記遅延要素の1つまたは複数を選択的に能
動化するデコーダとを備えた、 ことを特徴とするディジタル・フェーズ・ロック・ルー
プで用いるディジタル電圧制御発振器。 - 【請求項10】前記遅延要素のアレーは、複数の遅延要
素から成り、各遅延要素は前記アレーによる遅延におい
て段階的な変化を可能とするものであることを特徴とす
る請求項9記載のディジタル電圧制御発振器。 - 【請求項11】前記アレーの前記遅延要素のそれぞれ
は、インバータとコンデンサとを含む遅延回路から成
り、前記遅延要素は、前記回路に対する前記コンデンサ
の選択的な切換接続あるいは切換切断を通じ、前記デコ
ーダによって選択的に能動化することを特徴とする請求
項10記載のディジタル電圧制御発振器。 - 【請求項12】前記遅延要素の前記アレーは、個々の遅
延要素の複数rの行と複数cの列のマトリクスから成
り、前記個々の遅延要素は所定の順序で選択的に能動化
し、前記所定の順序は、前記マトリクスの第1行、第1
列の遅延要素から始まり、前記第1列を、前記第1列の
すべての遅延要素を能動化するまで順次下り、それに続
いて第2の列を能動化し、そして同様の順序で残りの列
を能動化するというものであることを特徴とする請求項
10記載のディジタル電圧制御発振器。 - 【請求項13】前記デコーダは、選択的に能動化する前
記遅延要素のそれぞれに対して個別に出力線を与えるこ
とを特徴とする請求項12記載のディジタル電圧制御発
振器。 - 【請求項14】2n 個以下の遅延要素のアレーに対し
て、前記第1群の制御信号は最大nの制御信号から成る
ことを特徴とする請求項13記載のディジタル電圧制御
発振器。 - 【請求項15】前記デコーダを具現するために必要な論
理回路は、前記アレーの前記遅延要素のそれぞれに対し
て1つのANDゲートと1つのORゲートのみを必要と
することを特徴とする請求項14記載のディジタル電圧
制御発振器。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/037,202 US5347234A (en) | 1993-03-26 | 1993-03-26 | Digital voltage controlled oscillator |
US037202 | 1993-03-26 | ||
US37202 | 1993-03-26 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0795054A true JPH0795054A (ja) | 1995-04-07 |
JP2721115B2 JP2721115B2 (ja) | 1998-03-04 |
Family
ID=21893006
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6009070A Expired - Lifetime JP2721115B2 (ja) | 1993-03-26 | 1994-01-31 | ディジタル・フェーズ・ロック・ループおよびディジタル電圧制御発振器 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5347234A (ja) |
JP (1) | JP2721115B2 (ja) |
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JP2015508262A (ja) * | 2012-02-16 | 2015-03-16 | クゥアルコム・インコーポレイテッドQualcomm Incorporated | クロックおよびデータ復元(cdr)回路のためのリセット可能電圧制御発振器(vco)、ならびに関係するシステムおよび方法 |
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