CN101278482B - 电压控制延迟线路及包括该线路的延迟锁相回路 - Google Patents

Abstract

本发明提供一种电压控制延迟线路(VCDL)。该VCDL(120)包括一个或多个单元(125)。各个所述一个或多个单元包括两个或多个输入(Va，Vax，Vb，Vbx)、及输出(Vout，VoutX)。各个所述一个或多个单元配置以提供延迟及内插(interpolation)功能与复用器(multiplexer)功能。所述VCDL可用以提供在延迟锁相回路(DLL)中的延迟。

Description

电压控制延迟线路及包括该线路的延迟锁相回路

技术领域

本发明是关于电子电路，且尤其关于延迟锁相回路(delay locked loop，DLL)。 

背景技术

延迟锁相回路(DLL)为计算机及其它数字系统中常用之电路。延迟锁相回路可用以提供针对工艺、电压及温度(process，voltage，and temperature，PVT)变化经过补偿的任意延迟(arbitrary delay)。 

图1系显示典型的延迟锁相回路之一个实施例。该延迟锁相回路包括相位检测器(phase detector)，耦接以接受参考时钟并配置以作该参考时钟与回授信号间之相位比较。该相位检测器之输出由数字滤波器接收，该数字滤波器然后过滤该数字信号并将其传送至上/下数计数器(up/down counter)。由该上/下数计数器接收之滤波信号代表该参考时钟信号与该回授信号间的相位关系(其中该回授回路之目的在使该回授时钟之下降缘(falling edge)与该参考时钟之上升缘(rising edge)对齐)，且因此可导致该上/下数计数器能往上或往下计数以获得所希望的相位关系。该上/下数计数器之输出可提供至数字转模拟转换器(digital-to-analog converter，DAC)，该数字转模拟转换器可根据该计数器所提供之计数而配置以产生并提供控制电压。该控制电压系由电压控制延迟线路(voltage controlled delay line，VCDL)所接收，然后配置该电压控制延迟线路以提供由该控制电压指示所希望的延迟。然后该延迟输出透过复用器及相位内插器(phase interpolator，PI)提供至时钟树(clock tree)，时钟信号系从时钟树传送。第二复用器/相位内插器传送该回授信号至该相位检测器。 

由电压控制延迟线路提供至各个复用器/相位内插器之输出系通过穿过该复用器(其选择适当输出)及该相位内插器之数条线路之其中一条的延迟信号(该数条线路代表在该电压控制延迟线路中延迟组件之输出)，其中该相位内插器内插于两个相位划分(phase division)之间。因此，假使该电压控制延迟线路具有16个输出(而因此该复用器为16∶1复用器)且该相位内插器能内插于两个相位划分之间，则该参考时钟之时钟周期最多能分成32等份。

虽然图1所示之实施例在某些情况是可以接受的，但是其可能导致时钟信号之相位间之回授信号(及整个该延迟锁相回路)发生极大的静态误差(static error)。再者，因为该实施例在回授路径与该输出时钟信号使用分离的复用器/相位内插器，则可能无法解释这两个单元间的不匹配(mismatch)。许多应用可能无法接受该静态误差及不匹配，尤其在增加计算机及其它数字系统之时钟速度的情况下。 

发明内容

本发明揭露一种电压控制延迟线路(VCDL)。在一个实施例中，所述VCDL包括一个或多个单元(cell)。所述一个或多个单元中的各个单元包括两个或多个输入、及输出。所述一个或多个单元中的各个单元配置以提供延迟及内插功能与复用器功能。所述VCDL可用以提供在延迟锁相回路(DLL)中的延迟。 

在一个实施例中，各单元包括与两个或多个输入中的各个输入相关联的选择电路。当给定输入的相关联的选择电路被激活(activated)时，对于所述给定输入实现所述复用器功能，因而操作性耦合该输入至该输出。当与两个不同的输入相关联的选择电路被激活时，所提供的该输出提供给两个不同的输入中的各个输入的信号的内插。所述单元亦包括至少一个负载电路。由各个单元所提供的延迟量根据流经其负载电路的电流量来决定，所述电流遂根据控制电压。 

所述VCDL包括第一多个单元及第二多个单元。所述第一及第二多个单元是相同的，且所述第一多个单元耦合至所述第二多个单元。然而，对于第一多个单元禁能(disable)所述复用器及内插功能，而对于所述第二多个单元使能(enable)所述复用器及内插功能。 

DLL电路可实行所述VCDL的各种实施例。所述DLL电路亦可包括具有相位检测器、滤波器(filter)、计数器及数字转模拟转换器的数字控制回路。所述VCDL可从所述数字转模拟转换器接收所述控制电压  (由各单元的所述负载电路所使用)，并亦可接收所述参考时钟信号。所述DLL的时钟信号输出可由所述VCDL提供，而且亦可提供此信号作为回授信号(feedback signal)。 

附图说明

在读完上述详细说明及参考随附图式后，本发明之其它态样将变得清楚，其中： 

图1(先前技术)为延迟锁相回路(DLL)之一个实施例的方块图； 

图2图具有整合至电压控制延迟线路(VCDL)之各个单元中之复用器及相位内插功能之延迟锁相回路的一个实施例的方块图； 

图3为用于图2之延迟锁相回路中之电压控制延迟线路的一个实施例的方块图； 

图4为用于图3之电压控制延迟线路中之单元的一个实施例的示意图；以及 

图5为使用单端信号之电压控制延迟线路实作的一个实施例的图。 

虽然本发明容许有各种修改及其它形式，但是在此系将通过该附图之范例显示其中特定实施例并详加描述。然而，应了解到该等附图及其叙述并非意于限制本发明至所揭露之特定形式，相反地，本发明系意于涵盖由该附加权利要求书所定义之本发明之精神及范畴内所有的修饰、等效及替代物。 

主要组件符号说明 

100    延迟锁相回路 

102    相位检测器 

104    数字滤波器 

106    上/下数计数器 

108    数字转模拟转换器 

112    时钟树 

120    电压控制延迟线路/复用器/相位内插器 

125    单元 

220    电压控制延迟线路 

225    单元 

Q1、Q2、Q3、Q4、Q7、Q8、Q9、Q10、Q11、Q12、Q13、Q14、Q15、Q16、Q17、Q18、Q19、Q20、Q21   晶体管 

Va、Vb、Vc    差动输入 

VaX、VbX、VcX    互补差动输入 

MuxA、MuxB、MuxC、MuxAX、MuxBX、MuxCX    复用器输入 

Vout、VoutX    输出 

VBP、VBN    控制电压 

具体实施方式

现在参阅图2，图标将复用器及相位内插功能整合至该电压控制延迟线路(VCDL)之各个单元之延迟锁相回路的一个实施例的方块图。在图标之实施例中，延迟锁相回路(DLL)100包括相位检测器102，其耦合以接收参考时钟信号。电压控制延迟线路(VCDL)120亦耦合以接收该参考时钟信号。除接收该参考时钟信号外，相位检测器102亦耦合以接收来自电压控制延迟线路120的回授信号。相位检测器102系设定以执行该参考时钟信号与该回授时钟信号之间的相位比较。该相位比较之结果为误差信号由相位检测器102传送作为输出。应注意到在某些实施例中，该参考时钟信号与该回授信号可以是差动信号(differential signal)，而在其它实施例中这些信号可以是单端信号。相似地，在图2所示之该其它单元间传送之该信号亦可以是差动信号或是单端信号。 

数字滤波器104系耦合以接收由相位检测器102产生之该误差信号。在一个实施例中，数字滤波器104可以是无限脉冲响应(infiniteimpulse response，IIR)滤波器，然而能够考虑到使用其它类型的滤波器在实施例上。数字滤波器104用来消除由相位检测器102所输出之该误差信号的高频部分，因而可以实行作为低通滤波器。 

上/下数(Up/Down，U/D)计数器106系耦合以接收由数字滤波器104所提供之该滤波误差信号。上/下数计数器106系根据从数字滤波器104接收之该滤波误差信号增加或减少。上/下数计数器106之增加或减少系根据该参考时钟信号及该回授时钟信号之间之相位关系(如该误差信号所指示)而决定。 

数字转模拟转换器(DAC)108耦合以接收由上/下数计数器106产生之计数值。在各种实施例中，该计数器输出可由上/下数计数器106传送至数字转模拟转换器108作为多个二进制信号(binary signal)。接收到指示该计数器输出之二进制信号后，数字转模拟转换器108将该计数值转换为控制电压值。此控制电压值可以是单一电压或可包括使用差动信号之实施例的多个电压。 

由数字转模拟转换器108所提供之控制电压系传送至电压控制延迟线路(VCDL)120，其亦耦合以接收该参考时钟信号。电压控制延迟线路120包括多个单元，并且配置以整合复用器、延迟及内插功能。电压控制延迟线路120之输出可以是一些不同的相位偏移增量(phaseoffset increment)的其中之一(相对于该参考时钟信号)。在一个实施例中，电压控制延迟线路120可配置以提供32个不同增量之其中一个之相位偏移的输出信号，其中各相位偏移之增量为11.25度(假设锁相电压控制延迟线路120产生总共360度的延迟)。具有较大或较小相位偏移增量(及增量大小)的实施例系为可能且可考虑。以下将进一步详细讨论电压控制延迟线路120。 

由电压控制延迟线路120所提供之输出信号系提供作为沿着回授路径(至相位检测器102)及至时钟树112之回授信号。时钟树112将由电压控制延迟线路120提供之时钟信号分配至其所实行之该系统内的各种电路。 

现在参阅图3，显示使用于图2所示之延迟锁相回路之电压控制延迟线路之一个实施例的方块图。在图标之实施例中，电压控制延迟线路包括多个单元125。该单元125分成两组，如单元之第一(较高)列及单元之第二(较低)列所示。该第一组中之第一单元125系耦合以接收参考时钟信号，同时该第二组中之最后单元125系配置以提供输出时钟信号，该输出时钟信号系能传送至时钟树及相位检测器(作为回授信号)。 

虽然第一组中之单元125以不同于第二组中之单元之方式连接，但是应注意到图标之该实施例中该第一组中之那些单元系与该第二组中之那些单元为相同的，这是很重要的。尽管该第一组中之单元125并未使用各个该输入，但是保持该第一组之单元125与该第二组之那  些单元相同系能导致匹配之单元有较少的差异。有了较少的差异，由各单元所提供之延迟因而更能预测且较不易于改变。因此，当第一组之单元125中没有单元使用复用器功能或内插功能时，这些单元中各个单元仍然能如此配置。 

一个例外是，第二列中之各单元125系耦合以接收三个不同输入之其中至少一个。就各个包含于此子群组中之诸单元而言，该等输入包括对应在第一组(亦即如图所示直接在上方)中之输入节点、对应在该第一组中之输出节点、以及紧接在前之单元125之输出节点。对照之下，该第一组中之各个该单元125仅从在前之单元之输出节点接收输入，只有接收该参考时钟输入之该第一单元125例外。该第二组之第一单元125(较低列，在该附图中之右侧)系耦合以接收来自该最后单元125之各个该输入及输出节点的输入(较高列，在该附图之右侧)。 

如前所述，电压控制延迟线路120之各单元125系配置以执行复用器功能。就各个该单元125耦合以接收多个输入而言，该复用器功能可通过选择该等输入之其中一个以操作性耦合至该输出而实施。应注意的是在某些实施例中，各单元系为反相器(用以提供延迟)并因此执行该输入信号之逻辑反相。然而，就此揭露之目的而言，假使为选定的输入，则考虑输入能可操作性耦合至该输出，不论其是否经过反相。另外应注意的是实施例能考虑到不须具有反相器功能或实行以提供该延迟。在使用反相器功能以实行延迟之那些实施例中，所提供之精确的延迟量可通过控制该反相器延迟及/或在链路(chain)中反相器的数量而予以控制。 

除了执行复用器功能外，各单元125亦配置以执行内插功能。就那些具有多个输入的单元125而言，该内插功能可通过选择该等输入之任意两者以操作性耦合至该输出而执行。由于传送于该等选定输入之诸信号典型地并非彼此同相位，因此在相同节点上这两个信号的组合将代表该两个信号的内插。应注意到在含有反相器的实施例中，由该内插产生的信号亦经过反相。 

图4为使用于图3之电压控制延迟线路之单元的一个实施例的示意图。在图标之实施例中，单元125为包含多个差动输入及差动输出  的差动电路。相似的单端实施例亦为可能且予考虑。 

在此特定实施例中，单元125包括三个差动输入，Va、Vb及Vc，以及他们个别的互补差动输入，VaX、VbX及VcX。各个这些输入所接收之该等信号系有效地为具有相对于其它输入之相位变化的时钟信号。各单元125亦包括三个复用器选择输入，即MuxA、MuxB及MuxC(具有补码complement)。应注意的是该复用器选择输入并非差动，而是有效复制输入以提供给其相关差动对的信号。单元125亦包括具有互补信号节点的差动输出Vout及VoutX。当其相关的复用器输入被选择时，各个输入VaX、VbX及VcX可耦合至Vout。当其相关的复用器输入被选择时，各个输入Va、Vb及Vc可耦合至VoutX。因此，就此特定电路组态而言，与给定输入信号相关之输出信号为该输入信号之逻辑反相，而因此实行反相器功能。 

在图标之该实施例中，单元125系耦合以接收控制电压VBP及VBN(其由复制电路所产生)。这些控制电压典型地由数字转模拟转换器所产生，例如图2所示之数字转模拟转换器108。各单元125包括与各输出节点相关之负载电路。第一负载电路包括晶体管Q1及Q2，各具有沟道耦合在VDD与输出节点VoutX之间。第二负载电路包括晶体管Q3及Q4，各具有沟道耦合在VDD与Vout之间。就图4之差动实施例而言，该第二控制电压VBN系用以控制晶体管Q19、Q20及Q21并因而提供下拉路径(pull-down path)至地(其中前面讨论之负载电路提供上拉路径至VDD)。 

根据控制电压的电平可控制流经电路之各选定接脚(leg)的电流，并因此控制流经该负载电路之电流量。在此特定电路组态中，较大的VBP值将导致各个PMOS晶体管Q2及Q3有较小的VGS值。这将依次导致较小的电流值透过由该选定复用器输入激活之电流路径流经VDD与地之间。因此，该较小的电流值将导致Vout及VoutX较慢的切换时间，因而增加由该单元提供之延迟。相反地，较小的VBP值将导致较大的VGS值、VDD与地之间较大的电流值、以及由此Vout及VoutX较快的切换时间，因而减少由该单元提供的延迟量。因此，各单元125之该延迟(因此整体视为该延迟线)系根据该接收之控制电压所控制。 

各单元根据该复用器选择输入之状态提供复用器及内插功能。例  如，假使选择复用器输入MuxA及MuxAX，则于输入Va及VaX所接收之差动时钟信号变成分别操作性耦合至输出VoutX及Vout。假使只有该输入Va及VaX被选择，则输入MuxB及MuxC不会被选择。输入Vb及Vc能以相同方式被选择以操作性耦合。广言之，单元125之该复用器功能系以相似于单发(one-hot)复用器之功能的方式实行。应注意到上述各种信号的讨论包括图标之该实施例的互补信号，即使其中没有明白提及。 

单元125之内插功能系通过选择该等输入之其中两者而施行。当输入之其中两者被选择时，VDD与地之间的电流路径系存在经过该电路之两个不同的接脚(对比于该复用器功能只有一个接脚)。因此，在各输出节点Vout及VoutX上，结合不同相位的两个信号。此结合信号代表该两个选定输入信号之间的内插。下面表1列出图4所示之单元125之该实施例的各种操作模式。 

表1 

Mux A	Mux B	Mux C	Vout	注释
					0	0	1	Vc	Vc可操作性耦合至输出
0	1	0	Vb	Vb可操作性耦合至输出
					1	0	0	Va	Va可操作性耦合至输出
0	1	1	(ω’b-ω’c)/2	内插于Vb与Vc之间
					1	1	0	(ω’a-ω’b)/2	内插于Va与Vb之间
1	0	1	(ω’a-ω’c)/2	内插于Va与Vc之间
					0	0	0	X	违反规则
1	1	1	X	违反规则

如上表所示，经由选择其复用器输入来选择任何单一输入系能可操作性耦合该输入至输出。选择任两个输入而操作性耦合该两者至该输出且因此内插于该输入间。选择所有输入或都不选择系违反操作规则。 

因此，如上所述及表1可知，各单元125系整合复用器功能、内插功能及延迟功能。通过使用此类型单元，可避免实行外接于延迟线之该复用器及内插功能及可能发生所导致之偏移。 

在某些实施例中，可提供加权内插功能。加权内插功能可通过加  权至内插于内之两个输入而允许微细内插(fine grain interpolation)。这可通过调整晶体管Q7、Q8、Q11、Q12、Q15及Q16之宽度而完成。 

现在参阅图5，显示使用单端信号之电压控制延迟线路的一个实施例的图标。在图标之实施例中，电压控制延迟线路220包括多个单元225，其彼此用虚线区别开来。此实施例之单元225系利用反相器建构。与上述之差动实施例相似，各个该反相器将延迟带入其实行之单一路径。 

图标之实施例中之各单元225包括多个反相器，包括可选择并个别地使能或禁能的两个反相器。在图标该实施例之各单元225之第三反相器系配置以在电压控制延迟线路220之操作期间维持被使能。 

给定之单元225可通过使能由此所配置之反相器之其中一个而禁能另一个而实现复用器功能。使能该反相器之其中一个而禁能另一个系能有效地实现给定单元225之单发复用器功能。由该使能之反相器之输出传送之输出信号允许以传播至下一个单元225(或在该最后单元的情况时，传播至电压控制延迟线路220之输出)。 

给定之单元225可通过使能配置为使能/禁能之反相器来实现内插功能。当如此配置之两种反相器在给定单元225中被使能时，他们个别的输出系连接至共同节点。因此，在此共同节点所导致的信号将代表由各个该使能之反相器提供之该个别信号间的内插。由于在其个别信号路径中不同数量的反相器产生不同的延迟，因此这些信号将典型地具有相对于彼此的相位差。因此，在该共同节点所导致的信号将是由具有输出连接于其中之反相器提供之输出信号的内插。 

虽然本发明已参考特定实施例描述，但是将了解到该等实施例为例示性且本发明范畴并不限于此。任何对所述之该实施例的改变、修饰、添加及改善皆为可能的。这些改变、修饰、添加及改善将落在下列权利要求书所详细描述之本发明之范畴内。 

Claims (10)

1.一种电压控制延迟线路VCDL(120)，包括：

分成第一多个单元与第二多个单元的多个单元(125)，其中所述第二多个单元中的各个单元包含两个或多个输入(Va，Vax，Vb，Vbx)、及输出(Vout，VoutX)，且其中所述多个单元中的各个单元配置以提供延迟、内插功能及复用器功能，且其中所述第二多个单元中的各个单元中的两个或多个输入中的一个输入连接至所述第一多个单元中的个别对应单元中的输入，以及其中所述第二多个单元中的各个单元中的两个或多个输入中的另一个输入连接至所述第一多个单元中的个别对应单元中的输出。

2.如权利要求1所述的电压控制延迟线路，其中所述复用器功能通过选择所述两个或多个输入的其中之一来提供，使得选择的输入操作性耦合至所述第一多个单元的个别对应单元中的所述输出。

3.如权利要求2所述的电压控制延迟线路，其中所述两个或多个输入中的各个输入与选择电路相关联，其中所述选择电路在被使能时操作性耦合其个别输入至所述第一多个单元的个别对应单元中的所述输出。

4.如权利要求1所述的电压控制延迟线路，其中所述内插功能通过选择所述两个或多个输入的其中两个来提供，使得各个所述选择的输入操作性耦合至所述第一多个单元的个别对应单元中的所述输出。

5.如权利要求4所述的电压控制延迟线路，其中所述第二多个单元中的各个单元包含第一输入(Va，Vax)、第二输入(Vb，Vbx)及第三输入(Vc，Vcx)。

6.如权利要求5所述的电压控制延迟线路，其中所述第二多个单元中的各个单元配置以通过选择所述第一与第二输入而内插于所述第一输入与第二输入之间，使得各个所述第一与第二输入操作性耦合至所述第一多个单元的个别对应单元中的所述输出。

7.如权利要求5所述的电压控制延迟线路，其中所述第二多个单元中的各个单元配置以通过选择所述第二与第三输入而内插于所述第二输入与第三输入之间，使得各个所述第二与第三输入操作性耦合至所述第一多个单元的个别对应单元中的所述输出，以及其中所述各个单元配置以通过选择所述第一与第三输入而内插于所述第一输入与第三输入之间，使得各个所述第一与第三输入操作性耦合至所述第一多个单元的个别对应单元中的所述输出。

8.如权利要求1所述的电压控制延迟线路，其中所述多个单元中的各个单元包含一个或多个负载电路，且其中由所述多个单元中的各个单元提供的延迟量由流经所述一个或多个负载电路中的各个的电流量来决定。

9.一种延迟锁相回路(100)，包括权利要求1至8中任一项所述的电压控制延迟线路。

10.如权利要求9所述的延迟锁相回路，还包括：

相位检测器(102)，配置以接收参考时钟信号，且所述相位检测器配置以接收来自所述电压控制延迟线路的输出；

滤波器(104)，耦合以接收来自所述相位检测器的输出；

计数器(106)，耦合以接收来自所述滤波器的输出；

数字转模拟转换器(DAC)(108)，耦合以接收来自所述计数器的输出；

其中所述电压控制延迟线路耦合以接收来自所述数字转模拟转换器的控制电压及所述参考时钟信号。

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