KR101271750B1

KR101271750B1 - 임베디드 멀티플렉서 기능과 보간 기능을 갖는 전압 제어지연 라인

Info

Publication number: KR101271750B1
Application number: KR1020087009400A
Authority: KR
Inventors: 로히트 쿠마; 아난드 다가; 사냐이 세티
Original assignee: 어드밴스드 마이크로 디바이시즈, 인코포레이티드
Priority date: 2005-09-30
Filing date: 2006-08-23
Publication date: 2013-06-10
Also published as: DE602006007027D1; JP4975750B2; EP1941615A1; CN101278482B; TW200718018A; TWI388127B; WO2007040859A1; EP1941615B1; CN101278482A; KR20080049117A; JP2009510904A

Abstract

전압 제어 지연 라인(VOLTAGE CONTROLLED DELAY LINE(VCDL)). VCDL(120)은 1 개 이상의 셀들(125)을 포함한다. 상기 하나 이상의 셀들 각각은 2 개 이상의 입력들(Va, VaX, Vb, VbX)과 출력(Vout, VoutX)을 포함한다. 상기 1 개 이상의 셀들 각각은 보간(interpolation) 기능과 멀티플렉서 기능뿐만 아니라 지연을 제공하도록 구성되어 있다. 상기 VCDL은 지연 고정 루프(delayed locked loop(DLL))에 지연을 제공하도록 사용될 수 있다.

Description

임베디드 멀티플렉서 기능과 보간 기능을 갖는 전압 제어 지연 라인{VOLTAGE CONTROLLED DELAY LINE (VCDL) HAVING EMBEDDED MULTIPLEXER AND INTERPOLATION FUNCTIONS}

본 발명은 전기 회로들에 관한 것으로서, 특히, 지연 고정 루프들(delay locked loops, DLLs)에 관한 것이다.

지연 고정 루프들(DLLs)은 보통 컴퓨터나 다른 디지털 시스템들의 회로에 사용된다. DLLs은 프로세스, 전압, 그리고 온도(PVT) 변형물들을 위해 보상되는 임의의 지연을 제공하도록 사용될 수 있다.

도 1은 전형적인 DLL의 일 실시예를 예시한다. DLL은 기준 클럭(reference clock)을 수신하기 위해 연결되고 기준 클럭과 피드백 신호 사이의 위상 비교를 수행하도록 구성된 위상 탐지기를 포함한다. 이 위상 탐지기의 출력은 디지털 필터에 의해 수신되는데, 이 디지털 필터는 디지털 신호를 필터링하고 이를 업/다운 카운터에 전달한다. 이 업/다운 카운터에 의해 수신된 상기 필터링된 신호는 기준 클럭 신호와 피드백 신호 사이의 위상 관계를 나타내고(피드백 루프의 목적은 피드백 클럭의 하강 엣지(falling edge)를 기준 클럭의 상승 엣지(rising edge)와 맞추기 위함이다), 이로써 업/다운 카운터가 필요한 위상 관계를 얻기 위해서 카운트를 업시 키거나 다운시키게 할 수 있다. 업/다운 카운터의 출력은 디지털-아날로그 컨버터(DAC)에 공급될 수 있는데, 이 DAC는 카운터에 의해 공급된 카운트에 기초하여 제어 전압을 발생시키고 공급하도록 되어 있다. 이 제어 전압은 전압 제어 지연 라인(Voltage controlled delay line)에 의해 수신되고, 이 VCDL은 제어 전압에 의해 지시된(indicated) 바람직한 지연을 제공하도록 구성된다. 이 지연 출력은 그 후 멀티플렉서와 위상 보간기(phase interpolator)(PI)를 통하여 클럭 트리에 공급되는데, 이 클럭 트리로부터 클럭 신호가 전달된다. 제 2 멀티플렉서/PI는 피드백 신호를 위상 탐지기에 전달한다.

VCDL에 의해 각 멀티플렉서/PI에 공급된 출력은 (적절한 출력을 선택하는)멀티플렉서와, 2 개의 위상 디비젼(divisions) 사이를 보간(interpolate)하는 PI를 통하여 (VCDL에서 지연 요소들의 출력을 나타내는)여러 개의 라인들 중 하나를 통과한 지연된 신호이다. 그래서, 만일 VCDL이 16개의 출력을 가지고(이에 따라 멀티플렉서는 16:1 멀티플렉서임), PI가 2 개의 위상 디비젼 사이를 보간할 수 있다면, 기준 클럭의 클럭 주기는 32개의 동등한 부분들로 분할될 수 있다.

비록 도 1에 도시된 실시예가 어떠한 환경에서는 채택될 수 있을지라도, 클럭 신호의 위상들 사이에서 피드백 신호에(그리고 DLL 전체에) 현저한 스태틱 에러(static error)를 발생시킨다. 게다가, 상기 실시예는 피드백 경로와 출력 클럭 신호를 위해 별도의(separate) 멀티플렉서/PI를 사용하기 때문에, 이들 두 유닛들 사이의 미스매치(mismatches)가 해결되지 않는다. 많은 어플리케이션들에서, 특히 컴퓨터에서 클럭 속도를 향상시키는 측면에서, 그리고 다른 디지털 시스템의 관점 에서 상기 스태틱 에러와 미스매치는 받아들여지기 어려운 것이다.

전압 제어 지연 라인(VCDL)이 개시되어 있다. 일 실시예에서, VCDL은 1 개 이상의 셀들을 포함한다. 상기 1 개 이상의 셀들 각각은 2 개 이상의 입력들과 1 개의 출력을 포함한다. 상기 1 개 이상의 셀들 각각은 보간 기능과 멀티플렉서 기능을 제공할 뿐만 아니라 지연을 제공하도록 구성된다. VCDL은 지연 고정 루프(DLL)에서 지연을 제공하도록 사용될 수 있다.

일 실시예에서, 각 셀은 2개 이상의 입력들 각각에 관계된 선택 회로를 포함한다. 주어진 입력과 관계된 선택 회로가 활성화될 때, 상기 주어진 입력에 대해 상기 멀티플렉서 기능이 구현되며, 이에 의해 입력이 출력에 동작적으로(operatively) 결합된다. 2 개의 다른 입력들에 관계된 상기 선택 회로가 활성화된 경우에는, 공급되는 출력은 상기 2 개의 다른 입력들 각각에 공급되는 신호들의 보간이다. 셀은 또한 적어도 하나의 부하(load) 회로를 포함한다. 각 셀에 의해 공급되는 지연의 양은 부하 회로를 통해 흐르는 전류의 양에 기반하고, 상기 부하 회로를 통해 흐르는 전류의 양은 제어 전압에 기반하는 것이다.

VCDL은 제 1 복수 개의 셀들과 제 2 복수 개의 셀들을 포함한다. 제 1 복수 개의 셀들과 제 2 복수 개의 셀들은 동일하고, 제 1 복수 개의 셀들은 제 2 복수 개의 셀들에 연결되어 있다. 그러나, 멀티플렉서 기능과 보간 기능은 제 1 복수 개의 셀들에 대해서는 그 기능이 억제되지만, 제 2 복수 개의 셀들에 대해서는 활성화된다.

DLL 회로는 VCDL의 다양한 실시예들을 구현할 수 있다. DLL 회로는 또한 위상 탐지기, 필터, 카운터, 디지털-아날로그 컨버터(DAC)와 함께 디지털 제어 루프를 포함할 수 있다. VCDL은 DAC로부터 제어 전압(각 셀의 부하 회로들에 의해 사용되는)을 수신할 수 있고, 또한 기준 클럭 신호를 수신할 수 있다. DLL의 클럭 신호 출력은 VCDL에 의해 공급될 수 있고, 이 신호는 또한 피드백 신호로서 공급될 수 있다.

본 발명의 다른 실시형태들은 아래의 상세한 설명을 읽고 첨부된 도면을 참조하면 자명할 것이다.

도 1(선행 기술)은 지연 고정 루프(DLL)의 일 실시예에 대한 블럭 다이어그램이다.

도 2는 전압 제어 지연 라인(VCDL)의 각 셀들에 집적된 멀티플렉서와 위상 보간 기능들을 갖는 DLL의 일 실시예에 대한 블럭 다이어그램이다.

도 3은 도 2의 DLL에 사용된 VCDL의 일 실시예에 대한 블럭 다이어그램이다.

도 4는 도 3의 VCDL에 사용된 셀의 일 실시예에 대한 개략도(schematic diagram)이다.

도 5는 싱글 엔디드 시그널링(single-ended signaling)을 이용하는 VCDL 구현의 일 실시예에 대한 블럭 다이어그램이다.

본 발명은 다양한 수정방안들과 대안적 형태를 가질 수 있는데, 본 발명의 특정 실시예들은 도면에 예시로서 도시된 것이고 본 명세서에서 상세하게 설명될 것이다. 그러나, 그 실시예에 대한 도면 및 상세한 설명은 본 발명을 개시된 특정 형태로 한정하려는 것이 아니라, 첨부된 특허청구범위에 의해 정의된 본 발명의 사상과 범위를 벗어나지 않는 한도에서 본 발명이 모든 수정방안 및 균등물들, 대안들을 포함하도록 의도된 것임을 주목해야 한다.

도 2를 보면, 전압 제어 지연 라인(VCDL)의 각 셀들에 집적된 멀티플렉서와 위상 보간 기능들을 갖는 DLL의 일 실시예에 대한 블럭 다이어그램이 예시되어 있다. 나타난 실시예에서, 지연 고정 루프(DLL)(100)는 기준 클럭 신호를 수신하도록 연결되어 있는 위상 탐지기(102)를 포함한다. 전압 제어 지연 라인(VCDL)(120)은 또한 기준 클럭 신호를 수신하도록 연결되어 있다. 기준 클럭 신호를 수신하기 위함에 덧붙여서, 위상 탐지기(102)는 VCDL(120)으로부터의 피드백 신호를 수신하도록 연결되어 있다. 위상 탐지기(102)는 기준 클럭 신호와 피드백 클럭 신호 사이의 위상 비교를 수행하도록 구성되어 있다. 이 위상 비교의 결과는 위상 탐지기(102)에 의한 출력으로서 전달된 에러 신호이다. 주목되어야 할 사항으로서, 어떤 실시예에서는 기준 클럭과 피드백 신호들이 차동 신호(differential signals)일 수 있고, 다른 실시예들에서는 이러한 신호들이 싱글 엔디드 신호(single ended signals)일 수 있다. 비슷한 방식으로, 도 2에 도시된 다른 유닛들 사이에 전달되는 신호들은 또한 차동 신호 또는 싱글 엔디드 신호일 수 있다.

디지털 필터(104)는 위상 탐지기(102)에 의해 발생된 에러 신호를 수신하도록 연결되어 있다. 실시예들이 다른 형태의 필터를 사용할 수 있지만, 일 실시예에 서는 디지털 필터(104)는 무한 임펄스 응답(infinite impulse response, IIR) 필터일 수 있다. 디지털 필터(104)는 위상 탐지기(102)에 의한 에러 신호 출력의 고주파 부분들을 제거하도록 사용되고, 이에 의해 로우 패스 필터(low-pass filter)처럼 동작할 수 있다.

업/다운(U/D) 카운터(106)는 디지털 필터(104)에 의해 공급받은 필터링된 에러 신호를 수신하도록 연결되어 있다. U/D 카운터(106)는 디지털 필터(104)로부터 수신된 필터링된 에러 신호에 따라 증분될 수도 있고(increment) 감량될 수도 있다(decrement). U/D 카운터(106)의 상기 증분 또는 감량은 기준 클럭 신호와 피드백 클럭 신호 사이의 위상 관계(에러 신호에 의해 지시된 대로)에 의존한다.

디지털-아날로그 컨버터(DAC)(108)는 U/D 카운터(106)로부터 발생된 카운터 값을 수신하도록 연결되어 있다. 다양한 실시예에서, 카운터 출력은 복수 개의 2진 신호(binary signal)로 U/D 카운터(106)로부터 DAC(108)까지 전달될 수 있다. 카운터 출력을 나타내는 2진 신호들을 수신하면, DAC(108)는 카운터 값을 제어 전압 값으로 변환시킨다. 이 제어 전압 값은 단일 전압일 수 있고 또한 차동 시그널링(signaling)을 이용하는 실시예들을 위해 다중의 전압들을 포함할 수도 있다.

DAC(108)에 의해 공급된 상기 제어 전압은 전압 제어 지연 라인(VCDL)(120)에 전달되는데, 이 VCDL 또한 기준 클럭 신호를 수신하도록 연결되어 있다. VCDL(120)은 복수 개의 셀들을 포함하고, 멀티플렉서, 지연, 보간 기능들을 집적시키도록 구성되어 있다. VCDL(120)의 출력은 (기준 클럭 신호에 관한)여러 개의 다른 위상 오프셋 증분들(increments) 중 하나일 수 있다. 일 실시예에서, VCDL(120) 은 32개의 다른 증분들 중 하나의 위상 오프셋인 출력 신호를 공급하도록 구성될 수 있고, 위상 오프셋의 각 증분은 (고정된 VCDL(120)이모두 360 도의 지연을 발생시킨다고 가정하면)11.25 도(degrees)이다. 이보다 많거나 적은 위상 오프셋 증분들(그리고 증분 크기들)을 갖는 실시예들도 가능하고 고려될 수 있다. VCDL(120)은 아래에서 상세히 설명될 것이다.

VCDL(120)에 의해 공급된 출력 신호는 (위상 탐지기(102)로의) 피드백 경로를 따라 피드백 신호로서 공급되고 클럭 트리(112)에도 공급된다. 클럭 트리(112)는 VCDL(120)에 의해 공급받은 클럭 신호를 클럭 트리(112)가 구현된 시스템 내부의 다양한 회로들에 배급한다.

도 3을 참조해 보면, 도 2의 DLL에 사용된 VCDL의 일 실시예에 대한 블럭 다이어그램이 도시되어 있다. 도시된 실시예에서, VCDL은 복수 개의 셀들(125)을 포함한다. 이 셀들(125)은 셀들의 제 1 열(위쪽)과 제 2 열(아래쪽)로 나타난 2개의 그룹으로 분할된다. 제 1 그룹의 제 1 셀(125)은 기준 클럭 신호를 수신하기 위해 연결되어 있고, 제 2 그룹의 마지막 셀(125)은 위상 탐지기에 전송(피드백 신호처럼)될뿐만 아니라 클럭 트리에도 전송될 수 있는 출력 클럭 신호를 공급하도록 구성된다.

제 1 그룹의 셀들(125)이 제 2 그룹의 셀들과는 다르게 연결되어 있으나, 도시된 실시예에서 제 1 그룹의 셀들은 제 2 그룹의 셀들과 동일하다는 점을 주목해야 한다. 입력들 각각은 제 1 그룹의 셀들(125)을 위해서는 사용되지 않는다는 사실에도 불구하고, 제 1 그룹의 셀들(125)을 제 2 그룹의 셀들과 동일하게 유지하는 것은 매칭된(matched) 셀들의 변형들을 적게 한다. 적은 변형들로, 각 셀에 의해 공급된 지연은 그래서 더 예측가능하고 변형이 덜 일어난다. 그러므로, 제 1 그룹 셀들(125) 중 어느 것도 멀티플렉서 기능 또는 보간 기능을 사용하지 않는 동안에도, 이러한 셀들 각각은 상기와 같이 설정된다.

하나의 예외로, 제 2 열의 각 셀(125)은 3 개의 다른 입력들 중 적어도 하나를 수신하도록 연결되어 있다. 이 하부그룹들에 포함된 각 셀들에서, 입력들은 제 1 그룹의 대응부(즉, 도 3에 도시되어 있는 바로 위의 부분)의 입력 노드와, 제 1 그룹의 대응부의 출력 노드, 그리고 바로 앞 셀(125)의 출력 노드를 포함한다. 반면에, 제 1 그룹의 셀들(125) 각각은 기준 클럭 신호를 수신하는 제 1 셀(125)을 제외하면 선행하는 셀들의 출력 노드로부터 입력을 수신한다. 제 2 그룹의 제 1 셀(125)은(도 3에서 아래쪽 열이며 우측에 있는 셀) 마지막 셀(125)(도 3에서 위쪽 열이며 우측에 있는 셀)의 입력 노드와 출력 노드 각각을 입력으로서 수신하도록 연결되어 있다.

앞서 언급된 대로, VCDL(120)의 각 셀(125)은 멀티플렉서 기능을 수행하도록 구성되어 있다. 다중 입력들을 수신하도록 설정된 각 셀(125)에서, 멀티플렉서 기능은 입력들 중 하나를 출력에 동작적으로(operatively) 결합되도록 선택함에 의해 구현될 수 있다. 어떤 실시예들에서, 각 셀은 (지연을 제공하는)인버터(inverter)이고 그래서 입력 신호의 논리적 반전(inversion)을 수행함이 주목되어야 한다. 그러나, 이 개시사항의 목적을 위해, 입력은 그것이 선택된 입력인 경우에, 그것이 반전되었는지 반전되지않았는지 여부에 관계없이 출력에 동작적으로 결합되도록 고 려된다. 지연을 제공하는데 있어서 상기 인버터 기능이 필요하지 않거나 구현되지 아니할 수도 있는 실시예들이 가능하다는 점을 주목해야 할 것이다. 인버터 기능이 지연을 구현하는 데에 사용되는 실시예들에서는, 제공된 지연의 정확한 양은 인버터 지연 그리고/또는 체인에서의 인버터들의 숫자를 제어함에 의해 제어될 수 있다.

멀티플렉서 기능을 수행하는 것에 부가하여, 각 셀(125)은 또한 보간 기능을 수행하도록 구성된다. 다중 입력들을 갖는 셀들(125)에서, 상기 보간 기능은 입력들 중 어느 2 개를 출력에 동작적으로 결합되도록 선택함에 의해 수행될 수 있다. 선택된 입력들에 전달된 신호들이 전형적으로 서로 동위상이 아니기(not in phase) 때문에, 동일한 노드에의 이들 두 신호들의 결합은 상기 두 신호들의 보간을 나타낸다. 인버터들을 포함하는 실시예들에서는, 보간으로부터 생성된 신호 또한 반전된 것임이 주목되어야 한다.

도 4는 도 3의 VCDL에 사용된 셀의 일 실시예에 대한 개략도이다. 도시된 실시예에서, 셀(125)은 다중의 차동 입력들과 차동 출력을 갖는 차동 회로이다. 비슷한 싱글 엔디드 실시예들 또한 가능하고 고려될 수 있다.

이 특정한 실시예에서, 셀(125)은 3 개의 차동 입력들 Va, Vb, Vc과 함께 그 차동 입력들과 개별적으로 상보(complementary)관계에 있는 차동 입력들 VaX, VbX, VcX를 포함한다. 이 입력들 각각에 수신되어야 하는 신호들은 다른 입력들에 비례하여 효율적으로 위상 변화된 클럭 신호이다. 각 셀(125)은 또한 3 개의 멀티플렉서 선택 입력들 MuxA, MuxB, MuxC(상보들(complements)과 함께)을 포함한다. 이 멀 티플렉서 선택 입력들은 차동이 아니지만, 실제로는 그것들의 연합된 차동 쌍(differential pair)의 두 신호를 모두 공급하기 위한 중복 입력들이다. 셀(125)은 또한 상보적인 단일 노드들 Vout과 VoutX를 갖는 차동 출력을 포함한다. 입력들(VaX, VbX, VcX) 각각은 그것들의 연합된 멀티플렉서 입력들이 선택된 때에 결합될 수 있다. 입력들(Va, Vb, Vc) 각각은 그것들의 연합된 멀티플렉서 입력들이 선택된 때에 결합될 수 있다. 그래서, 이 특정 회로 구성에 있어서, 주어진 입력 신호에 관계된 출력 신호는 입력 신호의 논리적 반전이고, 그래서 인버터 기능이 구현된다.

도시된 실시예에서, 셀(125)은 제어 전압들(레플리카(replica) 회로로부터 발생되는)VBP와 VBN)을 수신하도록 연결되어 있다. 이 제어 전압들은 일반적으로 도 2에 도시된 DAC(108)과 같은 DAC에 의해 발생한다. 각 셀(125)은 각 출력 노드에 관계된 부하 회로를 포함한다. 제 1 부하 회로는 VDD와 출력 노드 VoutX사이에 연결된 채널을 각각 갖는 트랜지스터들(Q1, Q2)을 포함한다. 제 2 부하 회로는 VDD와 Vout 사이에 연결된 채널을 각각 갖는 트랜지스터들(Q3, Q4)을 포함한다. 도 4의 차동 실시예를 위하여, 제 2 제어 전압(VBN)은 트랜지스터들(Q19, Q20, Q21)을 제어하는 데에 이용되고 그것에 의해 접지에 풀-다운 경로(pull-down path)를 제공한다(앞서 언급된 부하 회로들이 VDD에 풀-업 경로를 제공하는 곳에).

회로의 선택된 각 레그(leg)에 흐르는 전류는 제어 전압들의 준위(level)에 기반하여 제어될 수 있고, 이로써 부하 회로들에 흐르는 전류의 양도 제어될 수 있다. 이 특정 회로 구성에 있어서, VBP의 보다 큰 값은 PMOS 트랜지스터(Q2와 Q3) 각각을 위한 V_GS 값이 보다 작아지게 한다. 이는 선택된 멀티플렉서 입력들에 의해 활성화되는 전류 경로에 따라 VDD와 접지 사이에 흐르는 전류가 보다 작은 값을 갖도록 한다. 따라서, 이 작은 전류 값은 Vout과 VoutX의 스위칭을 느리게 하고 이로써 셀에 의해 제공되는 지연을 증가시킨다. 반대로, VBP의 작은 값은 V_GS 값을 보다 커지게 하고, VDD와 접지 사이에 큰 값의 전류가 흐르도록 하며, 이로써 Vout과 VoutX의 스위칭을 빠르게 하고, 이로써 셀에 의해 공급되는 지연의 양을 감소시킨다. 그래서, 각 셀(125)의 지연(그리고 전체로서의 지연 라인)은 수신된 제어 전압(들)에 기반하여 제어된다.

멀티플렉서 기능과 보간 기능은 멀티플렉서 선택 입력들의 상태에 기반하여 각 셀에 의해 공급된다. 예를 들어, 멀티플렉서 입력 MuxA와 MuzAX가 선택될 때, 입력들 Va와 VaX에 수신되는 차동 클럭 신호는 개별적으로 출력 Vout과 VoutX에 동작적으로 연결되게 된다. 만약 단지 입력들 Va와 VaX만이 선택되어야 한다면, MuxB와 MuxC 입력들은 선택되지 않는다. 같은 방식으로 입력들 Vb와 Vc가 동작적으로 연결되도록 선택될 수 있다. 폭넓게 말하자면, 셀(125)의 멀티플렉서 기능은 원-핫(one-hot) 멀티플렉서의 멀티플렉서 기능과 비슷한 방식으로 구현된다. 상기의 다양한 신호들에 대한 논의는, 명시적으로 언급되지 아니하였다 할지라도, 도시된 실시예의 상보적인 신호를 포함한다.

셀(125)의 보간 기능은 입력들 중 2 개를 선택함에 의해 구현된다. 입력들 중 2 개가 선택된 때에, VDD와 접지 사이의 전류 경로들은 회로의 2 개의 다른 레 그들에(멀티플렉서 기능을 위해 단 하나 존재하는 것과 달리) 존재한다. 그래서, 각 출력 노드인 Vout과 VoutX에서, 위상을 달리하는 두 개의 신호들이 합성된다. 이 신호들의 합성은 선택된 두 개의 입력 신호들 사이의 보간을 나타낸다. 하기의 표 1은 도 4에 도시된 셀(125)의 실시예에 대한 다양한 동작 모드들의 리스트를 보여준다.

Mux A	Mux B	Mux C	Vout	Comments
0	0	1	Vc	Vc operatively coupled to output
0	1	0	Vb	Vb operatively coupled to output
1	0	0	Va	Va operatively coupled to output
0	1	1	(wb-wc)/2	Interpolate between Vb and Vc
1	1	0	(wa-wb)/2	Interpolate between Va and Vb
1	0	1	(wa-wc)/2	Interpolate between Va and Vc
0	0	0	X	Illegal
1	1	1	X	Illegal

상기의 표로부터 알 수 있듯이, 멀티플렉서 입력을 선택하는 방식으로써 어느 단일 입력을 선택하는 것은 입력이 출력에 동작적으로 연결되게 한다. 어느 2 개의 입력들을 선택하는 것은 그들 모두를 출력에 동작적으로 연결시키고 그로 인해 입력들 사이에 보간이 일어난다. 모든 입력들을 선택하거나 입력들 중 아무것도 선택하지 않는 것은 금지된(illegal) 동작이다.

그래서, 표 1과 상기 설명에서 알 수 있듯이, 각 셀(125)은 멀티플렉서 기능, 보간 기능, 그리고 지연 기능을 통합한다. 이러한 타입의 셀들을 사용함에 의해, 지연 라인과 무관한 멀티플렉서 기능, 보간 기능의 구현 및 그로 인해 발생할 수 있는 오프셋들을 방지할 수 있다.

몇몇 실시예에서, 가중 보간 기능이 제공될 수 있다. 가중 보간 기능은 내부에서 보간이 수행되고 있는 2 개의 입력들에 가중치를 부여함으로써 양호한 그레인(grain) 보간이 가능하게 할 수 있다. 이는 트랜지스터들(Q7, Q8, Q11, Q12, Q15, Q16)의 폭을 변조(modulating)함에 의해 성취될 수 있다.

도 5를 참조해 보면, 싱글-엔디드 시그널링을 사용하는 VCDL 구현의 일 실시예에 대한 다이어그램이 도시되어 있다. 도시된 실시예에서, VCDL(220)은 복수 개의 셀들(225)를 포함하는데, 이 셀들 각각은 파선을 사용하여 구별되어 있다. 이 실시예에서 셀들(225)은 인버터들을 사용함으로써 만들어진다. 상기에 논의된 다른 실시예들과 비슷하게, 인버터들 각각은 그것들이 구현되어 있는 단일 경로에 지연을 전달한다.

도시된 실시예에서 각 셀(225)은, 선택적으로 그리고 독립적으로 인에이블(enable)될 수 있고 디스에이블(disable)될 수 있는 2 개의 인버터들을 포함하는 복수 개의 인버터들을 포함한다. 도시된 실시예에서 각 셀(225)의 세 번째 인버터는 VCDL(225)의 동작 중 인에이블된 채로 남아있도록 설정된다.

멀티플렉서 기능은 인버터들 중 하나를 인에이블시키고 나머지 인버터들을 디스에이블시키는 것에 의해 주어진 셀(225)에서 실현될 수 있다. 인버터들 중 하나를 인에이블시키고 나머지 인버터들을 디스에이블시키는 것은 주어진 셀(225)에서 원-핫 멀티플렉서 기능을 효율적으로 구현한다. 상기 인에이블된 인버터의 출력으로부터 전달된 출력 신호는 다음 셀(225)에(또한 마지막 셀의 경우에는, VCDL(220)의 출력에) 보급될 수 있다.

보간 기능은 인에이블/디스에이블로 설정되어 있는 모든 인버터들을 인에이블함에 의해 주어진 셀(225)에서 실현될 수 있다. 주어진 셀(225)에서 설정되어 있는 모든 인버터들이 인에이블된 경우에, 인버터들의 개별적인 출력들은 공통 노드(common node)에 연결되어 있다. 그래서, 이 공통 노드에서의 결과적 신호는 상기 인에이블된 인버터들 각각에 의해 공급되는 개별적인 신호들 사이의 보간을 나타낼 것이다. 이러한 신호들은, 개별적인 신호 경로들에서 인버터들의 개수가 다름에 기인하는 다른 지연들로 인하여, 일반적으로 서로 간에 위상의 차이를 갖는다. 그래서, 공통 노드에서의 상기 결과 신호는 인버터들에 연결된 출력을 갖는 인버터들 모두에 의해 공급되는 출력 신호들의 보간일 것이다.

본 발명이 특정한 실시예들을 참조하여 설명되어있지만, 이 실시예들은 예시적인 것으로서 본 발명의 범위는 이들로 제한되지 않는다는 점이 이해되어야 할 것이다. 설명된 실시예들에 대한 개선안들, 수정안들, 추가사항들, 변형물들이 가능하다. 이러한 개선안들, 수정안들, 추가사항들, 변형물들은 첨부된 특허청구범위에 기재된 발명들의 범위 내에 속할 것이다.

본 발명은 전압 제어 지연 라인(VCDL)이다.

Claims

전압 제어 지연 라인(VCDL: Voltage Controlled Delay Line)으로서,

상기 전압 제어 지연 라인은(VCDL)은, 각각 2 개 이상의 입력들(Va, VaX, Vb, VbX)과 하나의 출력(Vout, VoutX)을 구비함과 아울러 각각 지연(delay) 및 보간(interpolation) 기능, 멀티플렉서 기능을 제공하도록 구성된 복수 개의 셀들을 포함하고,

상기 전압 제어 지연 라인(VCDL)은 2개 이상의 선택회로들을 포함하며, 이들 선택회로 각각은 상기 2개 이상의 입력들의 각 입력에 대응하며, 상기 전압 제어 지연 라인은 상기 2개 이상의 선택회로들 중 하나가 그의 각각의 입력을 상기 출력에 동작적으로 결합되게 함으로써 상기 멀티플렉서 기능을 구현하도록 구성된 것을 특징으로 하는 전압 제어 지연 라인(VCDL).
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제 1 항에 있어서,

상기 보간 기능은, 2 개 이상의 입력들 중 2 개를 선택하여 그 선택된 입력들 각각이 출력에 동작적으로 결합되게 함으로써 제공되는 것을 특징으로 하는 전압 제어 지연 라인(VCDL).
제 4 항에 있어서,

상기 복수 개의 셀들 각각은 제 1 입력(Va, VaX)과, 제 2 입력(Vb, VbX) 그리고 제 3 입력(Vc, VcX)을 포함하는 것을 특징으로 하는 전압 제어 지연 라인(VCDL).
제 5 항에 있어서,

상기 각 셀들은, 상기 제 1 입력과 상기 제 2 입력을 선택하여 상기 제 1 입력과 상기 제 2 입력 각각이 출력에 동작적으로 결합되도록 함으로써, 상기 제 1 입력과 상기 제 2 입력 간을 보간하도록 구성된 것을 특징으로 하는 전압 제어 지연 라인(VCDL).
제 5 항에 있어서,

상기 각 셀은 상기 제 2 입력과 상기 제 3 입력을 선택하여 상기 제 2 입력과 상기 제 3 입력 각각이 출력에 동작적으로 결합되게 함으로써 상기 제 2 입력과 상기 제 3 입력 간을 보간하도록 구성되며,

상기 각 셀은 상기 제 1 입력과 상기 제 3 입력을 선택하여 상기 제 1 입력과 상기 제 3 입력 각각이 출력에 동작적으로 결합되게 함으로써 상기 제 1 입력과 상기 제 3 입력 간을 보간하도록 구성된 것을 특징으로 하는 전압 제어 지연 라인(VCDL).
제 1 항에 있어서,

상기 복수 개의 셀들 각각은 1 개 이상의 부하 회로를 포함하고, 상기 복수 개의 셀들 각각에 의해 제공되는 지연의 양은 상기 1 개 이상의 부하 회로에 흐르는 전류의 양에 의해 결정되는 것을 특징으로 하는 전압 제어 지연 라인(VCDL).
제 1 항, 제 4 항 내지 제 8 항 중 어느 한 항에 따른 전압 제어 지연 라인(VCDL)을 포함하는 지연 고정 루프(delay locked loop)(100)로서,

상기 지연 고정 로프는:

기준 클럭 신호를 수신하도록 구성된 위상 탐지기(102)와;

상기 위상 탐지기(102)로부터 출력을 수신하도록 연결된 필터(104)와;

상기 필터(104)로부터의 출력을 수신하도록 연결된 카운터(106)와; 그리고

상기 카운터(106)로부터의 출력을 수신하도록 연결된 디지털-아날로그 컨버터(DAC)(108)를 포함하며,

상기 VCDL은 상기 DAC(108)로부터의 제어 전압과 상기 기준 클럭 신호를 수신하도록 연결된 것을 특징으로 하는 지연 고정 루프(100).
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