JPH1022823A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH1022823A JPH1022823A JP8170982A JP17098296A JPH1022823A JP H1022823 A JPH1022823 A JP H1022823A JP 8170982 A JP8170982 A JP 8170982A JP 17098296 A JP17098296 A JP 17098296A JP H1022823 A JPH1022823 A JP H1022823A
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Abstract
(57)【要約】
【課題】位相比較器の不連続点および不感帯を無くし、
出力のジッタ特性が改善されたＰＬＬ回路を提供する。 【解決手段】電圧制御型のディレイ素子を複数個直列接
続してなり、基準クロックを遅延する可変ディレイライ
ンと、各ディレイ素子の入力端の信号から位相差を検出
し、位相進みおよび位相遅れに対応するパルス幅信号を
出力する位相比較回路と、位相進みおよび位相遅れに対
応するパルス幅信号に基づいてキャパシタを充放電する
チャージポンプと、各ディレイ素子の入力端の信号の位
相差の信号をもとに基準クロックの周波数を逓倍したク
ロックを得る周波数逓倍回路を備え、各ディレイ素子に
前記キャパシタの電圧を与えて前記可変ディレイライン
の全体の位相差が基準クロックの１周期になるようにフ
ィードバック制御する。
出力のジッタ特性が改善されたＰＬＬ回路を提供する。 【解決手段】電圧制御型のディレイ素子を複数個直列接
続してなり、基準クロックを遅延する可変ディレイライ
ンと、各ディレイ素子の入力端の信号から位相差を検出
し、位相進みおよび位相遅れに対応するパルス幅信号を
出力する位相比較回路と、位相進みおよび位相遅れに対
応するパルス幅信号に基づいてキャパシタを充放電する
チャージポンプと、各ディレイ素子の入力端の信号の位
相差の信号をもとに基準クロックの周波数を逓倍したク
ロックを得る周波数逓倍回路を備え、各ディレイ素子に
前記キャパシタの電圧を与えて前記可変ディレイライン
の全体の位相差が基準クロックの１周期になるようにフ
ィードバック制御する。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路（ＩＣ）
内部でクロックを逓倍するために用いるフェイズ・ロッ
クト・ループ回路（以下ＰＬＬ回路と略す）に関し、特
に出力のジッタ特性の改善に関するものである。
内部でクロックを逓倍するために用いるフェイズ・ロッ
クト・ループ回路（以下ＰＬＬ回路と略す）に関し、特
に出力のジッタ特性の改善に関するものである。
【０００２】
【従来の技術】ＩＣ内部で入力クロックを逓倍してジッ
タの極めて小さい内部クロックを得るためには、ＰＬＬ
回路を内蔵することが一般的である。従来のＰＬＬ回路
は電圧制御発振器（ＶＣＯ）を用いる方式とディレイラ
インを用いる方式に大別できる。
タの極めて小さい内部クロックを得るためには、ＰＬＬ
回路を内蔵することが一般的である。従来のＰＬＬ回路
は電圧制御発振器（ＶＣＯ）を用いる方式とディレイラ
インを用いる方式に大別できる。
【０００３】図４はＶＣＯを用いる方式の構成例であ
る。基準クロック（周波数ｆ1）と分周された出力クロ
ック（周波数ｆ2）とを位相比較器１で位相比較し、そ
の出力をチャージポンプ回路（ループフィルタと呼ぶこ
ともある）２を介してＶＣＯ３に与える。ＶＣＯ３はチ
ャージポンプ回路２の出力電圧に応じた周波数（Ｍｆ2
とする）のクロックを発生する。分周器４はこのクロッ
ク出力を１／Ｍに分周して位相比較器１に入力する。
る。基準クロック（周波数ｆ1）と分周された出力クロ
ック（周波数ｆ2）とを位相比較器１で位相比較し、そ
の出力をチャージポンプ回路（ループフィルタと呼ぶこ
ともある）２を介してＶＣＯ３に与える。ＶＣＯ３はチ
ャージポンプ回路２の出力電圧に応じた周波数（Ｍｆ2
とする）のクロックを発生する。分周器４はこのクロッ
ク出力を１／Ｍに分周して位相比較器１に入力する。
【０００４】このような構成においては、位相比較器１
の出力が零となるようにフィードバック制御され、ＶＣ
Ｏ３のクロック出力は基準クロックの周波数ｆ1をＭ倍
に逓倍したＭｆ1の周波数に制御される。
の出力が零となるようにフィードバック制御され、ＶＣ
Ｏ３のクロック出力は基準クロックの周波数ｆ1をＭ倍
に逓倍したＭｆ1の周波数に制御される。
【０００５】
【発明が解決しようとする課題】ところで、このような
ＰＬＬ回路は、入力周波数範囲が広いとか、分周比を変
えることにより出力周波数を簡単に変えられる点が特徴
として挙げられるが、遅れ要素がチャージポンプ回路２
と位相比較動作にあり、ループ特性が２次系となり、応
答が複雑でジッタも大きくなるという問題がある。
ＰＬＬ回路は、入力周波数範囲が広いとか、分周比を変
えることにより出力周波数を簡単に変えられる点が特徴
として挙げられるが、遅れ要素がチャージポンプ回路２
と位相比較動作にあり、ループ特性が２次系となり、応
答が複雑でジッタも大きくなるという問題がある。
【０００６】これに対し、図５に示すディレイラインを
用いる方式は、ループ特性が１次系になるため応答も単
純で、本質的にはジッタも小さくできるはずであり、ジ
ッタ特性の改善には好適な方式と言える。
用いる方式は、ループ特性が１次系になるため応答も単
純で、本質的にはジッタも小さくできるはずであり、ジ
ッタ特性の改善には好適な方式と言える。
【０００７】以下図５に示すＰＬＬ回路について簡単に
説明する。ディレイランイ５は複数のディレイ素子を直
列接続したもので、基準クロックを遅延する。各素子の
遅延量はチャージポンプ回路２の出力電圧により制御さ
れる。位相比較器１は基準クロックとディレイライン５
の出力（基準クロックが遅れて出力されるだけである）
との位相比較を行う。位相比較の出力は図４と同様チャ
ージポンプ回路２に入力される。
説明する。ディレイランイ５は複数のディレイ素子を直
列接続したもので、基準クロックを遅延する。各素子の
遅延量はチャージポンプ回路２の出力電圧により制御さ
れる。位相比較器１は基準クロックとディレイライン５
の出力（基準クロックが遅れて出力されるだけである）
との位相比較を行う。位相比較の出力は図４と同様チャ
ージポンプ回路２に入力される。
【０００８】周波数逓倍回路６は、ディレイライン５の
出力を適宜に組み合わせ、基準クロックの周波数のＮ倍
の周波数のクロックパルスを得ることができる。
出力を適宜に組み合わせ、基準クロックの周波数のＮ倍
の周波数のクロックパルスを得ることができる。
【０００９】このＰＬＬ回路では次のような特徴があ
る。 位相比較器１に入力される基準クロックとディレイラ
イン５の出力である内部クロックの周波数は同じであ
り、位相比較はクロックパルス１個ごとに行われるた
め、遅れ要素にならない。 ループ特性はチャージポンプ回路２のみに遅れを持つ
一次系である。
る。 位相比較器１に入力される基準クロックとディレイラ
イン５の出力である内部クロックの周波数は同じであ
り、位相比較はクロックパルス１個ごとに行われるた
め、遅れ要素にならない。 ループ特性はチャージポンプ回路２のみに遅れを持つ
一次系である。
【００１０】しかしながら、このようなディレイライン
を用いた方式のＰＬＬ回路では位相比較の方法に問題が
ある。すなわち、ロック点近傍で位相比較出力が不連続
であるため、低ジッタのクロックを得るには不適当であ
る。
を用いた方式のＰＬＬ回路では位相比較の方法に問題が
ある。すなわち、ロック点近傍で位相比較出力が不連続
であるため、低ジッタのクロックを得るには不適当であ
る。
【００１１】本発明の目的は、このような点に鑑み、位
相比較器の不連続点および不感帯を無くし、出力のジッ
タ特性が改善されたＰＬＬ回路を提供することにある。
相比較器の不連続点および不感帯を無くし、出力のジッ
タ特性が改善されたＰＬＬ回路を提供することにある。
【００１２】
【課題を解決するための手段】このような目的を達成す
るために本発明では、外部電圧により遅延量が制御され
る電圧制御型のディレイ素子を複数個直列接続してな
り、基準クロックを遅延する可変ディレイラインと、前
記各ディレイ素子の入力端の信号から位相差を検出し、
位相進みおよび位相遅れに対応するパルス幅信号を出力
する位相比較回路と、前記位相進みおよび位相遅れに対
応するパルス幅信号に基づいてキャパシタを充放電する
チャージポンプと、前記各ディレイ素子の入力端の信号
の位相差の信号をもとに前記基準クロックの周波数を逓
倍したクロックを得る周波数逓倍回路を備え、前記各デ
ィレイ素子に前記キャパシタの電圧を与えて前記可変デ
ィレイラインの全体の位相差が基準クロックの１周期に
なるようにフィードバック制御する。
るために本発明では、外部電圧により遅延量が制御され
る電圧制御型のディレイ素子を複数個直列接続してな
り、基準クロックを遅延する可変ディレイラインと、前
記各ディレイ素子の入力端の信号から位相差を検出し、
位相進みおよび位相遅れに対応するパルス幅信号を出力
する位相比較回路と、前記位相進みおよび位相遅れに対
応するパルス幅信号に基づいてキャパシタを充放電する
チャージポンプと、前記各ディレイ素子の入力端の信号
の位相差の信号をもとに前記基準クロックの周波数を逓
倍したクロックを得る周波数逓倍回路を備え、前記各デ
ィレイ素子に前記キャパシタの電圧を与えて前記可変デ
ィレイラインの全体の位相差が基準クロックの１周期に
なるようにフィードバック制御する。
【００１３】
【発明の実施の形態】以下図面を用いて本発明を詳しく
説明する。図１は本発明に係るＰＬＬ回路の一実施例を
示す構成図である。図において、１０はタップ付き電圧
制御型ディレイライン、２０は位相比較回路、３０はチ
ャージポンプ回路、４０は周波数逓倍回路である。
説明する。図１は本発明に係るＰＬＬ回路の一実施例を
示す構成図である。図において、１０はタップ付き電圧
制御型ディレイライン、２０は位相比較回路、３０はチ
ャージポンプ回路、４０は周波数逓倍回路である。
【００１４】タップ付き電圧制御型のディレイライン
（以下単にディレイラインという）１０は、複数の電圧
制御型のディレイ素子Ｄ０，Ｄ１，...，Ｄ９を直列接
続したものである。
（以下単にディレイラインという）１０は、複数の電圧
制御型のディレイ素子Ｄ０，Ｄ１，...，Ｄ９を直列接
続したものである。
【００１５】位相比較回路２０はディレイライン１０の
タップ間の信号から位相差を検出し、位相進みと位相遅
れを出力するもので、ディレイ素子のタップ間の位相を
検出するゲートＢ１〜Ｂ８と、そのうちのゲートＢ２，
Ｂ４，Ｂ６，Ｂ８の出力から進みを検出するゲートＢ９
からなる進み検出回路２０ａと、ゲートＢ１，Ｂ５，Ｂ
７の出力に基づき遅れを検出するための、ゲートＣ１，
Ｃ２，Ｃ３，Ｃ４からなる遅れ検出回路２０ｂより構成
されている。
タップ間の信号から位相差を検出し、位相進みと位相遅
れを出力するもので、ディレイ素子のタップ間の位相を
検出するゲートＢ１〜Ｂ８と、そのうちのゲートＢ２，
Ｂ４，Ｂ６，Ｂ８の出力から進みを検出するゲートＢ９
からなる進み検出回路２０ａと、ゲートＢ１，Ｂ５，Ｂ
７の出力に基づき遅れを検出するための、ゲートＣ１，
Ｃ２，Ｃ３，Ｃ４からなる遅れ検出回路２０ｂより構成
されている。
【００１６】ゲートＢ１は、ディレイライン１０の初段
のディレイ素子Ｄ０の入力端の信号（タップＡ０の信
号）と、３番目のディレイ素子Ｄ２の入力端の信号（タ
ップＡ２の信号）の反転信号との論理積（ＡＮＤ）をと
る。２番目のゲートＢ２は、ディレイ素子Ｄ１の入力端
の信号と、４番目のディレイ素子Ｄ３の入力端の信号の
反転信号とのＡＮＤをとる。３番目のゲートＢ３は、デ
ィレイ素子Ｄ２の入力端の信号と、ディレイ素子Ｄ４の
入力端の信号の反転信号とのＡＮＤをとる。
のディレイ素子Ｄ０の入力端の信号（タップＡ０の信
号）と、３番目のディレイ素子Ｄ２の入力端の信号（タ
ップＡ２の信号）の反転信号との論理積（ＡＮＤ）をと
る。２番目のゲートＢ２は、ディレイ素子Ｄ１の入力端
の信号と、４番目のディレイ素子Ｄ３の入力端の信号の
反転信号とのＡＮＤをとる。３番目のゲートＢ３は、デ
ィレイ素子Ｄ２の入力端の信号と、ディレイ素子Ｄ４の
入力端の信号の反転信号とのＡＮＤをとる。
【００１７】以降同様な関係で、４番目のゲートＢ４は
ディレイ素子Ｄ３とＤ５、５番目のゲートＢ５はディレ
イ素子Ｄ４とＤ６、６番目のゲートＢ６はディレイ素子
Ｄ５とＤ７の各入力端の信号を受ける。
ディレイ素子Ｄ３とＤ５、５番目のゲートＢ５はディレ
イ素子Ｄ４とＤ６、６番目のゲートＢ６はディレイ素子
Ｄ５とＤ７の各入力端の信号を受ける。
【００１８】７番目のゲートＢ７と８番目のゲートＢ８
は上記の関係と異なる。すなわち、７番目のゲートＢ７
は、ディレイ素子Ｄ６の入力端の信号と、ディレイ素子
Ｄ９の入力端の信号の反転信号とのＡＮＤをとる。８番
目のゲートＢ８は、ディレイ素子Ｄ７の入力端の信号
と、ディレイ素子Ｄ８の入力端の信号の反転信号とのＡ
ＮＤをとる。
は上記の関係と異なる。すなわち、７番目のゲートＢ７
は、ディレイ素子Ｄ６の入力端の信号と、ディレイ素子
Ｄ９の入力端の信号の反転信号とのＡＮＤをとる。８番
目のゲートＢ８は、ディレイ素子Ｄ７の入力端の信号
と、ディレイ素子Ｄ８の入力端の信号の反転信号とのＡ
ＮＤをとる。
【００１９】ゲートＢ９は、ゲートＢ２，Ｂ４，Ｂ６，
Ｂ８の出力の反転信号のＡＮＤをとるもので、ディレイ
ライン１０のタップＡ０からタップＡ８のまでの位相差
がクロック１周期になっている場合、所定のパルス幅の
出力が得られるようになっている。そして、ディレイラ
イン１０の遅延値が小さい場合はこのパルス幅が大きく
なり、逆に遅延値が大きい場合はパルス幅が小さくな
る。
Ｂ８の出力の反転信号のＡＮＤをとるもので、ディレイ
ライン１０のタップＡ０からタップＡ８のまでの位相差
がクロック１周期になっている場合、所定のパルス幅の
出力が得られるようになっている。そして、ディレイラ
イン１０の遅延値が小さい場合はこのパルス幅が大きく
なり、逆に遅延値が大きい場合はパルス幅が小さくな
る。
【００２０】遅れ検出回路２０ｂにおいて、ＡＮＤゲー
トＣ１はゲートＢ１の出力（Ｂ１１）とゲートＢ５の出
力（Ｂ１５）のＡＮＤをとり、ＡＮＤゲートＣ２はゲー
トＢ１の出力（Ｂ１１）とゲートＢ７の出力（Ｂ１７）
のＡＮＤをとり、ＡＮＤゲートＣ３はゲートＢ３の出力
（Ｂ１３）とゲートＢ７の出力（Ｂ１７）のＡＮＤをと
る。ＯＲゲートＣ４はゲートＣ１，Ｃ２，Ｃ３の出力の
ＯＲをとる。
トＣ１はゲートＢ１の出力（Ｂ１１）とゲートＢ５の出
力（Ｂ１５）のＡＮＤをとり、ＡＮＤゲートＣ２はゲー
トＢ１の出力（Ｂ１１）とゲートＢ７の出力（Ｂ１７）
のＡＮＤをとり、ＡＮＤゲートＣ３はゲートＢ３の出力
（Ｂ１３）とゲートＢ７の出力（Ｂ１７）のＡＮＤをと
る。ＯＲゲートＣ４はゲートＣ１，Ｃ２，Ｃ３の出力の
ＯＲをとる。
【００２１】ＯＲゲートＣ４の出力もディレイライン１
０での位相差が丁度クロック１周期分である場合に所定
のパルス幅となっていて、ゲートＢ９の出力とは逆の関
係でパルス幅が変化する。すなわち、ディレイライン１
０の遅延値が小さい場合はこのパルス幅が小さくなり、
逆に遅延値が大きい場合はパルス幅が小さくなる。
０での位相差が丁度クロック１周期分である場合に所定
のパルス幅となっていて、ゲートＢ９の出力とは逆の関
係でパルス幅が変化する。すなわち、ディレイライン１
０の遅延値が小さい場合はこのパルス幅が小さくなり、
逆に遅延値が大きい場合はパルス幅が小さくなる。
【００２２】チャージポンプ回路３０は、電流源３１，
３３とスイッチ３２，３４とキャパシタ３５を備える。
スイッチ３２は位相比較回路２０の進み検出回路２０ａ
の出力信号がＨＩＧＨレベルになっている期間だけオン
になり、電流源３１をキャパシタ３５側に接続する。他
方スイッチ３４は位相比較回路２０の遅れ検出回路２０
ｂの出力信号がＨＩＧＨレベルになっている期間だけオ
ンとなり、電流源３３をキャパシタ３５側に接続する。
３３とスイッチ３２，３４とキャパシタ３５を備える。
スイッチ３２は位相比較回路２０の進み検出回路２０ａ
の出力信号がＨＩＧＨレベルになっている期間だけオン
になり、電流源３１をキャパシタ３５側に接続する。他
方スイッチ３４は位相比較回路２０の遅れ検出回路２０
ｂの出力信号がＨＩＧＨレベルになっている期間だけオ
ンとなり、電流源３３をキャパシタ３５側に接続する。
【００２３】電流源３１の電流はキャパシタ３５の放電
電流として、他方電流源３３の電流はキャパシタ３５の
充電電流として作用する。キャパシタ３５の電圧はディ
レイライン１０の各ディレイ素子Ａ０〜Ａ９の遅延時間
制御用の電圧として利用される。周波数逓倍回路４０
は、ゲートＢ１とゲートＢ５の出力のＯＲをとるもの
で、この場合は入力クロックの２倍の周波数の信号が出
力として得られる。
電流として、他方電流源３３の電流はキャパシタ３５の
充電電流として作用する。キャパシタ３５の電圧はディ
レイライン１０の各ディレイ素子Ａ０〜Ａ９の遅延時間
制御用の電圧として利用される。周波数逓倍回路４０
は、ゲートＢ１とゲートＢ５の出力のＯＲをとるもの
で、この場合は入力クロックの２倍の周波数の信号が出
力として得られる。
【００２４】このような構成における動作を図２のタイ
ミングチャートを参照して次に説明する。入力クロック
（図２における入力Ａ０に相当する）をディレイライン
１０の第１のディレイ素子Ｄ０に加える。各ディレイ素
子はチャージポンプ回路３０のキャパシタ３５の出力電
圧で遅延量が決まり、ディレイライン１０の各タップＡ
１〜Ａ９の出力波形は図２の(2)〜(10)のようになる。
なお、図２ではタップＡ０からタップＡ８までの位相差
が丁度クロックの１周期である場合の波形を示す。
ミングチャートを参照して次に説明する。入力クロック
（図２における入力Ａ０に相当する）をディレイライン
１０の第１のディレイ素子Ｄ０に加える。各ディレイ素
子はチャージポンプ回路３０のキャパシタ３５の出力電
圧で遅延量が決まり、ディレイライン１０の各タップＡ
１〜Ａ９の出力波形は図２の(2)〜(10)のようになる。
なお、図２ではタップＡ０からタップＡ８までの位相差
が丁度クロックの１周期である場合の波形を示す。
【００２５】ゲートＢ２，Ｂ４，Ｂ６，Ｂ８の出力（Ｂ
１２〜Ｂ１８）は図２の(11)〜(14)に示すような波形で
あり、この出力信号を入力とする進み検出回路２０ａの
出力信号は図２の(22)に示すような波形となる。この場
合、この信号は入力クロックの立ち上がり時点から１周
期の１／８の時間幅だけＨＩＧＨレベルとなる。
１２〜Ｂ１８）は図２の(11)〜(14)に示すような波形で
あり、この出力信号を入力とする進み検出回路２０ａの
出力信号は図２の(22)に示すような波形となる。この場
合、この信号は入力クロックの立ち上がり時点から１周
期の１／８の時間幅だけＨＩＧＨレベルとなる。
【００２６】他方、ゲートＢ１，Ｂ３，Ｂ５，Ｂ７の各
出力（Ｂ１１〜Ｂ１７）は図２の(15)〜(18)に示すよう
な波形であり、これらの出力を基にしたゲートＣ１，Ｃ
２，Ｃ３の各出力は図２の(19)〜(21)に示すような波形
となる。遅れ検出回路２０ｂの出力信号は同図(23)に示
すような波形となる。この場合、この信号は進み検出回
路２０ａの出力波形と同様に入力クロックの立ち上がり
時点から１周期の１／８の時間幅だけＨＩＧＨレベルと
なる。
出力（Ｂ１１〜Ｂ１７）は図２の(15)〜(18)に示すよう
な波形であり、これらの出力を基にしたゲートＣ１，Ｃ
２，Ｃ３の各出力は図２の(19)〜(21)に示すような波形
となる。遅れ検出回路２０ｂの出力信号は同図(23)に示
すような波形となる。この場合、この信号は進み検出回
路２０ａの出力波形と同様に入力クロックの立ち上がり
時点から１周期の１／８の時間幅だけＨＩＧＨレベルと
なる。
【００２７】ここで、ディレイライン１０の遅延値がず
れている場合の位相比較回路出力について考察する。遅
延値が小さい場合は、進み検出回路２０ａの出力のパル
ス幅が大きくなり、相対的に遅れ検出回路２０ｂの出力
のパルス幅は小さくなる。逆に遅延値が大きい場合は、
進み検出回路２０ａの出力のパルス幅が小さくなり、遅
れ検出回路２０ｂの出力のパルス幅は大きくなる。
れている場合の位相比較回路出力について考察する。遅
延値が小さい場合は、進み検出回路２０ａの出力のパル
ス幅が大きくなり、相対的に遅れ検出回路２０ｂの出力
のパルス幅は小さくなる。逆に遅延値が大きい場合は、
進み検出回路２０ａの出力のパルス幅が小さくなり、遅
れ検出回路２０ｂの出力のパルス幅は大きくなる。
【００２８】いま、（遅れ検出回路２０ｂのパルス幅−
進み検出回路２０ａのパルス幅）を実効位相比較出力と
すると、タップＡ０からＡ８までの位相遅延量と実効位
相比較出力との関係は図３に示すようになる。両者の関
係は全領域に渡って連続であり、しかもロック点近傍で
線形であり、低ジッタのクロックを容易に得ることがで
きる。
進み検出回路２０ａのパルス幅）を実効位相比較出力と
すると、タップＡ０からＡ８までの位相遅延量と実効位
相比較出力との関係は図３に示すようになる。両者の関
係は全領域に渡って連続であり、しかもロック点近傍で
線形であり、低ジッタのクロックを容易に得ることがで
きる。
【００２９】なお、ここで実効位相比較出力について詳
しく説明する。 φB19：進み検出回路２０ａの出力のパルス幅 φB20：遅れ検出回路２０ｂの出力のパルス幅 φA0-8：タップＡ０〜Ａ８までの位相遅延量 とすると、図２のタイムチャートより、 φB19＝３６０゜−（７／８）φA0-8 φB20＝（９／８）φA0-8−３６０゜ また、 ０゜≦φB19≦３６０゜ ０゜≦φB20≦３６０゜ でなくてはならない。そこで、φA0-8は以下の領域で定
義される。
しく説明する。 φB19：進み検出回路２０ａの出力のパルス幅 φB20：遅れ検出回路２０ｂの出力のパルス幅 φA0-8：タップＡ０〜Ａ８までの位相遅延量 とすると、図２のタイムチャートより、 φB19＝３６０゜−（７／８）φA0-8 φB20＝（９／８）φA0-8−３６０゜ また、 ０゜≦φB19≦３６０゜ ０゜≦φB20≦３６０゜ でなくてはならない。そこで、φA0-8は以下の領域で定
義される。
【００３０】 φB19 ： ０゜≦３６０゜−（７／８）φA0-8≦３６０゜ 変形すると、 ３６０゜×（８／７）≧φA0-8≧０゜ 四捨五入すると、 ０゜≦φA0-8≦４１１゜
【００３１】 φB20 ： ０゜≦（９／８）φA0-8−３６０゜≦３６０゜ 変形すると、 ３６０゜×（８／９）≦φA0-8≦７２０゜×（８／９） すなわち、 ３２０゜≦φA0-8≦６４０゜
【００３２】したがって実効位相比較出力φeff（＝φ
B20−φB19）は、 ０゜≦φA0-8≦３２０゜のとき φeff＝（７／８）φA0-8−３６０゜ ３２０゜≦φA0-8≦４１１゜のとき φeff＝２φA0-8−７２０゜ ４１１゜≦φA0-8≦６４０゜ φeff＝（９／８）φA0-8−３６０゜ となり、これを図示すれば図３のようになる。
B20−φB19）は、 ０゜≦φA0-8≦３２０゜のとき φeff＝（７／８）φA0-8−３６０゜ ３２０゜≦φA0-8≦４１１゜のとき φeff＝２φA0-8−７２０゜ ４１１゜≦φA0-8≦６４０゜ φeff＝（９／８）φA0-8−３６０゜ となり、これを図示すれば図３のようになる。
【００３３】なお、以上の説明は、説明および例示を目
的として特定の好適な実施例を示したに過ぎない。した
がって本発明はその本質から逸脱せずに多くの変更、変
形をなし得ることは当業者に明らかである。
的として特定の好適な実施例を示したに過ぎない。した
がって本発明はその本質から逸脱せずに多くの変更、変
形をなし得ることは当業者に明らかである。
【００３４】例えば、周波数逓倍回路４０は実施例では
１個のオアゲートにより２倍の逓倍クロックを得る場合
を示したが、これに限らず、適宜のロジック回路を用い
てゲートＢ１〜Ｂ８の出力を適宜に組み合わせてこれ以
外の逓倍出力を得ることもできる。
１個のオアゲートにより２倍の逓倍クロックを得る場合
を示したが、これに限らず、適宜のロジック回路を用い
てゲートＢ１〜Ｂ８の出力を適宜に組み合わせてこれ以
外の逓倍出力を得ることもできる。
【００３５】
【発明の効果】以上説明したように本発明によれば次の
ような効果がある。 位相比較回路の特性がロック点近傍で連続でしかも線
形であるので、ロック点において理想的な線形フィード
バックがかかり、ジッタの極めて小さい出力クロックを
得ることができる。 位相比較回路はタップＡ０からＡ８までの位相差が０
゜〜６４０゜の広い区間で単調性を持つため、ノイズの
混入などによりロック点からはずれた状態からの回復も
容易である。
ような効果がある。 位相比較回路の特性がロック点近傍で連続でしかも線
形であるので、ロック点において理想的な線形フィード
バックがかかり、ジッタの極めて小さい出力クロックを
得ることができる。 位相比較回路はタップＡ０からＡ８までの位相差が０
゜〜６４０゜の広い区間で単調性を持つため、ノイズの
混入などによりロック点からはずれた状態からの回復も
容易である。
【図１】本発明に係るＰＬＬ回路の一実施例を示す構成
図
図
【図２】タイミングチャート
【図３】位相比較特性図
【図４】従来のＰＬＬ回路の一例を示す構成図
【図５】従来のＰＬＬ回路の他の一例を示す構成図であ
る。
る。
１０ タップ付き可変ディレイライン ２０ 位相比較回路 ２０ａ 進み検出回路 ２０ｂ 遅れ検出回路 ３０ チャージポンプ回路 ４０ 周波数逓倍回路 Ｂ１〜Ｂ９ ゲート Ｃ１〜Ｃ４ ゲート Ｄ０〜Ｄ９ ディレイ素子
Claims (3)
- 【請求項１】外部電圧により遅延量が制御される電圧制
御型のディレイ素子を複数個直列接続してなり、基準ク
ロックを遅延する可変ディレイラインと、 前記各ディレイ素子の入力端の信号から位相差を検出
し、位相進みおよび位相遅れに対応するパルス幅信号を
出力する位相比較回路と、 前記位相進みおよび位相遅れに対応するパルス幅信号に
基づいてキャパシタを充放電するチャージポンプと、 前記各ディレイ素子の入力端の信号の位相差の信号をも
とに前記基準クロックの周波数を逓倍したクロックを得
る周波数逓倍回路を備え、 前記各ディレイ素子に前記キャパシタの電圧を与えて前
記可変ディレイラインの全体の位相差が基準クロックの
１周期になるようにフィードバック制御するようにした
ＰＬＬ回路 - 【請求項２】前記位相比較回路は、位相差のない場合に
は位相進みおよび位相遅れに対応するパルス幅が所定の
パルス幅であり、位相差が生じた場合にはそのパルス幅
が変化するように構成されたことを特徴とする請求項１
記載のＰＬＬ回路。 - 【請求項３】前記可変ディレイラインは少なくとも９個
のディレイ素子からなることを特徴とする請求項１記載
のＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17098296A JP3244162B2 (ja) | 1996-07-01 | 1996-07-01 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17098296A JP3244162B2 (ja) | 1996-07-01 | 1996-07-01 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1022823A true JPH1022823A (ja) | 1998-01-23 |
| JP3244162B2 JP3244162B2 (ja) | 2002-01-07 |
Family
ID=15914946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17098296A Expired - Fee Related JP3244162B2 (ja) | 1996-07-01 | 1996-07-01 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3244162B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2363009A (en) * | 2000-05-31 | 2001-12-05 | Mitel Corp | Digital phase locked loop having a plurality of multi-stage delay lines |
| EP1282229A1 (en) * | 2001-07-31 | 2003-02-05 | Cypress Semiconductor Corporation | Digitally controlled analog delay locked loop (DLL) |
| US6943601B2 (en) | 2002-02-15 | 2005-09-13 | Infineon Technologies Ag | Method and device for phase detection |
-
1996
- 1996-07-01 JP JP17098296A patent/JP3244162B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2363009A (en) * | 2000-05-31 | 2001-12-05 | Mitel Corp | Digital phase locked loop having a plurality of multi-stage delay lines |
| FR2809886A1 (fr) * | 2000-05-31 | 2001-12-07 | Mitel Corp | Boucle a phase asservie a instabilite reduite employant une technique de ligne a retard numerique a plusieurs etages |
| US6480047B2 (en) | 2000-05-31 | 2002-11-12 | Zarlink Semiconductor Inc. | Reduced jitter phase lock loop using a technique multi-stage digital delay line |
| GB2363009B (en) * | 2000-05-31 | 2004-05-05 | Mitel Corp | Reduced jitter phase lock loop using a technique multi-stage digital delay line |
| EP1282229A1 (en) * | 2001-07-31 | 2003-02-05 | Cypress Semiconductor Corporation | Digitally controlled analog delay locked loop (DLL) |
| US6943601B2 (en) | 2002-02-15 | 2005-09-13 | Infineon Technologies Ag | Method and device for phase detection |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3244162B2 (ja) | 2002-01-07 |
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Legal Events
| Date | Code | Title | Description |
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| LAPS | Cancellation because of no payment of annual fees |