FR2809886A1 - Boucle a phase asservie a instabilite reduite employant une technique de ligne a retard numerique a plusieurs etages - Google Patents

Abstract

Boucle à phase asservie destinée à la récupération d'un signal d'horloge stable à partir d'au moins un signal d'entrée sujet à instabilité. Elle possède un oscillateur commandé numérique (3) générant la sortie désirée et un oscillateur stable local (9) fournissant des signaux d'horloge. Un ensemble de lignes à retard à prises à plusieurs étages (10 - 20 - 30) et hiérarchiques génère les fréquences de sortie désirées destinées à servir de référence pour la synchronisation T1, E1 et STS-3/ OC3.

Description

BOUCLE À PHASE ASSERVIE A INSTABILITE RÉDUITE

EMPLOYANT UNE TECHNIQUE DE LIGNE A RETARD NUMÉRIQUE

A PLUSIEURS ÉTAGES

DOMAINE DE L'INVENTION

La présente invention concerne de façon générale les circuits de synchronisation numériques, et plus particulièrement une boucle à phase asservie numérique capable de récupérer un signal d'horloge provenant d'un ou de plusieurs signaux d'entrée

sujets à instabilité.

DESCRIPTION DES EXECUTIONS ANTERIEURES

Dans les applications de réseaux numériques, il est nécessaire de disposer d'une référence de synchronisation pour les circuits d'interface SONET (réseau optique synchrone), OC-N et STS-N, et pour les liaisons de transmission numérique de débit primaire T1 ou El. Ces signaux de synchronisation doivent respecter des normes comme les recommandations BELLCORE GR-1244-CORE et GR-253-CORE pour les horloges STRATUM 3E3 et 4E, et les spécifications de l'horloge SONET minimum (SMC), qui imposent de stricts critères

de stabilité.

La méthode couramment employée pour fournir ces signaux est la boucle à phase asservie, généralement constituée d'un détecteur de phase qui compare le signal d'entrée avec la sortie de la boucle divisée par un facteur approprié, d'un filtre de boucle pour éliminer les fluctuations à hautes fréquences, et d'un oscillateur commandé dont la fréquence est contrôlée de façon à éliminer la différence de phase détectée

par le détecteur.

-2- On emploie depuis longtemps dans la boucle un oscillateur commandé en tension (VCO). Le brevet américain n 4 577 163 décrit une boucle à phase asservie dans laquelle le VCO est remplacé par un DCO (oscillateur commandé numérique) dont la sortie est renvoyée au détecteur de phase après division par le facteur K. Dans le brevet 163, le DCO est piloté par un signal d'horloge Fclk. Etant donné que le DCO ne peut pas réagir à un déphasage inférieur à un cycle d'horloge, le Fclk est le facteur limitatif de la précision de ce type de boucle à phase asservie. Pour satisfaire aux spécifications BELLCORE et SMC, il est nécessaire d'employer un oscillateur local d'une

fréquence de 5 GHz ou plus.-

Ce type d'oscillateur local à haute fréquence est coûteux, consomme beaucoup d'énergie, et a tendance à émettre des interférences électromagnétiques. Le brevet américain n 5 218 314 expose une boucle à phase asservie dans laquelle un oscillateur local alimente une ligne à retard à prises. Le signal de sortie est prélevé à l'une des prises de cette ligne en fonction d'une comparaison de phase effectuée avec le signal d'entrée. Le problème de ce type d'appareil est qu'il n'assure pas de suppression des instabilités pour les signaux de référence. Dans la pratique, compte tenu des propriétés intrinsèques du milieu de transmission, les signaux d'entrée sont sujets à instabilités qu'il est nécessaire de limiter

fortement pour satisfaire à la spécification BELLCORE.

Le brevet américain n 5 602 884, dont le texte est joint aux présentes pour référence, expose une -3- boucle à phase asservie combinant un DCO cadencé à MHz et une ligne à retard à prises. Etant donné que le DCO commande directement cette ligne, il est possible de maintenir une précision sans instabilité à une fraction du cycle d'horloge. Cette fraction est limitée par la durée du retard de chaque prise de la ligne. Avec une ligne à 64 prises, l'instabilité intrinsèque sans filtrage en sortie est habituellement de 0,04 UI (intervalle unitaire) crête à crête. Pour satisfaire à la spécification SMC, il faudrait

employer une ligne à retard à 1024 prises.

On utilise habituellement une ligne à retard dotée de prises à retard fixe, dans laquelle une chaîne de tampons ou d'inverseurs semblables sont reliés en série. Il n'est pas facile de diviser une horloge de référence à oscillateur local de 20 MHz (50 ns) en étages de retard de 50 ps ou moins pour des raisons d'encombrement du matériel et de consommation d'énergie. 50 ns équivalent à 1000 étages de retard de ps. A titre d'exemple, les 64 prises du synchroniseur de système multivoies proposé par Mitel Corporation sous la référence MT9042 nécessite environ 2 kportes. Pour obtenir un étage de 50 ps avec la même solution, il faudrait environ 150 kportes, avec une

consommation-de l'ordre de 400 à 900 mA.

L'inconvénient fondamental des prises de ligne à retard fixe est qu'on ne peut augmenter la résolution du retard que par une augmentation linéaire du nombre de prises, et donc du nombre de portes, et

par une augmentation de la consommation d'énergie.

Un des objets de l'invention est de fournir une boucle à phase asservie allégeant les problèmes

susmentionnés des exécutions antérieures.

4- Résumé de l'invention Selon un premier aspect de la présente invention, on obtient une boucle à phase asservie destinée à la récupération d'un signal d'horloge stable à partir d'au moins un signal d'entrée sujet à instabilité, et comprenant: a) un circuit d'entrée numérique recevant le ou les signaux d'entrée; b) un oscillateur commandé numérique destiné à générer une sortie à une fréquence désirée et un signal de contrôle représentant l'erreur de temps de ce signal de sortie; c) un oscillateur local stable destiné à fournir les signaux d'horloge à l'oscillateur commandé numérique; d) un certain nombre de systèmes de lignes à retard à prises, comprenant un certain nombre de dispositifs de retard, la somme du retard de ces systèmes de lignes a retard à prises étant inférieure à un cycle d'horloge de l'oscillateur commandé numérique; ces lignes à retard à prises comprenant une ligne à retard à prises grossière destiné à recevoir le signal de sortie de l'oscillateur commandé numérique, et une- ligne à retard à prises fine recevant le signal de sortie de la ligne grossière, la ligne fine comprenant un certain nombre de dispositifs de retard proportionnels à l'un de ceux de la ligne grossière; et un comparateur de phase numérique destiné à recevoir le ou les signaux d'entrée provenant du circuit d'entrée et le signal de sortie des dispositifs de la deuxième ligne à retard à prises -5- afin de générer un signal d'entrée numérique contrôlant l'oscillateur commandé numérique, caractérisé en ce que l'oscillateur commandé numérique est un multiplicateur de fréquence de type additif qui génère le signal de sortie lorsqu'il arrive à un dépassement de capacité, le reste de ce

dépassement déclenchant le signal de contrôle.

Selon un deuxième aspect de la présente invention, on obtient une méthode de récupération d'un signal d'horloge stable à partir d'au moins deux signaux d'entrée sujets à instabilité, et comprenant les étapes suivantes: génération de signaux d'horloge locaux à l'aide d'un oscillateur stable; cadencement d'un oscillateur commandé numérique par les signaux d'horloge locaux; envoi d'une première sortie de l'oscillateur commandé numérique à une première ligne à retard à prises; envoi d'une sortie- de la ligne à retard à prises à une deuxième ligne à retard à prises ayant une relation proportionnelle avec la première; contrôle des première et deuxième lignes à retard à prises par une deuxième sortie de l'oscillateur commandé numérique, représentative d'une erreur de temps dans la première sortie, afin de générer des signaux d'horloge ayant une précision supérieure à un cycle d'horloge de l'oscillateur

stable;

- 6 - contrôle de l'oscillateur commandé numérique par un comparateur de phase numérique comparant la sortie de celui-ci avec les signaux d'entrée; et dans laquelle est créé un signal de référence virtuelle ayant avec les signaux d'entrée une relation de phase constante, de façon à minimiser les sauts de phase pouvant se produire lors du passage d'un des

signaux à l'autre.

DESCRIPTION DES REALISATIONS PREFEREES

La figure 1 montre une boucle à phase asservie de conception antérieure, comprenant un détecteur de phase 1 recevant un signal de référence IN, un filtre de boucle 2, un oscillateur commandé numérique 3 générant un signal de sortie à une fréquence désirée et un signal de contrôle représentant l'erreur de temps du signal de sortie, une ligne à retard à prises 4 recevant le signal de sortie de l'oscillateur commandé numérique 3, la ligne à' retard à prises 4 produisant un signal de sortie d'une prise déterminée par le signal de contrôle, et un circuit diviseur 5 générant un signal de retour pour la deuxième. entrée du détecteur de phase 1. La fonction du filtre de boucle 2 est d'éliminer les fluctuations à hautes

fréquences du signal de contrôle.

Le détecteur de phase 1 assure la synchronisation de la sortie de l'oscillateur

commandé numérique avec le signal d'entrée IN.

Ce type de boucle à phase asservie de conception antérieure ne fournit pas de dispositif approprié pour éliminer l'instabilité intrinsèque à -7-l'étage de sortie pour le signal d'entrée IN, tel que ceux que l'on trouve sur les systèmes SONET, à moins d'utiliser une ligne à retard dotée d'un très grand nombre de petites prises (1024 ou davantage), une solution encombrante, comme décrit précédemment. Sur la figure 2, la boucle à phase asservie selon la présente invention comprend un détecteur de phase numérique 1 et un oscillateur commandé numérique 3 alimentant les lignes à retard à prises multi-étages respectives 10, 20 et 30, en réalité composées d'une paire de lignes à retard à prises multi-étages (voir figure 8) respectivement reliées aux circuits de sortie 40, 50 et 60, et fournissant une plage de signaux d'horloge de différentes

fréquences, respectivement pour El, T1 et STS-3/OC3.

L'horloge à 19,44 MHz (la cadence de STS-3/OC-3 divisée par 8) est divisée par 8 pour générer une

fréquence de référence de 2,43 MHz.

Le signal à 2,43 MHz et les horloges des circuits de sortie sont reliés par le biais d'un multiplexeur 8 à l'une des entrées du détecteur de

phase 1. L'autre entrée est reliée au circuit MTIE 7,.

dont la fonction est décrite plus en détail ci-après.

Le circuit MTIE reçoit la sortie du multiplexeur qui reçoit lui-même les entrées primaires et secondaires PRI et SEC. PRI et SEC peuvent être par exemple la première et la deuxième des liaisons T1 entrantes à partir desquelles on souhaite générer les signaux de

synchronisation des circuits de l'interface locale.

Le bloc de contrôle 6 fait office de machine

d'état contrôlant le fonctionnement de l'appareil.

L'oscillateur 9 est un oscillateur à cristal stable de MHz, d'une durée de cycle nominale de 50 - 8 - nanosecondes. Le bloc 193/256 12 multiplie la sortie du DCO 3 par 193/256 pour générer les signaux de synchronisation d'une interface T1. Le bloc 1215/1024 14 multiplie la sortie par 1215/1024 pour générer les signaux de synchronisation d'une interface STS-3/OC3 Le DCO 3 apparaît de façon plus détaillée sur la figure 3. Il comprend un multiplieur additif de fréquence 16 qui génère la fréquence de sortie désirée. Un mot d'entrée (DCOin) est envoyé à l'additionneur 16. le DCO est cadencé par le signal à MHz provenant de l'oscillateur stable. Le mot d'entrée DCOin étant répétitivement ajouté à la valeur initiale de l'additionneur P. la capacité de celui-ci est périodiquement dépassée, et les signaux de dépassement qui en résultent constituent le signal de sortie du DCO. S'il subsiste un reliquat au moment du dépassement, il apparaît dans le registre 18, et il représente l'erreur de temps de la sortie du DCO (figure 4). Ce reliquat (reste) sert à contrôler les lignes à retard à prises à étages multiples de la

manière décrite ci-après.

Le DCO génère une fréquence principale de 16,384 MHz pour El, de 12,352 MHz pour T1 et de 19,44 MHz pour STS-3/OC3. Cette fréquence est donnée par l'équation: Fgen = (P/Q) x Fclk/2 O Q est la capacité de l'additionneur, P est sa valeur initiale (inférieure à Q) et Felk est égal à

la fréquence d'horloge du DCO.

Comme le DCO fonctionne à une cadence d'horloge de 20 MHz, selon le théorème de Shannon, la -9- fréquence maximum pouvant être générée est de 10 MHz, c'est-à-dire la fréquence d'échantillonnage divisée par deux. On le voit sur la figure 6, qui montre que le DCO change d'état aux bords d'attaque des impulsions d'horloge. Toutefois, en remplaçant chacun des bords de la sortie du DCO par une impulsion de 25 ns, on double sa fréquence. Ce signal (16,384, 12,352 ou 19,44 MHz) est ajusté en phase par deux ensembles de lignes à retard à prises à plusieurs étages. La somme des sorties a ainsi une fréquence double de Fgen. Comme l'expose la norme sur l'horloge minimum SONET GR-253, R5-118, " Ie déphasage partiel initial, tel que défini dans T1.105.09, doit être inférieur à -0,05 partie par million ". Q occupe par conséquent 26 bits, soit une valeur de 67 108 864. La valeur de P nécessaire pour générer une fréquence centrale de 8

192 MHz est de 54 975 581 avec moins de 0,05 ppm.

La résolution du DCO est déterminée par la valeur de Q, laquelle, pour une des réalisations pratiques, est de 67108864, et donc la résolution de 0,5 x 1 sur 67108864 x 20 MHz = 0,149 Hz. La résolution de la fréquence générée ne vaut que ce que vaut le rapport entre le nombre fixé P et le bit de moindre poids. Etant donné que ce rapport est de 1/54975581, la précision relative autour de la fréquence centrale est de 0,018 ppm. La fréquence la plus élevée que génère le DCO, 16,384 MHz, a donc une résolution de 0,38 Hz, avec une précision de

0,018 ppm.

La figure 4 montre la sortie du DCO. Elle est retardée par une erreur de temps terr, indiquée par le

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reste du registre 18. Comme indiqué précédemment, la sortie du DCO est envoyée à des paires de ligne à retard à prises à plusieurs étages (figure 9). Chacune de ces paires est constituée d'une première ligne, grossière et d'une deuxième, fine. La ligne grossière comprend un certain nombre d'éléments de retard,

donnant un retard total d'un cycle d'horloge du DCO.

La sortie de la ligne grossière est envoyée à la ligne fine, laquelle comprend un certain nombre d'éléments de retard, donnant un retard total égal à un élément

de retard de la ligne grossière.

Lorsque le signal du DCO passe par les lignes à retard à prises et qu'il est prélevé à l'une des prise, son bord se trouve à un endroit donné entre

les deux bords de l'horloge du DCO.

Le point auquel le signal doit être prélevé sur la ligne à retard est déterminé par le reliquat du DCO au moment o il génère un bord. Ce reliquat indique le

retard de génération du bord.

Plus le reliquat est petit, plus le bord est généré en temps voulu. On peut le constater grâce à la simple illustration suivante. Si la capacité de l'additionneur vaut 8 et le mot ajouté 4, il y aura à chaque dépassement de capacité un reste de zéro, ce

qui indique que l'impulsion est envoyée au bon moment.

En revanche, si le terme ajouté vaut 3, le dépassement a lieu prématurément, c'est-à-dire que le registre contiendra un reste de 1, représentant l'erreur de synchronisation. Lorsque la capacité de l'additionneur 16 est dépassée, le report bascule le signal de sortie,

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générant ainsi un bord dans le signal de sortie du DCO Fgen. La capacité Q du DCO représente un cycle de l'horloge système qui le pilote. Chaque fois qu'un bord Fgen est généré, le DCO contient un reste R, qui représente l'erreur de temps terr, laquelle est une

fraction de la période tclk de l'horloge système.

Terr = (R / P) tclk La figure 4 montre la sortie et le reste du DCO lorsque Q=10. Avec P=8, le DCO génère une fréquence égale aux 4/5 de celle de l'horloge système. On voit bien que la fréquence du signal de sortie du DCO-est correcte, mais que les bords sont tardifs. Plus le reste est grand, plus le bord est tardif. Le premier bord a un reste de 6, ce qui signifie qu'il est en retard de 6/8=0,75 cycle d'horloge. Lorsque le reste est égal à 0, le bord est

généré juste à temps.

Dans la formule ci-dessus, il faut avancer de terr le bord généré par le DCO. On y parvient en

retardant le bord de t, le complément de terr.

tdel = (1 - R / P) tclk Le calcul du retard part de la supposition selon laquelle il "tient", dans un cycle d'horloge, un certain nombre d'éléments de retard. Ce nombre est toutefois très irrégulier en fonction des variations de température, de tension ou de traitement. C'est pourquoi la ligne à retard a une longueur maximum, convenant au cas le plus défavorable pouvant se

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rencontrer lors de la mise en oeuvre. On effectue en outre une mesure afin de calculer le nombre d'éléments

de retard pouvant tenir dans un seul cycle dThorloge.

C'est la raison pour laquelle un oscillateur en anneau 22, composé d'une chaîne d'éléments de retard de la ligne à retard à prises grossière, reliés en série

avec une faible inversion de retard.

Sur la figure 10, la fréquence de sortie de l'oscillateur en anneau 22 est envoyée à un compteur 32, qui en compte les impulsions à la cadence de MHz / 4096, soit 4882,8 Hz. La fréquence de l'oscillateur en anneau varie de 5 MHz dans le cas le plus lent à 20 MHz dans le plus rapide. Ce retard ne donne pas avec précision celui de la ligne à retard à prises à plusieurs étages. Un scalaire précalculé 34 permet de compenser la différence entre les deux retards. La sortie du compteur, sur 13 bits, est envoyée au scalaire, dont la sortie détermine le nombre d'éléments de retard contenus dans un cycle

d'horloge système complet.

On combine ce nombre avec le reliquat pour calculer la prise exacte à utiliser de la façon

décrite ci-après.

Le reste fourni par le DCO est beaucoup trop

grand par rapport au retard donné par les prises.

Notre réalisation utilise 13 bits pour le reste, 6 pour la ligne à retard à prises grossière, 3 pour la fine, et 4 pour la troisième ligne à retard, surfine, employée pour 19,44 MHz. Le nombre des prises garantit une précision de phase suffisante sur toute la plage de températures et de tensions, tout en conservant aux

circuits une taille acceptable.

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Les sorties du DCO sont composées d'une horloge (en principe à 8,192 MHz) et d'un reliquat. Ce dernier est utilisé directement pour piloter une paire de lignes à retard à prises à plusieurs étages afin de générer une horloge à 16,834 MHz, laquelle pilote des

diviseurs qui génèrent les signaux C8, C4, C2, GCI-

FP8, ST-FP8 et ST-FP2.

Le DCO peut être étendu avec, par exemple, 11 bits supplémentaires sur l'étage additionneur. Ces 11 bits de l'additionneur indiquent toujours un nombre de cycles complets générés par le DCO d'origine. Si l'on prend le contenu du DCO avec son extension, et qu'on effectue la multiplication 193/256 ou 1215/1024, le résultat peut servir à générer avec précision une fréquence égale à 193/256 x 8,192 MHz = 6,17 MHz et à 1215/1024 x 8, 192 MHz = 9,72 MHz. Ces fréquences sont à leur tour employées pour générer respectivement les

12,352 MHz nécessaires à Tl et les 19,44 MHz.

L'horloge à 19,44 MHz est multipliée 8 fois par le multiplicateur 70 pour générer l'horloge STS-3/OC3

(155,5 MHz).

On utilise une paire de lignes à retard à prises à plusieurs étages pour chaque horloge à 12,352

et 19,44 MHz.

La multiplication par 193 est effectuée à l'aide des fonctions de décalage et d'addition: 193 égale 128 + 64 + 1, de même que la multiplication par 1215: 1215 égale 1024 + 128 + 64 - 1. Elles ne sont toutefois appliquées qu'aux quelques bits de poids significatif de la sortie. Les bits les plus faibles du DCO n'ont pas d'intérêt puisque les lignes à retard de Ti, El et STS-3/OC3 n'ont besoin que d'une

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précision de phase limitée. (Le DCO lui-même est bien entendu très long, puisque non seulement la précision de phase, mais également la fréquence doivent avoir une qualité minimum, ce qui nécessite des bits supplémentaires.) Les bits de poids fort pouvant résulter de la multiplication sont sans intérêt, car

ils représentent des cycles complets.

Nous allons à présent décrire plus en détail le

détecteur de phase en nous référant à la figure 5.

Comme on le voit, il comprend deux détecteurs de bord sur VIR-IN et FB-IN, un compteur réversible à glissement de cycle, et un décimateur. Le détecteur de

phase reçoit deux horloges d'entrée. La première, VIR-

IN, est reliée à la sortie du MTI-E, et la deuxième, FB-IN, est l'horloge revenant de la ligne à retard à

prises à plusieurs étages.

Le compteur se décrémente au bord descendant de

FB-IN, et s'incrémente au bord descendant de VIR-IN.

Etant donné que le signal d'horloge de FB-IN a un cycle de service de 50 % en blocage, son bord montant

est aligné avec le bord descendant de VIR-IN.

Le décimateur est un circuit à intégration et vidage. Il intègre le comptage du glissement de cycle avec un accumulateur cadencé par une horloge à 12,352 MHz. Cet accumulateur est effacé à chaque bord descendant de FB-IN, après avoir verrouillé la valeur

accumulée et l'avoir envoyée au limiteur.

Le limiteur sert à limiter la vitesse de l'alignement de phase. Il limite la valeur de sortie du détecteur de phase de façon qu'elle reste entre + 2089 et -2089 pour les applications T1, et entre +48

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et -48 pour les applications SONET. Le filtre intégrateur proportionnel intègre la valeur de phase limitée provenant du bloc détecteur de phase / limiteur. La valeur de sortie du limiteur est verrouillée, puisque ce dernier et le détecteur de phase fonctionnent à 12,352 MHz, tandis que le filtre IP est cadencé à 20 MHz. La valeur d'entrée est la partie proportionnelle P. L'intégrateur accumule la valeur P à la cadence de 1, 544 MHz. La sortie CI-5 sert de signal d'activation de l'intégrateur. En mode libre, il est au repos. En mode normal, la valeur de sortie envoyée au DCO est la somme de P et de I, qui représente l'écart par rapport à l1à fréquence centrale. Comme la moyenne de P est de O lorsque la boucle est en blocage, la sortie de l'intégrateur représente le décalage de fréquence. Par conséquent, la plage de l'intégrateur, plage de verrouillage de fréquence, définit la limitation du décalage de fréquence. La sortie de l'intégrateur est enregistrée toutes les 32 ms dans l'un des deux registres de

mémoire de maintien.

Lorsque la boucle passe en mode maintien, la valeur la plus ancienne est choisie comme sortie du filtre IP. Pendant la durée du mode maintien, l'autre registre continue à charger la valeur I toutes les 32 ms, mais l'intégrateur ne la modifie pas puisque la

valeur de P est de 0.

Nous allons à présent décrire plus en détail le circuit MTIE, en nous référant à la figure 7, qui

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montre les signaux d'entrée primaire et secondaire PRI et SEC du circuit multiplexeur. Le MTIE crée une référence virtuelle ayant une relation de phase constante avec la référence primaire PRI. La différence de phase peut en fait être nulle, auquel cas la référence virtuelle sera en phase avec la primaire, bien que la différence de phase réelle soit sans importance. La référence secondaire SEC est déphasée d'une valeur A@, qui est surveillée en

permanence.

La référence secondaire est retardée d'une valeur égale à AL, afin de la mettre en phase avec la virtuelle. De la sorte, lorsqu'il devient nécessaire de changer de référence en raison de la dégradation de la primaire, on ne constate pas de saut de phase, puisque la phase dérivée de la référence secondaire est conservée en phase avec la précédente, dérivée de

la référence primaire.

La valeur du décalage est déterminée avant le changement, en mesurant l'écart de phase entre la référence virtuelle en cours et celle non encore sélectionnée. Une caractéristique importante est l'utilisation de l'horloge régénérée (16,384 MHz pour El, 12,3352 MHz pour T1 ou 19,44 MHz pour STS/OC3) comme horloge d'échantillonnage. L'utilisation de l'horloge à 20 MHz aurait conduit à une imprécision de l'échantillonnage à l'état stable, et aurait introduit à basse fréquence des dérives par rapport à la référence d'une valeur maximum de 50 ns. Bien que cette valeur soit acceptable au titre des spécifications, on a opté pour des performances supérieures.

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Le résultat de chaque mesure effectuée est mémorisé dans un registre. Lors du changement, la valeur mesurée peut servir à piloter un compteur générant le déphasage de la nouvelle référence. La nouvelle référence sert à démarrer ce compteur et à générer une nouvelle impulsion de référence à la position 0. Un point particulier de ce processus est que si une nouvelle impulsion de référence est détectée avant que le compteur ait atteint la position 0, la référence virtuelle est quand même générée avec démarrage d'un nouveau cycle de comptage. Ce mécanisme

évite les glissements de cycle.

Le passage d'une référence à une autre est protégé. Après sélection de la nouvelle entrée de référence, le circuit impose un délai de trois périodes de la référence virtuelle avant qu'elle puisse revenir au signal de référence. Cette durée est le temps de stabilisation maximum du mécanisme de mesure des différences de phase entre la future référence et la référence virtuelle en cours. Un passage rapide d'une entrée de référence à l'autre ne peut donc pas perturber le fonctionnement du circuit MTIE. Le circuit MTIE opère de la même manière pour

les références STS-3/OC3, Tl, El et 8 kHz.

Le circuit MTIE teste ainsi les horloges de référence et détermine la relation de phase entre les références externes utilisées et non utilisées. Cette relation est enregistrée comme une simple valeur de compteur. Lors d'un réarrangement, elle sert à retarder les bords de la nouvelle référence jusqu'à une position plus correcte au sens du MTIE. C'est un

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simple compteur décrémentiel chargeable qui assure

cette opération.

Si, après réarrangement, le compteur décrémentiel atteint la position 0, le signal de référence interne VIR (référence interne virtuelle)

est donné.

En cas de détection d'un nouveau bord sur la référence externe, le compteur recommence à se décrémenter. S'il n'a pas encore atteint 0 alors qu'un bord de référence externe a déjà été détecté (ce qui en principe est prématuré et indicatif d'une instabilité, faible ou forte), le compteur est directement remis à zéro et recommence à compter, tandis qu'un signal de VIR est donné. Ce principe est acceptable, puisque de cette façon le circuit MTIE semble seulement transmettre l'instabilité, ce qui

bien entendu autorisé.

La boucle à phase asservie décrite peut servir par exemple à la synchronisation et au contrôle de synchronisation de liaisons de transmission numériques T1 et CEPT, de sources d'impulsions d'horloges STBUS et de tramage, et de systèmes multivoies Tl, El et

STC-3/OC3.

Outre sa sortie synchronisée à 2,048 MHz, 1,544 MHz, 8 kHz ou à sa cadence primaire de 19,44 MHz, la boucle peut également fournir des horloges rapides supplémentaires cadencées à 3,088, 4,096, 8,192, 16,384, 19,44 et 155,52 MHz destinées par exemple à la

synchronisation des trames de fond et à 'ATM.

Nous allons à présent décrire plus en détail le circuit des lignes àretard à prises à plusieurs

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étages en nous référant aux figures 8 et 9. Ces lignes sont en fait constituées de deux lignes à retard à prises à plusieurs étages et d'un certain nombre de bus à trois états qu'elles pilotent. Le recours à une double ligne permet de passer d'une prise à l'autre sans rencontrer de problèmes de synchronisation dangereux. Une ligne à retard à prises reçoit une impulsion prélevée à une prise, pendant que l'autre prise est totalement à 0, mais en cours de changement

de prise.

Si aucune impulsion n'est transmise, aucun tampon à triple état n'est actif. Afin de le maintenir à une valeur fixe, le bus est mis activement à l'état bas par des tampons à triple état supplémentaires

(avec 0 à l'entrée de données).

La ligne à retard à prises à plusieurs étages reçoit les 9 bits de poids fort du DCO pour générer les horloges à 16,384 et 12,352 MHz. Pour cette dernière fréquence, les 9 bits sont divisés par le rapport 193/256. La granularité du retard de prise est calculée d'après la précision de l'élément de retard, lequel est égal, dans le meilleur des cas, à 50 ns /

29, soit 97 ps.

Etant donné que le circuit doit fonctionner dans toutes les plages de variation de la température, du traitement et de la tension (spécifications MIL), les valeurs de retard nominales, les plus favorables et les moins favorables sont importantes. Le circuit de mesure d'étalonnage (figure 10) sert à ajuster de façon correspondante la résolution de l'adresse de la prise. Le retard de prise est conçu pour une plage

couvrant un facteur de 4.

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La ligne à retard à prises à plusieurs étages est conçue pour recevoir les 7 bits de poids fort du DCO dans le cas le plus lent. Par conséquent, sa granularité minimum (50 ns / 27 = 390 ps) garantit une précision de phase suffisante sur toute la plage de

températures et de tensions pour El et Tl.

Pour l'horloge à 19,44 MHz, la ligne à retard à prises a exactement le même comportement que pour le 16,384 MHz et le 12,352 MHz, si ce n'est qu'elle reçoit 13 bits du DCO pour satisfaire aux

spécifications SONET minimum pour l'horloge STS-

3/OC3. La granularité de la ligne à retard est, dans

le pire des cas, égalé à 50 ns / 211, soit 24 ps.

Comme le montre la figure 9, la ligne à retard à prises à plusieurs étages est composée de deux lignes (trois dans le cas du STS-3/OC3 à 19, 44 MHz) reliées en série. Le premier étage est la ligne à retard grossière, qui comprend 64 éléments de retard, chacun équivalent à 1/32e de la période de l'horloge système (50 ns), soit 1,5625 ns en mode nominal. Elle est destinée à fournir un nombre suffisant de prises au sein d'un même cycle d'horloge système sur toute

2-5 la plage des températures et des tensions en service.

Le nombre maximum des prises est de 64, avec une valeur minimum de retard par prise de 781 ps, et le nombre minimum de prises est de 16, avec la valeur maximum correspondante du retard par prise de

3,125 ns.

Chaque élément de retard est câblé en porte OU, avec tampon triple état. Le pilotage n'est généralement pas suffisant pour 64 tampons de ce type sur une même ligne, et c'est pourquoi ils sont

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répartis en groupes de 16, reliés les uns aux autres

par des portes OU.

La ligne à retard grossière reçoit les 6 bits de poids fort de l'adresse de la prise (9 bits pour El et Tl, et 13 bits pour STS-3/OC3). Elle reçoit une impulsion provenant d'une prise prédéterminée, laquelle est décodée par son adresse sur 6 bits. La résolution de la ligne grossière est déterminée par un

seul élément de retard.

Le deuxième étage est la ligne à retard fine, constituée d'une série de 8 éléments de retard, chacun égal au 1/8e d'un élément grossier, soit 1,562 ns / 8 = 195 ps en mode nominal, 97,6 ps

dans le meilleur des cas, et 390 ps dans le pire.

L'élément de retard est conçu pour conserver un rapport fixe (1/8) avec l'élément grossier sur toute la plage des températures et tensions en service, dans la mesure o un décalage entre eux apparaîtrait comme une instabilité à l'horloge de sortie. En réalité, il existe dans le pire des cas entre les deux éléments de retard un décalage d'environ 25 ps, qui produit une instabilité maximum en sortie de 200 ps. La ligne à retard fine

reçoit l'impulsion de sortie de la ligne grossière.

Une des prises de la ligne fine est sélectionnée à partir des 3 bits de poids le plus faible dans le

cas des horloges El et Tl.

Pour STS-3/OC3, la ligne à retard fine reçoit les (6:4) bits de l'adresse de la prise lorsque la ligne grossière reçoit (12:7) bits. La résolution de la ligne fine est déterminée par un seul élément de

retard.

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Cette ligne à retard à prises à deux étages produit la même résolution qu'une seule ligne à retard à un seul étage et 512 éléments, avec un retard unitaire de 195 ps et une erreur réduite (e.), laquelle se calcule par l'équation suivante: m-n-i t emn = emis [ 2 b+] O m désigne l'ensemble des bits d'adresse des prises, n les bits d'adresse de la prise grossière, br l'adresse binaire, et emis le décalage entre

l'élément grossier et l'élément fin.

Les deux étages de lignes à retard à prises sont suffisants pour satisfaire aux spécifications ACCUNET pour El et T1, mais pas aux spécifications SMC pour l'horloge STS-3/OC3, pour lesquelles il faut

ajouter une troisième ligne à retard.

Dans l'horloge STS-3/OC3, la ligne à retard du troisième étage est constituée d'une série de 16 éléments de retard, chacun égal à 1/16e de l'élément fin, plus un retard fixe.: La différence de retard entre deuxéléments consécutifs quelconques est de 195 ps / 16, soit 12,2 ps en mode nominal. La troisième ligne à retard reçoit les 4 bits de poids le plus faible de l'adresse sur 13 bits de la prise. Elle reçoit l'impulsion de sortie de la ligne fine, prélevée à une prise prédéterminée, décodée à partir de l'adresse sur 4 bits. Le décalage de retard entre l'élément grossier et l'élément fin est mesuré et chargé dans la troisième ligne par des circuits de contrôle de ligne. La granularité de la ligne de troisième étage est égale à 24 ps dans le pire des

cas, ce qui est suffisant pour les spécifications SMC.

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La boucle à phase asservie a quatre modes de fonctionnement, à savoir normal et manuel, maintien,

libre et automatique.

En mode manuel, la sélection de la référence d'entrée s'effectue à l'aide d'un multiplexeur 2 à 1, la broche RSEL assurant le contrôle de la sélection. Comme le montre le tableau 2, en mode manuel, RSEL=0 sélectionne PRI comme entrée de référence primaire, tandis que

RSEL=l sélectionne SEC.

TABLEAU 2

Mode RSEL Entrée de référence sélectionnée Manuel 0 PRI Manuel 1 SEC Automatique 0 Contrôle de machine ________ d'état Automatique 1 Contrôle de machine d'état, mais avec SEC comme primaire et PRI comme secondaire Quatre fréquences d'entrée peuvent être choisies comme horloge de référence primaire: 8 kHz,

1,544 MHz, 2,048 MHz et 19,44 MHz.

Le choix de la fréquence est contrôlé par les niveaux logiques de FSEL1 et FSEL2, comme le montre le tableau 3. Cette diversité de fréquences d'entrée a été adoptée pour permettre de générer tous les Tl, El et SMC à partir de sources d'impulsions T1, El et de tramage, ou

d'une référence STS-3/OC3.

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Tableau 3

FSEL1 FSEL2 Fréquence de référence d'entrée 0 0 19,44 MHz 0 1 8 kHz 1 0 1, 544 MHz 1 1 2,048 MHz En mode AUTOMATIQUE normal, l'entrée REFSEL (figure 2) est mise à 0 pour permettre à la MACHINE D'ETAT de sélectionner l'entrée de référence d'après l'état des entrées LOSSl et LOSS2. En cas de perte du signal de référence PRI (LOSS1=HAUT, LOSS2=BAS), la boucle passe immédiatement en mode MAINTIEN et y reste pendant un temps déterminé, contrôlé par la constante de temps RC reliée à l'entrée de temps de

protection (Gti, Gto).

Si la référence primaire n'est toujours pas disponible à la fin du temps de protection, la référence passe à SEC. La constante de temps déterminée par le circuit RC relié à l'entrée Gti assure l'hystérésis de la bascule automatique entre PRI et SEC pendant les très courtes interruptions du signal de.référence primaire. Le temps de protection, tgt, peut être prédit à l'aide de la réponse étagée d'un réseau RC. La tension des condensateurs du

circuit RC prend la forme d'une courbe exponentielle.

Lorsqu'elle atteint le seuil de passage positif de Gti, on obtient un niveau logique HAUT qui fait passer la machine de l'état de maintien de PRI à

celui o elle prend SEC comme référence d'entrée.

La MACHINE D'ETAT continue à contrôler l'entrée LOSS1, et reprend PRI comme référence

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lorsque la référence primaire devient fonctionnelle, ce qui est indiqué par l'entrée LOSS1. Un niveau logique HAUT à la fois aux entrées LOSS1 et LOSS2 indique qu'aucune des références externes n'est disponible. Dans ces circonstances, la boucle à phase asservie passe à l'ETAT MAINTIEN (au sein d'un taux spécifié de glissement de trame) jusqu'à ce qu'une entrée de référence parfaitement fonctionnelle soit disponible. L'option maintien de la boucle à phase asservie donne à l'utilisateur la possibilité de conserver l'intégrité des signaux de sortie en cas de perte des signaux de référence. Les performances de * maintien sont spécifiées en termes de taux de glissement (c'est-à-dire la valeur du glissement en secondes) de l'entrée de référence à 8 kHz. Pour les sorties T1 et El, le taux de glissement a été mesuré en fonction de la fréquence de la référence d'entrée. Les résultats relevés sur une période d'observation de 60 secondes sont présentés dans le

tableau 4.

TABLEAU 4

Fréquence de l'entrée de % de glissement des référence impulsions de trame 8 kHz 8 % 1,544 MHz 58 % 2,048 MHz 58 % 19,44 MHz 58 % Comme déjà indiqué, la boucle à phase asservie utilise la fréquence qu'elle génère elle-même pour

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échantillonner les données des entrées de référence, ce qui permet un échantillonnage synchrone et donne les meilleurs résultats pour l'instabilité intrinsèque. Si on utilisait l'horloge à 20 MHz, la précision en souffrirait, notamment dans le domaine de

la scintillation à basse fréquence.

Le circuit est réellement asynchrone par rapport à l'extérieur, mais également en interne. Pour cette raison, les points o se rencontrent de façon asynchrone les principaux blocs de son interface sont tous échantillonnés par une bascule D. Son rôle fondamental consiste à détecter les bords des signaux entrants, et de décider pour deux compteurs s'il faut les incrémenter ou les décrémenter et, dans le cas du compteur intermédiaire, le moment de la réinitialisation. Le problème réside dans la

relation entre les deux éléments.

Les diviseurs E1 prennent l'horloge générée à 16 MHz et la divisent dans les fréquences voulues, dont les impulsions FP2 et FP8. La réinitialisation est le seul point asynchrone. Etant donné que le reste du circuit est également réinitialisé, ceci ne suscite

jamais de problèmes.

Les circuits du diviseur T1 prennent l'horloge CLK12 (provenant des prises de retard) et la divisent dans la fréquence voulue. Il existe toutefois un problème du point de vue de la relation de phase entre El, T1 et l'impulsion FP8. Le circuit T1 est réinitialisé autour des impulsions FP8 pour assurer une bonne relation de phase. Cependant, ce n'est jamais le cas pour une phase T1 réinitialisée une

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fois, puisqu'elle doit toujours être dans la bonne position de phase à l'endroit o se produit la réinitialisation. La réinitialisation se produit donc au moment voulu, et il n'y a aucune différence, dans la mesure o les diviseurs T1 arriveraient de toute

façon au même point sans la réinitialisation.

La boucle à phase asservie décrite constitue donc un moyen peu coûteux de récupération de signaux d'horloge, par exemple dans un environnement El, T1 ou STS-3/OC3 satisfaisant aux spécifications ACCUNET et à celle de l'horloge minimum SONET. Elle se prête en particulier à l'intégration à grande échelle sur puce unique. Bien que la présente invention ait été présentée par référence à la réalisation préférée,

cette description ne doit pas être interprétée comme

limitative. Différentes variantes possibles apparaîtront aux personnes versées en la matière. On

considère par conséquent que les revendications

jointes couvriront celles de ces variantes et réalisations différentes qui relèvent du domaine de la

présente invention.

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Claims (9)

REVEND I CATIONS

1 Une boucle à phase asservie destinée à la récupération d'un signal d'horloge stable à partir d'au moins un signal d'entrée sujet à instabilité, et comprenant: un circuit d'entrée numérique (PRI) recevant les dits signaux d'entrée; un oscillateur (3) commandé numérique destiné à générer une sortie à une fréquence désirée et un signal de contrôle représentant l'erreur de temps du dit signal de sortie; un oscillateur local (9) stable destiné à fournir les signaux d'horloge au dit oscillateur commandé numérique; une ligne à retard à prises à plusieurs étages, comprenant un certain nombre de dispositifs de retard (10 - 20 30), la somme du retard des dits systèmes de lignes à retard à prises étant inférieure à un cycle d'horloge du dit oscillateur commandé numérique; les dites lignes à retard à prises comprenant une ligne à retard à prises grossière destinée à recevoir le signal de sortie du dit oscillateur commandé numérique, et une ligne à retard à prises fine recevant le signal de sortie de la dite ligne grossière, la dite ligne fine comprenant un certain nombre de dispositifs de retard proportionnels à l'un de ceux de la dite ligne grossière; un comparateur (1) de phase numérique destiné à recevoir le ou les signaux d'entrée du dit circuit

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d'entrée et le signal de sortie des dites lignes à retard à prises afin de générer un signal d'entrée numérique contrôlant le dit oscillateur commandé numérique; et caractérisé en ce que le dit oscillateur commandé numérique est un multiplicateur de fréquence de type additif qui génère le dit signal de sortie lorsqu'il arrive à un dépassement de capacité, le reste de ce dépassement déclenchant le dit signal de contrôle. 2 Une boucle à phase asservie numérique telle que décrite dans la revendication 1, dans laquelle chacun des dits systèmes de lignes à retard à prises (10 - 20 - 30) comprend une paire de lignes à retard à prises permettant de générer un fréquence double de

celle de sortie de l'oscillateur commandé numérique.

3 Une boucle à phase asservie numérique telle que décrite dans la revendication 1, dans laquelle le dit oscillateur (3) est codé selon un système de

codage mixte.

4 Une boucle à phase asservie numérique telle que décrite dans la revendication 1, dans laquelle

l'entrée numérique (PRI)est codée en binaire.

Une boucle à phase asservie numérique telle que décrite dans la revendication 1, dans laquelle le dit circuit d'entrée numérique (PRI) et le dit comparateur (1) de phase sont cadencés par des signaux régénérés provenant de la dite boucle à phase asservie.

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6 Une boucle à phase asservie numérique, selon la revendication 1, du type destinée à la récupération d'un signal d'horloge stable à partir d'au moins un signal d'entrée sujet à instabilité, et comprenant: un circuit d'entrée numérique recevant les dits signaux d'entrée; un oscillateur commandé numérique destiné à générer une sortie à une fréquence désirée et un signal de contrôle représentant l'erreur de temps du dit signal de contrôle; un oscillateur local stable destiné à fournir les signaux d'horloge au dit oscillateur commandé numérique; un certain nombre de lignes à retard à prises, comprenant un certain nombre de dispositifs de retard, la somme du retard des dites lignes à retard à prises étant inférieure à un cycle d'horloge du dit oscillateur commandé numérique, les dites lignes à retard à prises comprenant une ligne à retard à prises grossière destinée à recevoir le signal de sortie du dit oscillateur commandé numérique et une ligne à retard à prises fine recevant le signal de sortie de la dite ligne grossière, la dite ligne fine comprenant un certain nombre de dispositifs de retard proportionnels à l'un de ceux de la dite ligne grossière; un comparateur de phase numérique destiné à recevoir le ou les signaux d'entrée du dit circuit d'entrée et le signal de sortie des dites lignes à retard à prises afin de générer un signal d'entrée

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numérique contrôlant le dit oscillateur commandé numérique; et dans laquelle le dit circuit d'entrée numérique possède deux entrées recevant respectivement le premier (PRI) et le deuxième (SEC) signal d'entrée, l'un quelconque de ces deux signaux pouvant servir de référence au dit oscillateur (3) commandé numérique, un dispositif de surveillance (7) continue du déphasage entre les dits premier et deuxième signaux d'entrée, et un système de génération, lors du passage d'un des signaux à l'autre, d'un signal de référence virtuelle provenant du dit autre signal, déphasé par rapport à lui d'une valeur essentiellement égale au dit déphasage entre le premier et le deuxième signal, de façon à minimiser le saut de phase lors du passage d'un

signal d'entrée à l'autre.

7 Une boucle à phase asservie numérique telle que décrite dans la revendication 6, comprenant en outre une machine d'état destinée à la surveillance continue et au contrôle de l'état de la boucle. 8 Une boucle à phase asservie numérique telle que décrite dans la revendication 6, dans laquelle un autre oscillateur commandé fournit un autre signal, d'une fréquence proportionnelle à la fréquence de sortie de l'oscillateur commandé

numérique.

9 Une boucle à phase asservie numérique telle que décrite dans la revendication 6, comprenant en outre un oscillateur en anneau (22) ayant un certain nombre de lignes à retard et un inverseur de retard.

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Procédé de récupération d'un signal d'horloge stable à partir d'au moins deux signaux d'entrée sujets à instabilité, et comprenant les étapes suivantes: génération de signaux d'horloge locaux à l'aide d'un oscillateur stable; cadencement d'un oscillateur commandé numérique par les dits signaux d'horloge locaux; envoi d'une première sortie du dit oscillateur commandé numérique à une première ligne à retard à prises; envoi d'une sortie de la dite ligne à retard à prises à une deuxième ligne à retard à prises ayant une relation proportionnelle avec la première; contrôle des dites première et deuxième lignes à retard à prises par une deuxième sortie du dit oscillateur commandé numérique, représentative d'une erreur de temps dans la dite première sortie, afin de générer des signaux d'horloge ayant une précision supérieure à un cycle d'horloge du dit oscillateur

stable;

contrôle du dit oscillateur commandé numérique par un comparateur de phase numérique comparant la sortie du dit avec les dits signaux d'entrée; et dans laquelle est créé un signal de référence virtuelle ayant avec les dits signaux d'entrée une relation de phase constante, de façon à minimiser les sauts de phase pouvant se produire lors du passage

d'un des signaux à l'autre.

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11 Procédé selon la revendication 10, dans laquelle le dit signal d'entrée est échantillonné par un circuit cadencé par les signaux d'horloge récupérés par la dite boucle à phase asservie. 12 Une ligne à retard à prises à plusieurs étages caractérisée en ce qu'elle comprend: une première ligne à retard à prises (10) destinée à recevoir un signal d'entrée; et une deuxième ligne à retard à prises (20) destinée à recevoir le signal de sortie de la dite première ligne, la dite deuxième ligne comprenant un certain nombre de dispositifs de retard proportionnels

à l'un de ceux de la dite première ligne.

13 Une ligne à retard à prises à plusieurs étages, selon la revendication 12, caractérisée en ce qu'elle comprend en outre une troisième ligne à retard à prises, comprenant elle-même un certain nombre de dispositifs de retard proportionnels à l'un de ceux de

la dite deuxième ligne.

14 Une ligne à retard à prises à plusieurs étages, selon la revendication 12, caractérisée en ce qu'elle est destinée à une boucle à phase asservie, chaque étage possédant un certain nombre de dispositifs de retard, la dite ligne comprenant plusieurs étages de ligne à retard hiérarchiques, chacun des étages suivant le premier possédant un certain nombre de dispositifs de retard proportionnels

à l'un de ceux de l'étage précédent.