CH641601A5

CH641601A5 - Relais de frequence pour la protection d'une ligne de transmission d'energie electrique.

Info

Publication number: CH641601A5
Application number: CH277481A
Authority: CH
Inventors: Noriyoshi Suga
Original assignee: Tokyo Shibaura Electric Co
Priority date: 1980-04-30
Filing date: 1981-04-29
Publication date: 1984-02-29
Also published as: US4468796A; JPS56153923A; CA1167907A; JPS631813B2

Description

La présente invention concerne un relais de fréquence digital pour la protection d'une ligne de transmission d'énergie électrique.

La fréquence d'une ligne de transmission d'énergie électrique est normalement maintenue à une valeur constante. Toutefois, lorsque l'équilibre entre la puissance électrique engendrée et la puissance demandée est rompue à cause d'un défaut dans la ligne de transmission, la valeur de la fréquence s'écarte de la valeur nominale.

Dans un tel cas, il est nécessaire de détecter l'instant où cette variation de fréquence se produit et de prendre des mesures destinées à y remédier, telles que le débranchement de la ligne défecteueuse du réseau, la diminution de la puissance électrique engendrée ou la réduction de la charge imposée à la ligne de transmission.

On connaît déjà un relais de fréquence digital permettant la détection de la variation de fréquence. Ce relais compare la prériode de la tension électrique dans la ligne de transmission avec un signal de référence permanent à haute fréquence engendré par un oscillateur à cristal ou un dispositif analogue.

Un exemple d'un tel relais de fréquence digital connu est illustré, sous forme de schéma bloc, par la fig. I du dessin annexé. Dans ce schéma, ls symbole PT représente un transformateur de tension auxiliaire qui transforme la tension de la ligne en une tension convenable pour le relais. BF représente un circuit convertisseur qui transforme la tension sinusoïdale provenant du transformateur de tension PT en un signal rectangulaire. DIV est un circuit diviseur de fréquence de conversion de Zi m (m = 1,2, 3,...). Le circuit diviseur a pour fonction de mesurer avec précision la période, même dans le cas où la tension sinusoïdale d'entrée est polarisée sous la forme d'une demi-période positive ou négative.

OSC est un oscillateur qui oscille à la fréquence de référence F0sc et permet de mesurer la période de la tension de sortie du circuit diviseur DIV. AND représente un circuit logique recevant les signaux de sortie du circuit diviseur DIV et de l'oscillateur OSC.

C'est un compteur d'impulsions qui compte le nombre des impulsions à la sortie du circuit logique AND, ce compteur étant muni d'une borne de réglage. SET est un circuit de référence permettant de fixer une valeur de réglage. COM est un circuit comparateur qui compare le signal de sortie du compteur d'impulsions C avec la valeur de réglage du circuit SET.

Un circuit discriminateur TI examine le signal de sortie provenant du comparateur COM, lorsqu'il reçoit une impulsion de jugement, comme expliqué ci-après, et délivre un signal de sortie T.

Un circuit de commande CC engendre une impulsion de remise à zéro CP, qui est transmise au compteur d'impulsions C, et l'impulsion de jugement JP transmise au discriminateur TI.

Le circuit de commande CC est représenté plus en détail à la fig. 2. Le signal de sortie du circuit diviseur DIV est appliqué à l'entrée d'un premier relais temporisateur TDD1, du type DÉCLENCHE, dont le signal de sortie est appliqué à un second relais temporisateuir TDD2, du type DÉCLENCHÉ.

Un premier générateur d'impulsions PGX reçoit le signal de sortie du premier relais temporisateur TDDj et engendre une impulsions de jugement JP transmise au circuit discriminateur TI lorsque le signal de sortie du premier relais temporisateur décroît.

Un second générateur d'impulsions PG2, qui reçoit le signal de sortie du second relais temporisateur TDD2, produit une impulsion de remise à zéro ou de réglage CP, qui est transmise au compteur d'impulsions C lorsque le signal de sortie du second relais temporisateur TDD2 décroît.

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La forme des signaux engendrée dans chacune des parties du relais de fréquence digital de la fig. 1 est représentée à la fig. 3.

Les impulsions rectangulaires engendrées par le circuit diviseur DIV ont un rapport signal/intervalle de 1 et une largeur d'impulsions correspondant au nombre des périodes de m cycles de la tension de la ligne (signal de sortie du transformateur de tension), m étant égal à 1. Le compteur d'impulsions C compte le nombre des impulsions d'horloge de référence engendrées par l'oscillateur OSC lorsque le signal de sortie du circuit diviseur est à la valeur logique 1. Le résultat du comptage est ensuite comparé avec la valeur de référence du circuit de réglage SET, dans le circuit comparateur COM.

Lorsque le relais est, par exemple, un relais à sous-fréquence, le signal de sortie du circuit discriminateur TI est porté à la valeur logique 1 lors de la réception de l'impulsion de jugement JP, lorsque le résultat du comptage est supérieur à la valeur de référence. De manière à permettre de mesurer de façon répétitive la période de la tension de la ligne de transmission, le compteur d'impulsions C est réglé ou remis à zéro par l'impulsion de remise à zéro CP après la délivrance de l'impulsion de jugement JP.

Comme décrit ci-dessus, dans le relais de fréquence digital connu, l'impulsion de jugement JP est engendré tous les 2 x m cycles (m = 1, 2, 3,...). Cela se traduit par une erreur dans le temps de fonctionnement du relais de fréquence, comme cela sera expliqué ci-dessous.

En se référant à la fig. 3, on voit que le signal de sortie du circuit discriminateur TI prend la valeur logique 1 au temps t4. Cependant, pour permettre de juger le fonctionnement du relais au temps t4, la valeur de la fréquence doit être tombée au-dessous de la limite inférieure avant le temps t3 en raison du fait que l'opération de jugement effectuée par le circuit discriminateur est fondée sur le résultat du comptage effectué par le compteur d'impulsions C au cours du cycle qui commence au temps t3.

D'autre part, si la fréquence tombe au-dessous de la limite avant le temps tj, le signal de sortie du circuit discriminateur TI prend la valeur logique de fonctionnement 1 au temps t2, en se fondant sur le résultat du comptage effectué au cours du cycle qui commence au temps tj.

En conséquence, le signal de sortie du circuit discriminateur prend la valeur logique de fonctionnement 1 au temps t4 uniquement si la fréquence tombe au-dessous de la limite au temps t tel que tj <t<t3. En d'autres termes, il se produit un retard pouvant atteindre (t3 — tj) ou 2 x m cycles entre la production d'une erreur de fréquence et l'émission correspondante du signal T par le circuit discriminateur.

Afin de réduire ce retard, on a réduit la valeur de m. Toutefois, même si l'on confère à m la valeur 1, un retard de fonctionnement de l'ordre de deux cycles se produit toujours.

Dans le cas, notamment, d'un dispositif de protection qui détecte la vitesse de changement de fréquence en utilisant deux relais de fréquence, il est impossible de négliger en toute sécurité le retard dans le temps de fonctionnement des deux relais de fréquence. Pour l'étude du fonctionnement d'un tel dispositif de protection, illustré à la fig. 4, on peut, par exemple, supposer qu'un signal de commande pour la correction des défauts est engendré lorsque la fréquence de la tension dans la ligne de transmission d'énergie tombe à une valeur inférieure de 0,5 Hz au dessous de la fréquence nominale. Un premier relais de sous-fréquence UFls réglé sur la fréquence de fonctionnement fi Hz, est raccordé à l'une des bornes d'entrée d'un circuit inhibiteur INHIBIT par l'intermédiaire d'un circuit temporisateur TDE ayant un temps de retard de 0,2 s. Un second relais à sous-fréquence UF2, réglé à une fréquence de fonctionnement f2 = (f j — 0,5) Hz, est raccordé à une autre borne d'entrée du circuit inhibiteur INHIBIT.

Le circuit inhibiteur INHIBIT permet le blocage du signal pendant la durée d'un signal de sortie provenant du circuit temporisateur TDE. Si l'émulsion du signal de sortie du second relais de sous-fréquence UF2 se produit pendant une période d'une durée de 0,2 s après l'émission du signal de sortie du premier relais de sous-

fréquence UFt, un signal de protection est engendré par le circuit inhibiteur INHIBIT, car l'émission du signal de sortie du second relais de sous-fréquence UF2 a lieu avant que les conditions d'inhibition du circuit inhibiteur soient remplies. Aucun signal de sortie n'est donc émis lorsque la vitesse du changement de fréquence est inférieure à 0,5 Hz en 0,2 s.

Si le temps de détection est A T s et la chute de fréquence est A FHz, le signal de protection est engendré dans les conditions suivantes:

AF 0,5 Hz

— ) = 2,5 Hz/s

AT 0,2 s

Du fait qu'un retard de l'ordre de deux cycles se produit dans le temps de fonctionnement du relais de fréquence connu, comme décrit ci-dessus, et en supposant que le temps de fonctionnement du relais est de 100 ms, on voit que la durée du retard de temps de fonctionnement est de 40 ms [deux cycles x 20 ms (1/50 Hz)] et qu'une différence maximale de temps de fonctionnement de 80 ms (2 x 40 ms) existe quand on utilise deux relais. La bande morte de la vitesse de changement de fréquence du dispositif de la fig. 4 est alors donnée par:

AT 0,2 s + 40 ms et elle n'a pas nécessairement la valeur de 2,5 Hz/s indiquée plus haut. En d'autres termes, le dispositif représenté à la fig. 4 peut toujours fonctionner si la vitesse de changement de fréquence est plus grande que 3,13 Hz/s, mais il ne fonctionne pas toujours lorsque la vitesse de changement de fréquence est comprise entre 2,08 et 3,13 Hz/s.

Le dispositif de la fig. 4 est conçu pour fonctionner toujours lorsque la vitesse de changement de fréquence est supérieure à 2,5 Hz/s et ne jamais fonctionner lorsque cette vitesse est égale ou inférieure à 2,5 Hz/s. Toutefois, dans la pratique, ce résultat n'est pas toujours atteint.

L'invention a donc pour but de fournir un relais de fréquence destiné à être utilisé pour la protection d'une ligne de transmission d'énergie électrique, ce relais permettant d'éliminer les difficultés décrites ci-dessus.

A cet effet, le relais de fréquence selon l'invention présente les caractéristiques spécifiées dans la revendication 1.

Un tel relais présente, par rapport aux relais connus, l'avantage d'avoir un temps de fonctionnement plus court, ce qui permet la détection rapide de la vitesse de changement de fréquence.

L'invention sera mieux comprise grâce à la description détaillée qui va suivre, donnée à titre d'exemple, d'une forme d'exécution préférée du relais, en se référant au dessin annexé dans lequel:

la fig. 5 est un schéma de circuit du relais de fréquence, et la fig. 6 est un diagramme permettant d'expliquer le fonctionnement du relais de fréquence représenté à la fig. 5.

Le relais de fréquence de la fig. 5 comprend un circuit convertisseur produisant un signal rectangulaire. Ce circuit convertisseur comprend un transformateur auxiliaire PT, qui transforme la tension de la ligne de transmission en un signal de tension ayant une valeur convenable et un convertisseur BF permettant de transformer le signal de tension ainsi obtenu en un signal rectangulaire.

Le symbole OSC représente un oscillateur qui engendre une fréquence de référence FOSC permettant de mesurer la période du signal de tension provenant de la ligne de transmission.

Les signaux de sortie du circuit convertisseur produisant un signal rectangulaire et de l'oscillateur OSC sont appliqués à l'entrée d'un premier circuit de comptage qui comprend un circuit logique du type AND ANDA, ayant deux bornes d'entrée, et un premier compteur CA, connecté en série avec le circuit logique AND ANDA.

Le signal de sortie du circuit convertisseur est également appliqué à l'entrée d'un second circuit de comptage qui comprend un circuit inverseur de type NOT, un circuit logique de type AND

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ANDB et un second compteur CB. Une des bornes d'entrée du circuit logique AND ANDB est raccordée à la borne de sortie de l'oscillateur OSC et l'autre borne d'entrée du circuit logique AND ANDB est raccordée à la borne de sortie du circuit convertisseur producteur de signal rectangulaire, par l'intermédiaire du circuit inverseur NOT.

Les bornes de sortie des compteurs CA et CB sont respectivement connectées aux circuits à mémoire MA et MB. Le premier compteur CA et le premier circuit à mémoire MA, d'une part, et le second compteur CB et le second circuit à mémoire MB, d'autre part, sont respectivement commandés par un premier circuit de commande CCA et un second circuit de commande CCB en réponse, respectivement, au signal rectangulaire et à l'inverse de ce signal.

Du fait que la structure et la fonction de chacun des circuits de commande CCA et CCB sont les mêmes et sont en outre similaires à celles qui ont été décrites à propos de la fig. 2, on décrira ci-dessous uniquement le premier circuit de contrôle CCA.

Le signal de sortie du circuit convertisseur qui engendre un signal rectangulaire est appliqué à l'entrée d'un premier générateur d'impulsions PGj par l'intermédiaire d'un circuit temporisateur TDDj ayant un temps de retard t. Quand l'impulsion de mémoire SP (correspondant à la borne JP de la fig. 2) engendrée par le générateur d'impulsions PGi est appliquée à la borne de commande du circuit à mémoire M, la valeur de comptage emmagasinée dans le circuit à mémoire M est effacée et la valeur de comptage provenant du compteur C est emmagasinée dans ce circuit à mémoire M.

Le signal de sortie du circuit temporisateur TDDj est alors appliqué à l'entrée d'un second générateur d'impulsions PG2 par l'intermédiaire d'un second circuit temporisateur TDD2 ayant un temps de retard prédéterminé. Lorsque la tension de sortie CP (correspondant à la borne CP de la fig. 2) engendrée par le générateur d'impulsions PG2 est appliquée à une borne de mise à zéro du compteur C, ce dernier compteur est remis à zéro avant le comptage des impulsions provenant du circuit logique AND. Ainsi, le premier circuit de commande CCA engendre une impulsion d'effacement CPA pour le compteur CA et une impulsion de mémoire SPA pour le circuit à mémoire MA. De son côté, le second circuit de commande CCB engendre une impulsion d'effacement CPB pour le compteur CB et une impulsion de mémoire SPB pour le circuit à mémoire MB.

Les signaux de sortie du premier et du second circuit à mémoire MA et MB sont additionnés dans un circuit additionneur ADD et le signal de sortie correspondant à cette addition est appliqué à un circuit comparateur COM qui engendre un signal de déclenchement TP en réponse au résultat de la comparaison de cette somme avec la valeur de réglage provenant du circuit de référence SET.

Le fonctionnement du relais représenté à la fig. 5 va maintenant être expliqué en se référant à la fig. 6. Le signal de sortie du convertisseur BF producteur de signal rectangulaire a un rapport signal/ intervalle de 1 (un) et une largeur d'impulsion correspondant à un demi-cycle du signal de tension provenant du transformateur auxiliaire PT. Le compteur CA compte les impulsions de l'horloge de référence engendrée par l'oscillateur OSC pendant que le signal de sortie du convertisseur BF est à l'état logique 1. La valeur résultant du comptage effectué dans le compteur CA est mise en mémoire dans le circuit à mémoire MA sous l'effet de l'impulsion de mémoire SPA engendrée par le premier circuit de commande CCA après l'écoulement d'un espace de temps prédéterminé t après passage du signal rectangulaire émis par le convertisseur BF de la valeur logique 1 à la valeur logique 0. Afin de lui permettre de compter la demi-période positive suivante du signal rectangulaire émis par le convertisseur BF, on remet ensuite à zéro le compteur CA au moyen de l'impulsion d'effacement CPA engendrée par le circuit de commande CCA à un moment postérieur à l'émission de l'impulsion de mémoire SPA.

De manière similaire, le second compteur CB entre en action pendant la demi-période négative du signal de sortie rectangulaire engendrée par le convertisseur BF qui, lui, est transmis par l'intermédiaire du circuit inverseur NOT, et il compte les impulsions d'horloge de référence engendrées par l'oscillateur OSC lorsque le signal de sortie du circuit inverseur NOT est dans l'état logique 1. Le résultat du comptage effectué par le compteur CB est mis en mémoire dans le circuit à mémoire MB sous l'effet de l'impulsion de mémoire SPB engendrée par le second circuit de commande CCB au bout d'un certain temps t après le passage du signal rectangulaire provenant du circuit inverseur NOT de l'état logique 1 à l'état logique 0. Afin de permettre au compteur CB de compter la demi-période positive suivante du signal rectangulaire provenant du circuit inverseur NOT (correspondant à la demi-période négative suivante du signal engendré par le circuit BF), on remet ensuite ce compteur à zéro par l'impulsion d'effacement CPB, engendrée par le circuit de commande CCB postérieurement à l'émission de l'impulsion de mémoire SPB.

Les signaux de sortie des circuits à mémoire MA et MS sont appliqués au circuit comparateur COM par l'intermédiaire du circuit additionneur ADD et la valeur de la somme des signaux ainsi obtenue est comparée avec la valeur de réglage fournie par le circuit de référence SET. Par exemple, lorsque le résultat de cette addition est supérieur à la valeur de réglage, le circuit comparateur COM engendre un signal de déclenchement TP qui constitue le signal de sortie du relais de fréquence.

Dans la forme d'exécution décrite ci-dessus, la valeur de comptage emmagasinée dans la première mémoire MA, proportionnelle à la durée de la demi-période positive du signal de tension provenant du transformateur auxiliaire PT, et la valeur de comptage emmagasinée dans la seconde mémoire MB, qui est proportionnelle à la durée de la demi-période négative du signal de tension du transformateur PT, sont additionnées par le circuit additionneur ADD de manière à fournir une valeur de comptage résultante correspondant à un cycle du signal de tension du transformateur auxiliaire. Cette valeur de comptage résultante est ensuite comparée avec la valeur de réglage fournie par le circuit SET. Du fait que le contenu de chacun des circuits à mémoire MA et MB est remis à jour à chaque demi-cycle, l'opération de jugement du relais de fréquence est également effectuée à chaque demi-cycle.

En conséquence, le retard de fonctionnement du relais de fréquence est inférieur à un demi-cycle du signal de tension émis par le transformateur auxiliaire PT.

Si le signal de déclenchement TP émis par le circuit comparateur COM prend la valeur de fonctionnement logique 1 au temps t9, ce signal résulte de l'addition des valeurs du comptage effectué par le compteur CA au cours de la demi-période positive faisant suite au temps t6 et de la valeur du comptage effectué par le compteur CB au cours de la demi-période négative faisant suite au temps t7. Pour permettre l'exécution d'une telle opération de jugement, la chute de fréquence dans la ligne de transmission doit se produire avant le temps t6.

D'autre part, si la chute de fréquence dans la ligne se produit avant le temps t5, l'opération de décision est effectuée en se fondant sur le résultat de l'addition du résultat du comptage effectué par le compteur CA au cours de la demi-période négative faisant suite au temps 15 et du résultat du comptage effectué par le compteur CB au cours de la demi-période positive faisant suite au temps t6 et le signal d'état logique de fonctionnement 1 est engendré par le circuit comparateur COM au temps t8.

En conséquence, afin de permettre au circuit comparateur COM d'engendrer le signal de déclenchement TP au temps t9, la chute de fréquence de la ligne au-dessous de la fréquence de fonctionnement du relais doit se produire pendant un temps t tel que t5 <t<te. En d'autres termes, il y a un retard d'un demi-cycle, c'est-à-dire (t6 —15) entre le moment où la fréquence de la ligne tombe au-dessous de la fréquence de fonctionnement et la production du signal de protection TP.

Le temps de retard du relais est donc réduit à un quart de la valeur du temps de retard du relais de fréquence connu représenté à la fig. 1.

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On va maintenant décrire l'utilisation du relais de la fig. 5 dans un dispositif du type décrit à la fig. 4. A cet effet, on admettra que le signal de sortie du relais est engendré après que le signal de sortie TP du circuit comparateur COM a été retardé par une période de durée prédéterminée, le temps de fonctionnement du relais étant, par 5 exemple, de 100 ms.

Dans ce cas, le retard du temps de fonctionnement du relais est de un demi-cycle x 20 ms = 10 ms (pour une fréquence nominale de 50 Hz). Il en résulte une différence maximale de 2 x 10 ms dans les temps de fonctionnement des deux relais. La bande morte de la io vitesse de changement de fréquence AF/AT de ce dispositif est donc de:

AF = (UHz = 2 38 ^

AT 0,2 s T 10 ms 15

Cela correspond à une amélioration considérable de la précision de la détection par rapport au dispositif utilisant les relais du type connu. En outre, le relais selon l'invention présente l'avantage d'un fonctionnement plus rapide, car le retard de son temps de fonction- 20 nement est inférieur à un demi-cycle du signal de tension de la ligne de transmission d'énergie.

Il est clair que de nombreuses variantes et formes d'exécution particulières du relais peuvent être envisagées tout en restant dans le cadre de l'invention. Ainsi, on pourrait, par exemple, remplacer le 25

convertisseur BF, générateur d'un signal de forme rectangulaire, par un circuit détecteur de niveau capable de détecter un niveau prédéterminé de la tension de la ligne de transmission. Dans ce cas, le fonctionnement du relais serait identique à celui qui est décrit ci-dessus, à part le fait que le rapport signal/intervalle du signal de sortie du circuit détecteur de niveau serait différent de l'unité.

D'autre part, bien que l'on ait décrit ci-dessus le signal de sortie du circuit comparateur COM comme constituant directement le signal de sortie du relais, on pourrait éventuellement faire suivre le circuit comparateur par un étage subséquent constitué par un relais temporisateur, un circuit séquentiel ou une combinaison de circuits de ce genre.

En outre, bien que chacun des circuits de la fig. 5 ait été décrit en tant qu'élément indépendant, les compteurs CA et CB pourraient éventuellement être constitués par les parties d'un registre dans un circuit logique tel qu'un circuit à enregistrement de programme et les circuits à mémoire MA et MB pourraient être constitués par une partie d'un circuit à mémoire à accès aléatoire.

D'après la description qui précède, on voit que le relais selon l'invention permet, grâce à un montage simple, de réduire le temps de retard, c'est-à-dire l'erreur dans le temps de fonctionnement du relais par rapport aux relais de type connu.

L'utilisation de ce relais dans un dispositif de détection de la vitesse de changement de fréquence permet une amélioration importante de l'efficacité de la protection ainsi obtenue.

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Claims

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1. Relais de fréquence pour la protection d'une ligne de transmission d'énergie électrique, comprenant un oscillateur pour engendrer un signal correspondant à une fréquence de référence, un circuit d'entrée pour la réception d'un signal électrique alternatif provenant de la ligne, un premier circuit de comptage, connecté à l'oscillateur et au circuit d'entrée, pour compter le nombre des oscillations de l'oscillateur uniquement pendant les demi-périodes positives du signal électrique, un second circuit de comptage, connecté à l'oscillateur et au circuit d'entrée, pour compter le nombre des oscillations uniquement pendant les demi-périodes négatives du signal électrique, des premiers et seconds moyens de remise à jour connectés, respectivement, au premier et au second circuit de comptage, pour la mise en mémoire et la remise à jour des résultats des comptages effectués par ces circuits de comptage et des moyens de comparaison pour comparer les signaux de sortie de ces moyens de remise à jour à une valeur de référence.

2. Relais selon la revendication 1, caractérisé par le fait que le premier et le second circuit de comptage sont agencés de manière à être remis à zéro, respectivement, après chaque demi-période positive et chaque demi-période négative du signal électrique.

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REVENDICATIONS

3. Relais selon la revendication 1, caractérisé par le fait que les premiers et les seconds moyens de remise à jour sont agencés de manière à être remis à zéro, respectivement, après chaque demi-période positive et chaque demi-période négative du signal électrique.

4. Relais selon les revendications 2 et 3, caractérisé par le fait que chaque circuit de comptage est agencé de manière que sa remise à zéro s'effectue après celle des moyens de mise à jour correspondants.

5. Relais selon l'une des revendications 1 à 4, caractérisé par le fait qu'il comprend, en outre, des moyens d'addition pour additionner les signaux de sortie des moyens de mise à jour, ces moyens d'addition étant agencés de façon à émettre un signal de sortie transmis aux moyens de comparaison.

6. Relais selon l'une des revendications 1 à 5, caractérisé par le fait que le premier circuit de comptage comprend un circuit logique AND connecté à l'oscillateur et au circuit d'entrée et un compteur connecté à la sortie du circuit AND, le compteur étant remis à zéro après chaque demi-période positive du signal alternatif.

7. Relais selon l'une des revendications 1 à 6, caractérisé par le fait que le second circuit de comptage comprend un circuit inverseur connecté au circuit d'entrée, un circuit logique AND connecté à l'oscillateur et à la sortie du circuit inverseur, et un compteur connecté à la sortie du circuit AND, le compteur étant remis à zéro après chaque demi-période négative du signal alternatif.

8. Relais selon l'une des revendications 1 à 7, caractérisé par le fait que le circuit d'entrée comprend un transformateur de tension destiné à être connecté à la ligne pour recevoir le signal électrique alternatif et un circuit générateur d'impulsions agencé de manière à permettre de transformer le signal électrique alternatif en un signal rectangulaire.

9. Relais selon la revendication 4, caractérisé par le fait qu'il comprend, en outre, un premier et un second circuit de commande pour effectuer la remise à zéro des circuits de comptage et des moyens de mise à jour.

10. Dispositif de protection détectant la vitesse de changement de fréquence, comprenant deux relais de fréquence selon l'une des revendications précédentes, ces deux relais ayant des fréquences de référence différentes, un circuit retardateur connecté à la sortie de l'un de ces deux relais et un circuit logique de sortie connecté à ce circuit retardateur et à l'autre relais.

11. Dispositif selon la revendication 10, caractérisé par le fait que le circuit logique est une combinaison d'un circuit NOT connecté à la sortie du circuit retardateur avec un circuit logique AND dont une entrée est connectée à la sortie du circuit NOT et dont l'autre entrée est connectée à la sortie de l'autre relais de fréquence.