JPH01221904A - 位相同期ループ周波数シンセサイザ - Google Patents
位相同期ループ周波数シンセサイザInfo
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- JPH01221904A JPH01221904A JP63323188A JP32318888A JPH01221904A JP H01221904 A JPH01221904 A JP H01221904A JP 63323188 A JP63323188 A JP 63323188A JP 32318888 A JP32318888 A JP 32318888A JP H01221904 A JPH01221904 A JP H01221904A
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Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03C—MODULATION
- H03C3/00—Angle modulation
- H03C3/02—Details
- H03C3/09—Modifications of modulator for regulating the mean frequency
- H03C3/0908—Modifications of modulator for regulating the mean frequency using a phase locked loop
- H03C3/095—Modifications of modulator for regulating the mean frequency using a phase locked loop applying frequency modulation to the loop in front of the voltage controlled oscillator
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03C—MODULATION
- H03C3/00—Angle modulation
- H03C3/02—Details
- H03C3/09—Modifications of modulator for regulating the mean frequency
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- H03C3/0925—Modifications of modulator for regulating the mean frequency using a phase locked loop with frequency divider or counter in the loop applying frequency modulation at the divider in the feedback loop
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- H03C3/02—Details
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- H03C3/0908—Modifications of modulator for regulating the mean frequency using a phase locked loop
- H03C3/0916—Modifications of modulator for regulating the mean frequency using a phase locked loop with frequency divider or counter in the loop
- H03C3/0933—Modifications of modulator for regulating the mean frequency using a phase locked loop with frequency divider or counter in the loop using fractional frequency division in the feedback loop of the phase locked loop
-
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- H03C3/00—Angle modulation
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- H03C3/09—Modifications of modulator for regulating the mean frequency
- H03C3/0908—Modifications of modulator for regulating the mean frequency using a phase locked loop
- H03C3/0941—Modifications of modulator for regulating the mean frequency using a phase locked loop applying frequency modulation at more than one point in the loop
-
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Transmitters (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は、一般にＲＦ搬送波信号の周波数変調に関し、
特にデジタル技術を利用した位相同期ループで発生され
た合成ＲＦ搬送波信号の周波数変調に関する。
特にデジタル技術を利用した位相同期ループで発生され
た合成ＲＦ搬送波信号の周波数変調に関する。
精確で安定した周波数の出力信号を送り出すために位相
同期ループ（ＰＬＬ）装置を利用した信号発生器は、当
該技術において周知のところである。こうしたＰＬＬは
、一般に電圧制御発振器（ＶＣＯ）のような同調可能な
発振器を含み、その出力周波数は、位相比較器によって
既知の基準信号の周波数にロックされる。位相比較器は
、ＶＣＯ出力信号と基準信号の位相差に比例した出力電
圧または電流を発生する。位相比較器の出力は、ｖｃｏ
の入力にフィードバックされ、ｖＣＯを所望の周波数に
同調して、位相比較器における位相差を排除する。この
ようにして、■ＣＯ出力が基準信号と同じ周波数を持つ
ように強制される。ＰＬＬ回路にＮ分割ブロックを挿入
することにより、代わりに基準周波数をＮで分割したｖ
ＣＯ出力周波数を比較することも可能であり、かかる場
合には、■ＣＯ出力は基準周波数のＮ倍にロックされる
。この他にも分数Ｎ （ｆｒａｃｔｉｏｎａｌ−Ｎ）と
称される技術もあり、基準周波数の有理倍数である周波
数を合成することができる。こうした技術については、
１９７５年１２月２３日にチャールズ・エイ・キングス
フオード−スミス（Ｃｈａｒｌｅｓ Ａ、 Ｋｉｎｇｓ
ｆｏｒｄ−３ｍ ｉ ｔｈ）が取得した、「基準周波数
の有理倍数である周波数を合成するための装置（Ｄｅｖ
ｉｃｅ ｆｏｒＳｙｎｔｈｅｓｉｚｉｎｇ Ｆｒｅｑｕ
ｅｎｃｉｅｓ Ｗｈｉｃｈ ａｒｅｒａｔｉｏｎａｌ
Ｍｕｔｉｐｌｅｓ ｏｆ ＦｕｎｄａｍｅｎｔａｌＦ
ｒｅｑｕｅｎｃｙ） Ｊと題する米国特許筒３．９２８
．８１３号が詳しい。
同期ループ（ＰＬＬ）装置を利用した信号発生器は、当
該技術において周知のところである。こうしたＰＬＬは
、一般に電圧制御発振器（ＶＣＯ）のような同調可能な
発振器を含み、その出力周波数は、位相比較器によって
既知の基準信号の周波数にロックされる。位相比較器は
、ＶＣＯ出力信号と基準信号の位相差に比例した出力電
圧または電流を発生する。位相比較器の出力は、ｖｃｏ
の入力にフィードバックされ、ｖＣＯを所望の周波数に
同調して、位相比較器における位相差を排除する。この
ようにして、■ＣＯ出力が基準信号と同じ周波数を持つ
ように強制される。ＰＬＬ回路にＮ分割ブロックを挿入
することにより、代わりに基準周波数をＮで分割したｖ
ＣＯ出力周波数を比較することも可能であり、かかる場
合には、■ＣＯ出力は基準周波数のＮ倍にロックされる
。この他にも分数Ｎ （ｆｒａｃｔｉｏｎａｌ−Ｎ）と
称される技術もあり、基準周波数の有理倍数である周波
数を合成することができる。こうした技術については、
１９７５年１２月２３日にチャールズ・エイ・キングス
フオード−スミス（Ｃｈａｒｌｅｓ Ａ、 Ｋｉｎｇｓ
ｆｏｒｄ−３ｍ ｉ ｔｈ）が取得した、「基準周波数
の有理倍数である周波数を合成するための装置（Ｄｅｖ
ｉｃｅ ｆｏｒＳｙｎｔｈｅｓｉｚｉｎｇ Ｆｒｅｑｕ
ｅｎｃｉｅｓ Ｗｈｉｃｈ ａｒｅｒａｔｉｏｎａｌ
Ｍｕｔｉｐｌｅｓ ｏｆ ＦｕｎｄａｍｅｎｔａｌＦ
ｒｅｑｕｅｎｃｙ） Ｊと題する米国特許筒３．９２８
．８１３号が詳しい。
用途によっては、こうした合成信号に周波数変調（ＦＭ
）を加えることが好ましい場合もよくある。ＰＬＬは、
実質的に、２つの信号の位相差を一定に保つ制御システ
ムである。ある信号の他の信号に対する位相変動は、Ｐ
ＬＬによって除去される。ＰＬＬのこの特性を利用して
、ノイズが抑制され、出力信号がクリーンアップされる
。しかしながら同時にＰＬＬのこの特性により、出力信
号に周波数変調を加え難くなるおそれがある。
）を加えることが好ましい場合もよくある。ＰＬＬは、
実質的に、２つの信号の位相差を一定に保つ制御システ
ムである。ある信号の他の信号に対する位相変動は、Ｐ
ＬＬによって除去される。ＰＬＬのこの特性を利用して
、ノイズが抑制され、出力信号がクリーンアップされる
。しかしながら同時にＰＬＬのこの特性により、出力信
号に周波数変調を加え難くなるおそれがある。
ＦＭ信号を２つの別個の信号経路に分割することによっ
て、可聴周波数変調または低率の周波数変調を行うこと
ができる。経路の一方はＶＣＯの入力に交流結合され、
ＰＬＬの帯域幅外での周波数偏移に関してＦＭ信号の主
経路をなしている。周波数偏移に関し、ＰＬＬの帯域幅
内では、ＦＭ信号は、ループ加算ノードにおいて、位相
検出器または位相比較器の出力と積分され、総和される
。位相は周波数の積分であるため、ＰＬＬの帯域幅内の
周波数の周波数変調（ＦＭ）は、位相変調（ＰＭ）によ
って行われる。ＰＬＬによる■ＣＯ出力信号の周波数偏
移の補正を防止するために、中心周波数から偏移に起因
する２πラジアンの位相累積ごとに、■ＣＯ出力信号に
１パルスを加減する必要がある。
て、可聴周波数変調または低率の周波数変調を行うこと
ができる。経路の一方はＶＣＯの入力に交流結合され、
ＰＬＬの帯域幅外での周波数偏移に関してＦＭ信号の主
経路をなしている。周波数偏移に関し、ＰＬＬの帯域幅
内では、ＦＭ信号は、ループ加算ノードにおいて、位相
検出器または位相比較器の出力と積分され、総和される
。位相は周波数の積分であるため、ＰＬＬの帯域幅内の
周波数の周波数変調（ＦＭ）は、位相変調（ＰＭ）によ
って行われる。ＰＬＬによる■ＣＯ出力信号の周波数偏
移の補正を防止するために、中心周波数から偏移に起因
する２πラジアンの位相累積ごとに、■ＣＯ出力信号に
１パルスを加減する必要がある。
各信号経路の利得に適当なスケーリングを施すことによ
って、ＰＬＬの帯域幅の内外両方においてフラットなＦ
Ｍ応答を得ることができる。
って、ＰＬＬの帯域幅の内外両方においてフラットなＦ
Ｍ応答を得ることができる。
こうした技術については、ダシルバ（［１ａＳｉｌｖａ
）他に対し、１９８５年１０月８日に交付された「位相
同期ループにおける周波数変調（ＦｒｅｑｕｅｎｃｙＭ
ｏｄｕｌａｔｉｏｎ ｉｎ ａ Ｐｈａｓｅ−Ｌｏｃｋ
ｅｄ Ｌｏｏｐ） Ｊと題する米国特許筒４．５４６
．３３１号に開示されている。
）他に対し、１９８５年１０月８日に交付された「位相
同期ループにおける周波数変調（ＦｒｅｑｕｅｎｃｙＭ
ｏｄｕｌａｔｉｏｎ ｉｎ ａ Ｐｈａｓｅ−Ｌｏｃｋ
ｅｄ Ｌｏｏｐ） Ｊと題する米国特許筒４．５４６
．３３１号に開示されている。
前記技術は、ＰＬＬにおいて周波数変調（ＦＭ）を施す
場合にしばしば利用されるが、いくつかの重要な限界を
有している。
場合にしばしば利用されるが、いくつかの重要な限界を
有している。
ＰＬＬで得られる中心周波数からの周波数偏移の量を本
質的に限界付ける要因が２つある。
質的に限界付ける要因が２つある。
第１に、位相検出器または位相比較器は、一般に、２〜
３度すなわちラジアンのほんの何分の１の範囲について
しか線形動作を行わない。このため、得られる最大周波
数偏移は、低変調率の場合には僅少である。第２に、積
分器は、−般に、フィードバック経路にコンデンサを備
えた演算増幅器から構成される。実際の積分器は、電源
電圧を超える出力を送り出すことはできず、電源電圧は
、一般には、±１０ポルト〜±１５ボルトの範囲にある
。これによって最大ＰＭ信号が決定され、さらには、得
られる最大ＦＭ偏移が制限される。
３度すなわちラジアンのほんの何分の１の範囲について
しか線形動作を行わない。このため、得られる最大周波
数偏移は、低変調率の場合には僅少である。第２に、積
分器は、−般に、フィードバック経路にコンデンサを備
えた演算増幅器から構成される。実際の積分器は、電源
電圧を超える出力を送り出すことはできず、電源電圧は
、一般には、±１０ポルト〜±１５ボルトの範囲にある
。これによって最大ＰＭ信号が決定され、さらには、得
られる最大ＦＭ偏移が制限される。
一般的に使用する場合、可聴率及び高搬送周波数偏移に
おいて、ＲＦ信号に周波数変調を加える必要がある。か
かる場合には大きい変調指数が必要になるが、ここで変
調指数とは■ＣＯ出力における最大周波数偏移対変調率
の比である。通常、大きい変調指数は、帯域幅の狭いＰ
ＬＬを構成し、はとんどの周波数変調（ＦＭ）をループ
帯域幅外で行わせることにより得ることができる。帯域
幅の狭いループの限界は、帯域幅の広いＰＬＬで得られ
る安定性が失われるという点である。さらに、帯域幅の
狭いループは、帯域幅の広いループに比べると、本質的
によりノイズが多く、振動のような外的要因に基づくあ
おり（ｓｐｕｒ）やジッタの影響を受けやすい。
おいて、ＲＦ信号に周波数変調を加える必要がある。か
かる場合には大きい変調指数が必要になるが、ここで変
調指数とは■ＣＯ出力における最大周波数偏移対変調率
の比である。通常、大きい変調指数は、帯域幅の狭いＰ
ＬＬを構成し、はとんどの周波数変調（ＦＭ）をループ
帯域幅外で行わせることにより得ることができる。帯域
幅の狭いループの限界は、帯域幅の広いＰＬＬで得られ
る安定性が失われるという点である。さらに、帯域幅の
狭いループは、帯域幅の広いループに比べると、本質的
によりノイズが多く、振動のような外的要因に基づくあ
おり（ｓｐｕｒ）やジッタの影響を受けやすい。
従って本発明の課題は従来の技術が有する上記課題を解
決するにある。すなわち本発明の課題は位相検出器や電
源電圧の影響を受けることなく高い周波数偏移を得るこ
とが可能であり、従って変調指数の高いＰＬＬを提供す
るにある。
決するにある。すなわち本発明の課題は位相検出器や電
源電圧の影響を受けることなく高い周波数偏移を得るこ
とが可能であり、従って変調指数の高いＰＬＬを提供す
るにある。
ＦＭアナログ経路及びＦＭデジタル経路を介して時間遅
延を等化することによって、フラットな最大ＦＭ周波数
応答と信号ひずみの改善が可能なＰＬＬを提供するにあ
る。さらに従来に比較して単純な構造により安定性とノ
イズ特性に優れたＰＬＬを提供するにある。
延を等化することによって、フラットな最大ＦＭ周波数
応答と信号ひずみの改善が可能なＰＬＬを提供するにあ
る。さらに従来に比較して単純な構造により安定性とノ
イズ特性に優れたＰＬＬを提供するにある。
上記課題を解決するために本発明によれば、位相同調ル
ープ（ＰＬＬ）の帯域幅内と帯域幅外の両方の変調率で
ＰＬＬの出力信号に周波数変調を加えるために、デジタ
ルＦＭ信号入力経路とアナログＦＭ信号人力経路の両方
を備えたＰＬＬが提供される。このＰＬＬは、電圧制御
発振器（ＶＣＯ）と；ＶＣＯの出力信号に周波数分割を
施す有理数を周期的に変更するための分数Ｎ分割手段と
；周波数分割された出力信号の位相と所定の基準信号の
位相を比較して、検出した位相差を表わす誤差信号を出
力するための位相検出器と；位相検出器の信号を適当に
処理して誤差信号を出力し、７００周波数に制御可能な
調整を加えるためのループフィルタとを含んでいる。高
率の帯域外ＦＭ信号は、遅延補償及びフィルタ回路を介
してＶＣＯの制御入力にアナログ結合され、■ＣＯ出力
信号の帯域外周波数変調を行うようになっている。低率
の帯域内ＦＭは、アナログ・デジタル変換器（ＡＤ変換
器）に結合されて、デジタル信号を出力し、ＶＣＯの中
心周波数を制御するデジタル信号にデジタル的に加算し
、ＰＬＬの分割数を変更することにより、ＶＣＯの出力
信号にリアルタイムの変調が加えられる。
ープ（ＰＬＬ）の帯域幅内と帯域幅外の両方の変調率で
ＰＬＬの出力信号に周波数変調を加えるために、デジタ
ルＦＭ信号入力経路とアナログＦＭ信号人力経路の両方
を備えたＰＬＬが提供される。このＰＬＬは、電圧制御
発振器（ＶＣＯ）と；ＶＣＯの出力信号に周波数分割を
施す有理数を周期的に変更するための分数Ｎ分割手段と
；周波数分割された出力信号の位相と所定の基準信号の
位相を比較して、検出した位相差を表わす誤差信号を出
力するための位相検出器と；位相検出器の信号を適当に
処理して誤差信号を出力し、７００周波数に制御可能な
調整を加えるためのループフィルタとを含んでいる。高
率の帯域外ＦＭ信号は、遅延補償及びフィルタ回路を介
してＶＣＯの制御入力にアナログ結合され、■ＣＯ出力
信号の帯域外周波数変調を行うようになっている。低率
の帯域内ＦＭは、アナログ・デジタル変換器（ＡＤ変換
器）に結合されて、デジタル信号を出力し、ＶＣＯの中
心周波数を制御するデジタル信号にデジタル的に加算し
、ＰＬＬの分割数を変更することにより、ＶＣＯの出力
信号にリアルタイムの変調が加えられる。
広範囲にわたり線形であるデジタル位相検出器を利用す
れば、ループ分割数を直接変更することにより、帯域内
の周波数変調を行うことが可能になる。得られる最大周
波数偏移は、もはや位相検出器により限界付けられるこ
とはなく、ただ位相同調ループのスルーイング（ｓｔｅ
ｗｉｎｇ）性能の制限を受けるのみとなり、変調指数は
無限大になる。さらに、最大周波数偏移は、もはや、電
源電圧の制限を受けることはなく、従って、高率での周
波数偏移が大きくなる。帯域内のＦＭ帯域幅は、ＡＤ変
換器のサンプリング率及びＮ分割回路要素に対するデー
タ入力率によって制限されるだけである。ＦＭアナログ
経路及びＦＭデジタル経路を介して時間遅延を等化する
ことによって、フラットな最大ＦＭ周波数応答が保証さ
れる。信号ひずみと周波数応答は、Ｎ分割技術によって
得られる分解性能の高いＰＬＬを用いることにより、さ
らに改善される。
れば、ループ分割数を直接変更することにより、帯域内
の周波数変調を行うことが可能になる。得られる最大周
波数偏移は、もはや位相検出器により限界付けられるこ
とはなく、ただ位相同調ループのスルーイング（ｓｔｅ
ｗｉｎｇ）性能の制限を受けるのみとなり、変調指数は
無限大になる。さらに、最大周波数偏移は、もはや、電
源電圧の制限を受けることはなく、従って、高率での周
波数偏移が大きくなる。帯域内のＦＭ帯域幅は、ＡＤ変
換器のサンプリング率及びＮ分割回路要素に対するデー
タ入力率によって制限されるだけである。ＦＭアナログ
経路及びＦＭデジタル経路を介して時間遅延を等化する
ことによって、フラットな最大ＦＭ周波数応答が保証さ
れる。信号ひずみと周波数応答は、Ｎ分割技術によって
得られる分解性能の高いＰＬＬを用いることにより、さ
らに改善される。
変調指数は、ＰＬＬの帯域幅に依存しないので、帯域幅
の広いＰＬＬによって得られる安定性とノイズ特性を利
用することができる。さらに、デジタル帯域内ＦＭルー
プを実現することにより、従来に比較して、より少ない
構成要素から成る単純な回路により、帯域内の低率ＦＭ
及びＤＣＦＭが可能になる。
の広いＰＬＬによって得られる安定性とノイズ特性を利
用することができる。さらに、デジタル帯域内ＦＭルー
プを実現することにより、従来に比較して、より少ない
構成要素から成る単純な回路により、帯域内の低率ＦＭ
及びＤＣＦＭが可能になる。
以下添付図面を参照しながら、本発明の実施例について
詳述する。
詳述する。
第１図には、本発明に基づく周波数被変調出力信号を出
力するアナログ技術とデジタル技術の双方を実現可能な
位相同調ループ（ＰＬＬ）周波数シンセサイザーが示さ
れている。ＰＬＬ１０は電圧制御発振器（ＶＣＯ）１１
を含み、ＶＣｏｌｌは、ライン２７を介してＶＣＯＩＩ
に加えられる制御信号に応答して、ライン１３に出力信
号Ｆ。、を出力する。出力信号Ｆ０□の周波数は、約５
２０ｍＨｚ〜１０４１０４Ｏの全範囲にわたって選択的
に変動させることが可能である。ＶＣＯＩＩは負抵抗発
振器であり、遅延線路弁別器（図示せず）を含み、この
遅延線路弁別器により、発振器出力信号のＦＭノイズを
測定し、■０Ｃ１１の入力回路（図示せず）にフィード
バックし、■０Ｃ１１の位相ノイズが最小限に抑えられ
る。このＶ ＯＣ１ｌに関しては、本願出願人に係る、
１９８７年１１月６日に出願され、現在係属中の出願番
号第０７／１１８．１１８号の「位相同調ループに使用
する高速周波数整定発振器（Ｆａｓｔ Ｆｒｅｑｕｅｎ
ｃｙＳｅｔｔｌｉｎｇ Ｓｉｇｎａｌ Ｇｅｎｅｒａｔ
ｏｒ Ｕｔｉｌｉｚｉｎｇ ａＦｒｅｑｕｅｎｃｙ−Ｌ
ｏｃｋｅｄ Ｌｏｏｐ） Ｊと題する米国出願に詳しい
。ＶＣＯＩＩの出力信号はＮ分割手段１５によって周波
数分割され、選択可能な有理数で分割したＶＣＯＩＩの
出力周波数に等しい周波数を備えた入力信号がデジタル
位相検出器１７に対して加えられる。デジタル位相検出
器１７は、ライン１６からの所定の基準信号Ｆ ｒａｆ
の位相と周波数分割したＶＣＯの出力信号の位相につい
て比較を行い、２つの入力信号間の位相差に比例した値
の誤差信号を出力する。誤差信号は、第２図に示すよう
に、ループフィルタ３７でフィルタにかけられ、さらに
ループ利得補償回路３５に連絡される。ＰＬＬループの
構成要素、特にＶＣｏｌｌの利得は周波数に敏感である
ため、ループ利得補償回路３５は、ＶＣＯＩＩの全周波
数範囲にわたって、所定の一定した感度を有する制御信
号をＶＣＯＩＩに加える。
力するアナログ技術とデジタル技術の双方を実現可能な
位相同調ループ（ＰＬＬ）周波数シンセサイザーが示さ
れている。ＰＬＬ１０は電圧制御発振器（ＶＣＯ）１１
を含み、ＶＣｏｌｌは、ライン２７を介してＶＣＯＩＩ
に加えられる制御信号に応答して、ライン１３に出力信
号Ｆ。、を出力する。出力信号Ｆ０□の周波数は、約５
２０ｍＨｚ〜１０４１０４Ｏの全範囲にわたって選択的
に変動させることが可能である。ＶＣＯＩＩは負抵抗発
振器であり、遅延線路弁別器（図示せず）を含み、この
遅延線路弁別器により、発振器出力信号のＦＭノイズを
測定し、■０Ｃ１１の入力回路（図示せず）にフィード
バックし、■０Ｃ１１の位相ノイズが最小限に抑えられ
る。このＶ ＯＣ１ｌに関しては、本願出願人に係る、
１９８７年１１月６日に出願され、現在係属中の出願番
号第０７／１１８．１１８号の「位相同調ループに使用
する高速周波数整定発振器（Ｆａｓｔ Ｆｒｅｑｕｅｎ
ｃｙＳｅｔｔｌｉｎｇ Ｓｉｇｎａｌ Ｇｅｎｅｒａｔ
ｏｒ Ｕｔｉｌｉｚｉｎｇ ａＦｒｅｑｕｅｎｃｙ−Ｌ
ｏｃｋｅｄ Ｌｏｏｐ） Ｊと題する米国出願に詳しい
。ＶＣＯＩＩの出力信号はＮ分割手段１５によって周波
数分割され、選択可能な有理数で分割したＶＣＯＩＩの
出力周波数に等しい周波数を備えた入力信号がデジタル
位相検出器１７に対して加えられる。デジタル位相検出
器１７は、ライン１６からの所定の基準信号Ｆ ｒａｆ
の位相と周波数分割したＶＣＯの出力信号の位相につい
て比較を行い、２つの入力信号間の位相差に比例した値
の誤差信号を出力する。誤差信号は、第２図に示すよう
に、ループフィルタ３７でフィルタにかけられ、さらに
ループ利得補償回路３５に連絡される。ＰＬＬループの
構成要素、特にＶＣｏｌｌの利得は周波数に敏感である
ため、ループ利得補償回路３５は、ＶＣＯＩＩの全周波
数範囲にわたって、所定の一定した感度を有する制御信
号をＶＣＯＩＩに加える。
ライン１４からの所望のＦＭ入力信号が、２つの独立し
た信号経路を介してＰＬＬｌ０に結合される。ライン１
４のＦＭ入力信号は、計器のフロントパネル（図示せず
）における指令入力に応答して内部発生させることも可
能であり、また外部ＦＭポートを介して外部発生された
変調信号入力を使用することも可能である。ライン２９
を介して総和器１９に送られたアナログＦＭ信号は、ラ
イン１２からの位相検出器１７の誤差信号と総和され、
ＦＭ率及びＰＬＬｌ０の帯域幅外の周波数偏移において
、ＶＣＯＩＩの出力信号にＦＭ変調を施す。低率及びＰ
ＬＬｌ０の帯域幅内の周波数偏移におけるＦＭ変調の場
合、ＦＭ入力信号はアナログ・デジタル変換器（ＡＤＣ
）２１に送られ、１２ビツトのデジタルデータ信号に変
換される。ＡＤＣ２１に対するＦＭ信号入力には、ＡＤ
Ｃ２１の全範囲が利用できるように、スケーリングが施
される。ＡＤＣ２１がその全範囲にわたって利用されな
い場合には、精度と分解性能が損なわれる。ＡＤＣ２１
は、また、オフセット基準入力電圧を利用して、ＡＤＣ
２１に対するバイポーラ入力からのＯ電圧によりミツド
レンジ出力を出力させ、ＶＣＯＩＩの所望の中心周波数
からの周波数のオフセットが最小限に抑えられる。バス
２２のデジタルＦＭ信号が１０進加算器２３に送られ、
ＶＣＯＩＩの所望の中心周波数１１に相当するバスＩ８
のデジタル信号に加算される。かかる加算を行うための
１０進加算器を導入することにより、ＡＤＣ２１をその
全範囲にわたって用いることが可能になり、最大ＦＭ偏
移に対するダイナミックレンジが広くなる。バス２８を
介して加算器２３のデジタル出力はＮ分割手段１５に送
られ、Ｎ分割の分割数を変えることによって、ＰＬＬｌ
０の周波数に変調を加える。
た信号経路を介してＰＬＬｌ０に結合される。ライン１
４のＦＭ入力信号は、計器のフロントパネル（図示せず
）における指令入力に応答して内部発生させることも可
能であり、また外部ＦＭポートを介して外部発生された
変調信号入力を使用することも可能である。ライン２９
を介して総和器１９に送られたアナログＦＭ信号は、ラ
イン１２からの位相検出器１７の誤差信号と総和され、
ＦＭ率及びＰＬＬｌ０の帯域幅外の周波数偏移において
、ＶＣＯＩＩの出力信号にＦＭ変調を施す。低率及びＰ
ＬＬｌ０の帯域幅内の周波数偏移におけるＦＭ変調の場
合、ＦＭ入力信号はアナログ・デジタル変換器（ＡＤＣ
）２１に送られ、１２ビツトのデジタルデータ信号に変
換される。ＡＤＣ２１に対するＦＭ信号入力には、ＡＤ
Ｃ２１の全範囲が利用できるように、スケーリングが施
される。ＡＤＣ２１がその全範囲にわたって利用されな
い場合には、精度と分解性能が損なわれる。ＡＤＣ２１
は、また、オフセット基準入力電圧を利用して、ＡＤＣ
２１に対するバイポーラ入力からのＯ電圧によりミツド
レンジ出力を出力させ、ＶＣＯＩＩの所望の中心周波数
からの周波数のオフセットが最小限に抑えられる。バス
２２のデジタルＦＭ信号が１０進加算器２３に送られ、
ＶＣＯＩＩの所望の中心周波数１１に相当するバスＩ８
のデジタル信号に加算される。かかる加算を行うための
１０進加算器を導入することにより、ＡＤＣ２１をその
全範囲にわたって用いることが可能になり、最大ＦＭ偏
移に対するダイナミックレンジが広くなる。バス２８を
介して加算器２３のデジタル出力はＮ分割手段１５に送
られ、Ｎ分割の分割数を変えることによって、ＰＬＬｌ
０の周波数に変調を加える。
ここで、第２図を参照すると、ＶＣＯＩＩの中心周波数
、ＦＭ偏移、及びＦＭ率を含むＰＬＬの出力信号Ｆ。ｕ
ｔに関する所望の値が、計器のフロントパネル（図示せ
ず）でプログラムされ、バス４２を介してホスト・プロ
セッサ４０にデジタル入力される。ライン１４からのア
ナログＦＭ信号は、プロセッサー４０の指示下で計器内
で形成される。外部ＦＭ信号を利用することが好ましい
場合には、外部ＦＭ入力ボート（図示せず）を利用する
こともできる。ＰＬＬｌ０には、次の４つの異なるＦＭ
感度が備わっている；３．３３ｋｌｌｚ ／ボルト、３
３．３ｋＨｚ ／ポルト、３３３ｋＨｚ／ボルト及び３
．３３ｍＨｚ ／ボルト。これらＦＭ感度は、ＶＣＯＩ
Ｉの同調ラインに結合する前に、アナログＦＭ信号を減
衰させることによってセットされる。減衰回路３２によ
って、４つの減衰レベルを選択することができる。すな
わち、０．２０．４０、及び６０ｄＢである。減衰レベ
ルは、ホストプロセッサー４０により、プログラムされ
たＦＭ偏移に基づきセットされる。減衰器３２がセット
された場合には、プロセッサ４０はＶＣＯＩＩに物理的
に最も近接した減衰素子に゛スイッチし、まず信号ノイ
ズを最小限に抑える。ＦＭ遅延補償回路３１によりデジ
タル帯域内ＦＭ経路に導入された約３４マイクロ秒の時
間遅延が補償される。
、ＦＭ偏移、及びＦＭ率を含むＰＬＬの出力信号Ｆ。ｕ
ｔに関する所望の値が、計器のフロントパネル（図示せ
ず）でプログラムされ、バス４２を介してホスト・プロ
セッサ４０にデジタル入力される。ライン１４からのア
ナログＦＭ信号は、プロセッサー４０の指示下で計器内
で形成される。外部ＦＭ信号を利用することが好ましい
場合には、外部ＦＭ入力ボート（図示せず）を利用する
こともできる。ＰＬＬｌ０には、次の４つの異なるＦＭ
感度が備わっている；３．３３ｋｌｌｚ ／ボルト、３
３．３ｋＨｚ ／ポルト、３３３ｋＨｚ／ボルト及び３
．３３ｍＨｚ ／ボルト。これらＦＭ感度は、ＶＣＯＩ
Ｉの同調ラインに結合する前に、アナログＦＭ信号を減
衰させることによってセットされる。減衰回路３２によ
って、４つの減衰レベルを選択することができる。すな
わち、０．２０．４０、及び６０ｄＢである。減衰レベ
ルは、ホストプロセッサー４０により、プログラムされ
たＦＭ偏移に基づきセットされる。減衰器３２がセット
された場合には、プロセッサ４０はＶＣＯＩＩに物理的
に最も近接した減衰素子に゛スイッチし、まず信号ノイ
ズを最小限に抑える。ＦＭ遅延補償回路３１によりデジ
タル帯域内ＦＭ経路に導入された約３４マイクロ秒の時
間遅延が補償される。
ＦＭ遅延補償回路３１は、デジタルＦＭ信号と同じ時間
量だけ帯域外ＦＭ信号を有効に遅延させる。このように
アナログ経路とデジタル経路の時間遅延を等化すること
によって、ＰＬＬの全範囲にわたってフラットな周波数
応答を得ることが可能になる。
量だけ帯域外ＦＭ信号を有効に遅延させる。このように
アナログ経路とデジタル経路の時間遅延を等化すること
によって、ＰＬＬの全範囲にわたってフラットな周波数
応答を得ることが可能になる。
可変増幅器３３は、増幅器の利得を２から５まで選択的
に切り換えるためにＦＥＴスイッチを利用した離散的演
算増幅器から構成される。可変増幅器３３は、またＦＭ
整形回路を含み、このＦＭ整形回路により、ＦＭ信号が
７００周波数帯域内で１ ｍＨｚを超えるＦＭ偏移を生
ずるようにプログラムされている場合には必ず、信号圧
縮の影響が補償される。このＦＭ整形回路は、バイアス
回路が出力信号に制限を加えるよう設計されたＰＮＰ／
ＮＰＮの複式電流バッファから構成される。プログラム
されたＦＭ偏移が１ｄｚ以下の場合には、可変増幅器３
３の利得は２にセットされる。ＦＭ偏移が１ ｍＨｚを
超える場合には、利得は５にスイッチされる。５の利得
は、ＦＭ偏移が１ ｍＨｚを超える偏移になるようにプ
ログラムされている場合に限り、ＦＭ信号経路に存在す
るＦＭ整形回路による信号損失を相殺する。
に切り換えるためにＦＥＴスイッチを利用した離散的演
算増幅器から構成される。可変増幅器３３は、またＦＭ
整形回路を含み、このＦＭ整形回路により、ＦＭ信号が
７００周波数帯域内で１ ｍＨｚを超えるＦＭ偏移を生
ずるようにプログラムされている場合には必ず、信号圧
縮の影響が補償される。このＦＭ整形回路は、バイアス
回路が出力信号に制限を加えるよう設計されたＰＮＰ／
ＮＰＮの複式電流バッファから構成される。プログラム
されたＦＭ偏移が１ｄｚ以下の場合には、可変増幅器３
３の利得は２にセットされる。ＦＭ偏移が１ ｍＨｚを
超える場合には、利得は５にスイッチされる。５の利得
は、ＦＭ偏移が１ ｍＨｚを超える偏移になるようにプ
ログラムされている場合に限り、ＦＭ信号経路に存在す
るＦＭ整形回路による信号損失を相殺する。
帯域内ＦＭ信号は、ＦＭ分配回路３４からアナログスケ
ーリング増幅器４３に送られる。ＦＭ分配回路３４はＦ
Ｍアナログ増幅器（図示せず）を含み、このＦＭアナロ
グ増幅器により、スケーリング増幅器４３に出力される
帯域内ＦＭ信号が増幅され、５ボルトの信号が常にスケ
ーリング増幅器４３の入力に送られるように構成される
。
ーリング増幅器４３に送られる。ＦＭ分配回路３４はＦ
Ｍアナログ増幅器（図示せず）を含み、このＦＭアナロ
グ増幅器により、スケーリング増幅器４３に出力される
帯域内ＦＭ信号が増幅され、５ボルトの信号が常にスケ
ーリング増幅器４３の入力に送られるように構成される
。
アナログスケーリング増幅器４３により、プログラムさ
れた周波数偏移に関して、ＦＭ信号の適性な極性選択と
プリスケーリングが行われ、ＡＤＣをその全範囲におい
て稼働可能にする。スケーリング増幅器４３の調整可能
な利得は０．５〜１．０であり、これにより、プログラ
ムされた周波数偏移の各オクターブごとのスケーリング
が行われ、約０ボルト基準のバイポーラ出力が出力され
る。なおこのバイポーラ出力は、■ＣＯの中心周波数か
らのプログラムされた偏移の関数として±２．５ボルト
から±５ｖの範囲で変動させることが可能である。例え
ばプログラムされた周波数偏移が一５００ｋＨｚの場合
には、スケーリング増幅器４３からの出力は−２，５ボ
ルトが必要になる。
れた周波数偏移に関して、ＦＭ信号の適性な極性選択と
プリスケーリングが行われ、ＡＤＣをその全範囲におい
て稼働可能にする。スケーリング増幅器４３の調整可能
な利得は０．５〜１．０であり、これにより、プログラ
ムされた周波数偏移の各オクターブごとのスケーリング
が行われ、約０ボルト基準のバイポーラ出力が出力され
る。なおこのバイポーラ出力は、■ＣＯの中心周波数か
らのプログラムされた偏移の関数として±２．５ボルト
から±５ｖの範囲で変動させることが可能である。例え
ばプログラムされた周波数偏移が一５００ｋＨｚの場合
には、スケーリング増幅器４３からの出力は−２，５ボ
ルトが必要になる。
次に、スケーリングされたＦＭアナログ信号はＡＤＣ２
１に送られ、１２ビツトのデジタルデータ信号に変換さ
れる。１２ビツトのＡＤＣで得られる出力ステップ又は
値は２１２すなわち４０９６になる。ＡＤＣ２１は非ゼ
ロオフセット電圧に対する基準となり、スケーリング増
幅器４３によって出力されるバイポーラアナログ入力に
応答する。
１に送られ、１２ビツトのデジタルデータ信号に変換さ
れる。１２ビツトのＡＤＣで得られる出力ステップ又は
値は２１２すなわち４０９６になる。ＡＤＣ２１は非ゼ
ロオフセット電圧に対する基準となり、スケーリング増
幅器４３によって出力されるバイポーラアナログ入力に
応答する。
デジタルステップの半分（２０４８）は、アナログ入力
信号の負の部分（周波数の減少）に割り当てられ、デジ
タルステップのもう半分（２０４８）は、アナログ入力
信号の正の部分（周波数の増加）に割り当てられている
。ＡＤＣ２１の入力感度はプログラムされた周波数偏移
の各オクターブごとに調整される。例えば、プログラム
された偏移範囲が、±２ ｋＨｚの場合、プログラムさ
れるＡＤＣ入力感度は、５０１〜１０００Ｈｚの周波数
範囲における各ステップごとに０．９８Ｈｚであり、１
００１〜２０００Ｈｚの周波数範囲では、プログラムさ
れる感度は、ステップごとに１ 、９５Ｈｚになる。プ
ログラム可能な入力感度によって、ＡＤＣ２１が、プロ
グラムされた偏移に関係なく、その全スケール範囲の少
なくとも半分について常に利用され、ＳＮ比を最大にす
るという保証が得られる。
信号の負の部分（周波数の減少）に割り当てられ、デジ
タルステップのもう半分（２０４８）は、アナログ入力
信号の正の部分（周波数の増加）に割り当てられている
。ＡＤＣ２１の入力感度はプログラムされた周波数偏移
の各オクターブごとに調整される。例えば、プログラム
された偏移範囲が、±２ ｋＨｚの場合、プログラムさ
れるＡＤＣ入力感度は、５０１〜１０００Ｈｚの周波数
範囲における各ステップごとに０．９８Ｈｚであり、１
００１〜２０００Ｈｚの周波数範囲では、プログラムさ
れる感度は、ステップごとに１ 、９５Ｈｚになる。プ
ログラム可能な入力感度によって、ＡＤＣ２１が、プロ
グラムされた偏移に関係なく、その全スケール範囲の少
なくとも半分について常に利用され、ＳＮ比を最大にす
るという保証が得られる。
プロセッサー４０は、ＡＤＣ２１及びライン４４の他の
回路コンポーネントにタイミング及び制御信号を出力し
、デジタル変換を可能にする。ＡＤＣ２１は逐次比較型
ＡＤＣであり、デジタル・アナログ変換器（ＤＡＣ）を
利用してアナログ信号を出力し、このアナログ信号がＦ
Ｍアナログ入力信号と比較される。１２ビツトのそれぞ
れをカバーする２分探索が終了すると、デジタル化ＦＭ
信号を刻時して、デジタル２進スケーラ４６に送り込む
。
回路コンポーネントにタイミング及び制御信号を出力し
、デジタル変換を可能にする。ＡＤＣ２１は逐次比較型
ＡＤＣであり、デジタル・アナログ変換器（ＤＡＣ）を
利用してアナログ信号を出力し、このアナログ信号がＦ
Ｍアナログ入力信号と比較される。１２ビツトのそれぞ
れをカバーする２分探索が終了すると、デジタル化ＦＭ
信号を刻時して、デジタル２進スケーラ４６に送り込む
。
ＡＤＣ２１の感度は、プログラムされたＦＭ偏移のオク
ターブごとに変化するため、ＡＤＣの出力信号は２進数
による所望の周波数偏移に関連しており、ループ分割数
が適切な量だけ変化するようにスケーリングを施す必要
がある。２進スケーラ４６は、（１，１／２．１／４
、または１１５による倍数）のＡＤＣ出力信号のスケー
リングを行い、プログラムされた周波数偏移を２進表示
する。デジタルスケーリングを施された２進信号は、次
に２進化１０進（ＢＣＤ）変換ブロック４５に送られる
。デジタルＢＣＤ変換ブロックにより、プロセッサー４
０の制御下で、２進数のＢＣＤ変換が行われ、ＢＣＤ数
を出力する。
ターブごとに変化するため、ＡＤＣの出力信号は２進数
による所望の周波数偏移に関連しており、ループ分割数
が適切な量だけ変化するようにスケーリングを施す必要
がある。２進スケーラ４６は、（１，１／２．１／４
、または１１５による倍数）のＡＤＣ出力信号のスケー
リングを行い、プログラムされた周波数偏移を２進表示
する。デジタルスケーリングを施された２進信号は、次
に２進化１０進（ＢＣＤ）変換ブロック４５に送られる
。デジタルＢＣＤ変換ブロックにより、プロセッサー４
０の制御下で、２進数のＢＣＤ変換が行われ、ＢＣＤ数
を出力する。
このＢＣＤ数は、分数Ｎの除数の各１０個ごとの増減の
大きさを表しており、こうして所望の周波数偏移が得ら
れる。例えば、プログラムされた偏移が５Ｈｚの場合に
は、ＢＣＤ数は５に等しく、１０°の桁に加えられ；プ
ログラムされた偏移が５０Ｈｚの場合には、ＢＣＤ数は
同様に５に相当するが、１０’の桁に加えられることに
なる。
大きさを表しており、こうして所望の周波数偏移が得ら
れる。例えば、プログラムされた偏移が５Ｈｚの場合に
は、ＢＣＤ数は５に等しく、１０°の桁に加えられ；プ
ログラムされた偏移が５０Ｈｚの場合には、ＢＣＤ数は
同様に５に相当するが、１０’の桁に加えられることに
なる。
１０進スケーラ４８は、ＢＣＤ変換ブロック４５の出力
にスケーリングを施して、ＢＣＤ数が分数Ｎの除数の適
合する桁に加えられるようにする。
にスケーリングを施して、ＢＣＤ数が分数Ｎの除数の適
合する桁に加えられるようにする。
加算器４７により、スケーリングを施されたＢＣＤ信号
とバス１８からのＶＣＤ信号とのデジタル加算が行われ
る。なおバス１８からのＶＣＤ信号は、バス４２からプ
ロセッサ４０に対しプログラムされたＶＣＯＩＩの中心
周波数入力を表している。
とバス１８からのＶＣＤ信号とのデジタル加算が行われ
る。なおバス１８からのＶＣＤ信号は、バス４２からプ
ロセッサ４０に対しプログラムされたＶＣＯＩＩの中心
周波数入力を表している。
次に、結果として得られたＢＣＤデータが、分数Ｎのブ
ロック４９に送られ、ループ周波数が変調される。好ま
しい実施例においては、２進スケーラ４６とＢＣＤ変換
ブロック４５が、ＲＯＭ参照用テーブルとして共に実現
される。ＡＤＣ２１の出力は、行アドレスから成り、プ
ロセッサ４０によって入力される２進スケーリング・フ
ァクタ入力はＲＯＭから出力される正確なりＣＤ数を選
択するための桁アドレスから構成される。
ロック４９に送られ、ループ周波数が変調される。好ま
しい実施例においては、２進スケーラ４６とＢＣＤ変換
ブロック４５が、ＲＯＭ参照用テーブルとして共に実現
される。ＡＤＣ２１の出力は、行アドレスから成り、プ
ロセッサ４０によって入力される２進スケーリング・フ
ァクタ入力はＲＯＭから出力される正確なりＣＤ数を選
択するための桁アドレスから構成される。
１０進スケーラ４８及び加算器４７は、逐次加算器から
構成されており、ＢＣＤ入力は１０進スケーラ４８のレ
ジスタに適切な時間に刻時され、分数Ｎの除数の正確な
桁に加えられ、プログラムされた周波数偏移が得られる
。
構成されており、ＢＣＤ入力は１０進スケーラ４８のレ
ジスタに適切な時間に刻時され、分数Ｎの除数の正確な
桁に加えられ、プログラムされた周波数偏移が得られる
。
アナログスケーラ４３と２進スケーラ４６はプロセッサ
４０により制御され、計器の偏移範囲にわたりＡＤＣ２
１の出力を最大にし、これにより最大ＳＮ比が得られる
。さらにアナログスケーラ４３．２進スケーラ４６及び
１０進スケーラ４８はプロセッサ４０により協働的に制
御され、帯域内ＦＭ（デジタル）信号経路の総利得が、
帯域外ＦＭ（アナログ）信号経路の総利得と等しくなる
ように維持されて、計器の全偏移範囲及び周波数範囲に
ついて一定のＦＭ感度が得られる。
４０により制御され、計器の偏移範囲にわたりＡＤＣ２
１の出力を最大にし、これにより最大ＳＮ比が得られる
。さらにアナログスケーラ４３．２進スケーラ４６及び
１０進スケーラ４８はプロセッサ４０により協働的に制
御され、帯域内ＦＭ（デジタル）信号経路の総利得が、
帯域外ＦＭ（アナログ）信号経路の総利得と等しくなる
ように維持されて、計器の全偏移範囲及び周波数範囲に
ついて一定のＦＭ感度が得られる。
分数Ｎブロック４９によって、Ｎで分割するブロック１
５について、整数の除数と分数Ｎの除数の両方に制御が
加えられ、さらに、プログラムされたＰＬＬ中心周波数
を表わすＢＣＤ信号が出力され、アナログ位相解釈（Ａ
、Ｐ Ｉ’ ） ＤＡＣ４１に加えられる。ＡＰＩ／
ＤＡＣ４１は、ループ総和器３９にアナログ信号を加え
て、プログラムされた中心周波数に関し、ＶＣＯＩＩの
同調ラインにバイアスをかける。また位相変調信号も総
和器３９によってＰＬＬループに直接総和される。
５について、整数の除数と分数Ｎの除数の両方に制御が
加えられ、さらに、プログラムされたＰＬＬ中心周波数
を表わすＢＣＤ信号が出力され、アナログ位相解釈（Ａ
、Ｐ Ｉ’ ） ＤＡＣ４１に加えられる。ＡＰＩ／
ＤＡＣ４１は、ループ総和器３９にアナログ信号を加え
て、プログラムされた中心周波数に関し、ＶＣＯＩＩの
同調ラインにバイアスをかける。また位相変調信号も総
和器３９によってＰＬＬループに直接総和される。
本発明は以上のように構成されているため、以下に示す
ような顕著な効果を有する。
ような顕著な効果を有する。
本発明においては、広範囲にわたり線形であるデジタル
位相検出器を利用するので、ループ分割数の直接変更で
き、帯域内の周波数変調を行うことが可能になる。従っ
て得られる最大周波数偏移は、もはや位相検出器により
限界付けられることはなく、変調指数は無限大になる。
位相検出器を利用するので、ループ分割数の直接変更で
き、帯域内の周波数変調を行うことが可能になる。従っ
て得られる最大周波数偏移は、もはや位相検出器により
限界付けられることはなく、変調指数は無限大になる。
さらに、最大周波数偏移は、もはや、電源電圧の制限を
受けることはなく、従って、高率での周波数偏移が大き
くなる。帯域内のＦＭ帯域幅は、ＡＤ変換器のサンプリ
ング率及びＮ分割回路要素に対するデータ入力率によっ
て制限されるだけである。ＦＭアナログ経路及びＦＭデ
ジタル経路を介して時間遅延を等花することによって、
フラットな最大ＦＭ周波数応答が保証される。信号ひず
みと周波数応答は、Ｎ分割技術によって得られる分解性
能の高いＰＬＬを用いることにより、さらに改善される
。変調指数は、ＰＬＬの帯域幅に依存しないので、帯域
幅の広いＰＬＬによって得られる安定性とノイズ特性を
利用することができる。さらに、デジタル帯域内ＦＭル
ープを実現することにより、従来に比較して、より少な
い構成要素から成る単純な回路により、帯域内の低率Ｆ
Ｍ及びＤＣＦＭが可能になる。
受けることはなく、従って、高率での周波数偏移が大き
くなる。帯域内のＦＭ帯域幅は、ＡＤ変換器のサンプリ
ング率及びＮ分割回路要素に対するデータ入力率によっ
て制限されるだけである。ＦＭアナログ経路及びＦＭデ
ジタル経路を介して時間遅延を等花することによって、
フラットな最大ＦＭ周波数応答が保証される。信号ひず
みと周波数応答は、Ｎ分割技術によって得られる分解性
能の高いＰＬＬを用いることにより、さらに改善される
。変調指数は、ＰＬＬの帯域幅に依存しないので、帯域
幅の広いＰＬＬによって得られる安定性とノイズ特性を
利用することができる。さらに、デジタル帯域内ＦＭル
ープを実現することにより、従来に比較して、より少な
い構成要素から成る単純な回路により、帯域内の低率Ｆ
Ｍ及びＤＣＦＭが可能になる。
第１図は、本発明に基づくデジタル低率周波数変調が可
能な位相同調ループ（ＰＬＬ）の概念的ブロック図であ
り、さらに 第２図は、第１図に締める位相同調ループの詳細な機能
ブロック図である。 １０・・・位相同期ループ（ＰＬＬ） １１・・・電圧制御発振器（ＶＣＯ） １５・・・周波数分割手段 １７・・・デジタル位相検出器 １９・・・ループ総和器 ２１・・・アナログ・デジタル変換器（ＡＤＣ）２３・
・・１０進加算器 ３１・・・ＦＭ遅延補償回路 ３２・・・減衰回路 ３３・・・可変増幅器（第１のアナログスケーリング手
段） ３４・・・ＦＭ分配回路 ３５・・・ループ利得補償回路 ３７・・・ループフィルタ ４０・・・ホストプロセッサ
能な位相同調ループ（ＰＬＬ）の概念的ブロック図であ
り、さらに 第２図は、第１図に締める位相同調ループの詳細な機能
ブロック図である。 １０・・・位相同期ループ（ＰＬＬ） １１・・・電圧制御発振器（ＶＣＯ） １５・・・周波数分割手段 １７・・・デジタル位相検出器 １９・・・ループ総和器 ２１・・・アナログ・デジタル変換器（ＡＤＣ）２３・
・・１０進加算器 ３１・・・ＦＭ遅延補償回路 ３２・・・減衰回路 ３３・・・可変増幅器（第１のアナログスケーリング手
段） ３４・・・ＦＭ分配回路 ３５・・・ループ利得補償回路 ３７・・・ループフィルタ ４０・・・ホストプロセッサ
Claims (1)
- （１）選択制御可能な周波数を有する周波数変調出力信
号（Ｆ＿ｏ＿ｕ＿ｔ）を出力するための位相同期ループ
（１０）であって： 所定の周波数範囲にわたり制御可能に変化する周波数を
有する出力信号（Ｆ＿ｏ＿ｕ＿ｔ）を発生させるための
電圧制御発振器（１１）と；前記電圧制御発振器（１１
）に連絡され、所定の除数Ｎにより分割された前記出力
信号（Ｆ＿ｏ＿ｕ＿ｔ）の周波数と等しい周波数を有す
る第１の信号を出力するための周波数分割手段（１５）
と； 前記第１の信号の位相と所定の基準信号（Ｆ＿ｒ＿ｅ＿
ｆ）の位相とを比較し、前記第１の信号と前記基準信号
（Ｆ＿ｒ＿ｅ＿ｆ）との間の位相差を表す誤差信号を出
力し、前記出力信号の周波数を制御するために前記電圧
制御発振器（１１）の制御インプットに前記誤差信号を
送るための位相検出器（１７）と； 周波数変調信号を前記位相同期ループ（１０）に送るた
めの、少なくとも２つの出力を有する第１の入力手段（
１４、３４）と； 前記位相検出器（１７）と前記電圧制御発振器（１１）
の間の前記位相同期ループ（１０）に挿入され、前記第
１の入力手段（１４、３４）の第１の出力に連絡され、
前記周波数変調信号の帯域外成分を前記誤差信号と総和
するためのループ総和手段（１９）と； 前記第１の入力手段（１４、３４）の前記第１の出力と
前記ループ総和手段（１９）との間に挿入され、前記周
波数変調信号の帯域外成分をスケーリングするための第
１のアナログスケーリング手段（３３）と； 前記第１の入力手段（１４、３４）の第２の出力に連絡
され、前記周波数変調信号の帯域内成分をスケーリング
するための第２のアナログスケーリング手段（４３）と
； 前記第２のアナログスケーリング手段（４３）に連絡さ
れ、スケーリングされた前記周波数変調信号の前記帯域
内信号を表す第１のデジタル信号を出力するためのアナ
ログ・デジタル変換器（２１）と； 前記アナログ・デジタル変換器（２１）に連絡され、前
記第１のデジタル信号をスケーリングし、前記周波数変
調信号によって表される所望の周波数偏移を示す第２の
デジタル信号を出力するためのデジタルスケーリング手
段（４６）と；さらに 前記デジタルスケーリング手段（４６）に連絡され、前
記第２のデジタル信号を、所定の位相同期ループ中心周
波数を表す第３のデジタル信号に加算し、前記周波数分
割手段（１５）に第４のデジタル信号を送り、前記帯域
内周波数変調信号に応じて周波数除数Ｎを修正し、それ
により前記周波数同期ループの周波数を変調することに
特徴を有する、周波数変調のための位相同期ループ。
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