JP2960730B2 - 位相同期ループ周波数シンセサイザ - Google Patents
位相同期ループ周波数シンセサイザInfo
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03C—MODULATION
- H03C3/00—Angle modulation
- H03C3/02—Details
- H03C3/09—Modifications of modulator for regulating the mean frequency
- H03C3/0908—Modifications of modulator for regulating the mean frequency using a phase locked loop
- H03C3/095—Modifications of modulator for regulating the mean frequency using a phase locked loop applying frequency modulation to the loop in front of the voltage controlled oscillator
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、一般にRF搬送波信号の周波数変調に関し、
特にデジタル技術を利用した位相同期ループで発生され
た合成RF搬送波信号の周波数変調に関する。
特にデジタル技術を利用した位相同期ループで発生され
た合成RF搬送波信号の周波数変調に関する。
精確で安定した周波数の出力信号を送り出すために位
相同期ループ（PLL）装置を利用した信号発生器は、当
該技術において周知のところである。こうしたPLLは、
一般に電圧制御発振器（VCO）のような同調可能な発振
器を含み、その出力周波数は、位相比較器によって既知
の基準信号の周波数にロックされる。位相比較器は、VC
O出力信号と基準信号の位相差に比例した出力電圧また
は電流を発生する。位相比較器の出力は、VCOの入力に
フィードバックされ、VCOを所望の周波数に同調して、
位相比較器における位相差を排除する。このようにし
て、VCO出力が基準信号と同じ周波数を持つように強制
される。PLL回路にＮ分周ブロックを挿入することによ
り、代替的に、基準周波数を、Ｎで分周したVCO出力周
波数と比較することも可能であり、かかる場合には、VC
O出力は基準周波数のＮ倍にロックされる。この他にも
分数Ｎ（fractional−Ｎ）と称される技術もあり、基準
周波数の有理倍数である周波数を構成することができ
る。こうした技術については、1975年12月23日にチャー
ルズ・エィ・キングスフォード−スミス（Charles A.Ki
ngsford−Smith）が取得した、「基準周波数の有理倍数
である周波数を合成するための装置（Device for Synth
esizing Frequencies Which are rational Mutiples of
Fundamental Frequency）」と題する米国特許第3,928,
813号が詳しい。
相同期ループ（PLL）装置を利用した信号発生器は、当
該技術において周知のところである。こうしたPLLは、
一般に電圧制御発振器（VCO）のような同調可能な発振
器を含み、その出力周波数は、位相比較器によって既知
の基準信号の周波数にロックされる。位相比較器は、VC
O出力信号と基準信号の位相差に比例した出力電圧また
は電流を発生する。位相比較器の出力は、VCOの入力に
フィードバックされ、VCOを所望の周波数に同調して、
位相比較器における位相差を排除する。このようにし
て、VCO出力が基準信号と同じ周波数を持つように強制
される。PLL回路にＮ分周ブロックを挿入することによ
り、代替的に、基準周波数を、Ｎで分周したVCO出力周
波数と比較することも可能であり、かかる場合には、VC
O出力は基準周波数のＮ倍にロックされる。この他にも
分数Ｎ（fractional−Ｎ）と称される技術もあり、基準
周波数の有理倍数である周波数を構成することができ
る。こうした技術については、1975年12月23日にチャー
ルズ・エィ・キングスフォード−スミス（Charles A.Ki
ngsford−Smith）が取得した、「基準周波数の有理倍数
である周波数を合成するための装置（Device for Synth
esizing Frequencies Which are rational Mutiples of
Fundamental Frequency）」と題する米国特許第3,928,
813号が詳しい。
用途によっては、こうした合成信号に周波数変調（F
M）を加えることが好ましい場合もよくある。PLLは、実
質的に、２つの信号の位相差を一定に保つ制御システム
である。ある信号の他の信号に対する位相変動は、PLL
によって除去される。PLLのこの特性を利用して、ノイ
ズが抑制され、出力信号がクリーンアップされる。しか
しながら、PLLのこの特性は、出力信号の周波数変調を
抑制する傾向にあるものでもある。
M）を加えることが好ましい場合もよくある。PLLは、実
質的に、２つの信号の位相差を一定に保つ制御システム
である。ある信号の他の信号に対する位相変動は、PLL
によって除去される。PLLのこの特性を利用して、ノイ
ズが抑制され、出力信号がクリーンアップされる。しか
しながら、PLLのこの特性は、出力信号の周波数変調を
抑制する傾向にあるものでもある。
FM信号を２つの別個の信号経路に分割することによっ
て、可聴周波数変調または低変調速度の周波数を行うこ
とができる。経路の一方はVCOの入力に交流結合され、P
LLの帯域幅外での周波数偏移に関してFM信号の主経路を
なしている。周波数偏移に関し、PLLの帯域幅内では、F
M信号は、ループ加算ノードにおいて、位相検出器また
は位相比較器の出力と統合及び加算される。位相は周波
数に不可欠のものであるため、PLLの帯域幅内の周波数
での周波数変調（FM）は、位相変調（PM）によって行わ
れる。PLLによるVCO出力信号の周波数偏移の補正を防止
するために、中心周波数からの偏移に起因する２πラジ
アンの位相累積ごとに、VCO出力信号に１パルスを加減
する必要がある。各信号経路の利得に適当なスケーリン
グを施すことによって、PLLの帯域幅の内外両方におい
てフラットなFM応答を得ることができる。こうした技術
については、ダシルバ（DaSilva）他に対し、1985年10
月８日に交付された「位相同期ループにおける周波数変
調（Frequency Modulation in a Phase−Locked Loo
p）」と題する米国特許第4,546,331号に開示されてい
る。前記技術は、PLLにおいて周波数変調（FM）を施す
場合にしばしば利用されるが、いくつかの重要な制限を
有している。
て、可聴周波数変調または低変調速度の周波数を行うこ
とができる。経路の一方はVCOの入力に交流結合され、P
LLの帯域幅外での周波数偏移に関してFM信号の主経路を
なしている。周波数偏移に関し、PLLの帯域幅内では、F
M信号は、ループ加算ノードにおいて、位相検出器また
は位相比較器の出力と統合及び加算される。位相は周波
数に不可欠のものであるため、PLLの帯域幅内の周波数
での周波数変調（FM）は、位相変調（PM）によって行わ
れる。PLLによるVCO出力信号の周波数偏移の補正を防止
するために、中心周波数からの偏移に起因する２πラジ
アンの位相累積ごとに、VCO出力信号に１パルスを加減
する必要がある。各信号経路の利得に適当なスケーリン
グを施すことによって、PLLの帯域幅の内外両方におい
てフラットなFM応答を得ることができる。こうした技術
については、ダシルバ（DaSilva）他に対し、1985年10
月８日に交付された「位相同期ループにおける周波数変
調（Frequency Modulation in a Phase−Locked Loo
p）」と題する米国特許第4,546,331号に開示されてい
る。前記技術は、PLLにおいて周波数変調（FM）を施す
場合にしばしば利用されるが、いくつかの重要な制限を
有している。
PLLで得られる中心周波数からの周波数偏移の量を本
質的に制限する要因が２つある。第１に、位相検出器ま
たは位相比較器は、一般に、２〜３度、すなわちほんの
数分の１ラジアンの範囲についてしか線形動作を行わな
い。このため、得られる最大周波数偏移は、低変調率の
場合には僅少である。第２に、積分器は、一般に、フィ
ードバック経路にコンデンサを備えた演算増幅器から構
成される。実際の積分器は、電源電圧を超える出力を送
り出すことはできず、電源電圧は、一般には、±10ボル
ト〜±15ボルトの範囲にある。これによって最大PM信号
が決定され、得られる最大FM偏移がさらに制限される。
質的に制限する要因が２つある。第１に、位相検出器ま
たは位相比較器は、一般に、２〜３度、すなわちほんの
数分の１ラジアンの範囲についてしか線形動作を行わな
い。このため、得られる最大周波数偏移は、低変調率の
場合には僅少である。第２に、積分器は、一般に、フィ
ードバック経路にコンデンサを備えた演算増幅器から構
成される。実際の積分器は、電源電圧を超える出力を送
り出すことはできず、電源電圧は、一般には、±10ボル
ト〜±15ボルトの範囲にある。これによって最大PM信号
が決定され、得られる最大FM偏移がさらに制限される。
一般的な用途では、可聴周波数変調速度及び高搬送周
波数偏移でRF信号に周波数変調を加える必要がある。か
かる場合には大きい変調指数が必要になる。ここで、変
調指数は、VCO出力における最大周波数偏移と変調率と
の比である。通常、大きい変調指数は、帯域幅の狭いPL
Lを構成してほとんどの周波数変調（FM）をループ帯域
幅外で行うことを可能にすることにより得られる。帯域
幅の狭いループによる制限は、帯域幅の広いPLLで得ら
れる安定性が失われるという点である。さらに、帯域幅
の狭いループは、帯域幅の広いループに比べると、本質
的によりノイズが多く、振動のような外的要因に基づく
刺激（spur）やジッタの影響を受けやすい。
波数偏移でRF信号に周波数変調を加える必要がある。か
かる場合には大きい変調指数が必要になる。ここで、変
調指数は、VCO出力における最大周波数偏移と変調率と
の比である。通常、大きい変調指数は、帯域幅の狭いPL
Lを構成してほとんどの周波数変調（FM）をループ帯域
幅外で行うことを可能にすることにより得られる。帯域
幅の狭いループによる制限は、帯域幅の広いPLLで得ら
れる安定性が失われるという点である。さらに、帯域幅
の狭いループは、帯域幅の広いループに比べると、本質
的によりノイズが多く、振動のような外的要因に基づく
刺激（spur）やジッタの影響を受けやすい。
従って本発明の課題は従来の技術が有する上記課題を
解決するにある。すなわち本発明の課題は位相検出器や
電源電圧の影響を受けることなく高い周波数偏移を得る
ことが可能であり、従って変調指数の高いPLLを提供す
るにある。FMアナログ経路及びFMデジタル経路を介して
時間遅延を等化することによって、フラットな最大FM周
波数応答と信号ひずみの改善が可能なPLLを提供するに
ある。さらに従来に比較して単純な構造により安定性と
ノイズ特性に優れたPLLを提供するにある。
解決するにある。すなわち本発明の課題は位相検出器や
電源電圧の影響を受けることなく高い周波数偏移を得る
ことが可能であり、従って変調指数の高いPLLを提供す
るにある。FMアナログ経路及びFMデジタル経路を介して
時間遅延を等化することによって、フラットな最大FM周
波数応答と信号ひずみの改善が可能なPLLを提供するに
ある。さらに従来に比較して単純な構造により安定性と
ノイズ特性に優れたPLLを提供するにある。
上記課題を解決するために本発明によれば、位相同期
ループ（PLL）の帯域幅内と帯域幅外との両方の変調速
度でPLLの出力信号に周波数変調を加えるために、デジ
タルFM信号入力経路とアナログFM信号入力経路との両方
を備えたPLLが提供される。このPLLは、電圧制御発振器
（VCO）と;VCOの出力信号に分周を施す有理数を周期的
に変更するための分数Ｎ分周手段と；分周された出力信
号の位相と所定の基準信号の位相を比較して、検出した
位相差を表わす誤差信号を出力するための位相検出器
と；位相検出器の信号を適当に処理して誤差信号を出力
し、VCO周波数に制御可能な調整を加えるためのループ
フィルタとを含んでいる。高変調速度の帯域外FM信号
は、遅延補償及びフィルタ回路を介してVCOの制御入力
にアナログ結合され、VCO出力信号の帯域外周波数変調
が提供されるようになっている。低変調速度の帯域内FM
は、アナログ・デジタル変換器（AD変換器）に結合され
て、VCOの中心周波数を制御するデジタル信号にデジタ
ル的に加算されるべきデジタル信号が出力され、PLLの
分周数が変更されて、VCOの出力信号のリアルタイムで
の変調が行われる。
ループ（PLL）の帯域幅内と帯域幅外との両方の変調速
度でPLLの出力信号に周波数変調を加えるために、デジ
タルFM信号入力経路とアナログFM信号入力経路との両方
を備えたPLLが提供される。このPLLは、電圧制御発振器
（VCO）と;VCOの出力信号に分周を施す有理数を周期的
に変更するための分数Ｎ分周手段と；分周された出力信
号の位相と所定の基準信号の位相を比較して、検出した
位相差を表わす誤差信号を出力するための位相検出器
と；位相検出器の信号を適当に処理して誤差信号を出力
し、VCO周波数に制御可能な調整を加えるためのループ
フィルタとを含んでいる。高変調速度の帯域外FM信号
は、遅延補償及びフィルタ回路を介してVCOの制御入力
にアナログ結合され、VCO出力信号の帯域外周波数変調
が提供されるようになっている。低変調速度の帯域内FM
は、アナログ・デジタル変換器（AD変換器）に結合され
て、VCOの中心周波数を制御するデジタル信号にデジタ
ル的に加算されるべきデジタル信号が出力され、PLLの
分周数が変更されて、VCOの出力信号のリアルタイムで
の変調が行われる。
広範囲にわたり線形であるデジタル位相検出器を利用
すれば、ループ分周数を直接変更することにより帯域内
の周波数変調を行うことが可能になる。得られる最大周
波数偏移は、もはや位相検出器により制限されることは
なく、位相同期ループのスルーイング（slewing）性能
による制限を受けるのみとなり、無限の変調指数が提供
される。さらに、最大周波数偏移は、もはや電源電圧に
よる制限を受けることはなく、従って、高変調速度での
周波数偏移が大きくなる。帯域内のFM帯域幅は、AD変換
器のサンプリング速度及び分数Ｎ分周回路に対するデー
タ入力速度によって制限されるだけである。FMアナログ
経路及びFMデジタル経路を介した時間遅延を等化するこ
とによって、フラットな最大FM周波数応答が保証され
る。信号ひずみと周波数応答は、分数Ｎ技術によって得
られる分解性能の高いPLLを用いることにより、さらに
改善される。変調指数は、PLLの帯域幅に依存しないの
で、帯域幅の広いPLLによって得られる安定性とノイズ
特性を利用することができる。さらに、デジタル帯域内
FMループを実施することにより、従来に比較して、より
少ない構成要素から成る単純な回路により、帯域内の低
変調速度FM及びDCFMが可能になる。
すれば、ループ分周数を直接変更することにより帯域内
の周波数変調を行うことが可能になる。得られる最大周
波数偏移は、もはや位相検出器により制限されることは
なく、位相同期ループのスルーイング（slewing）性能
による制限を受けるのみとなり、無限の変調指数が提供
される。さらに、最大周波数偏移は、もはや電源電圧に
よる制限を受けることはなく、従って、高変調速度での
周波数偏移が大きくなる。帯域内のFM帯域幅は、AD変換
器のサンプリング速度及び分数Ｎ分周回路に対するデー
タ入力速度によって制限されるだけである。FMアナログ
経路及びFMデジタル経路を介した時間遅延を等化するこ
とによって、フラットな最大FM周波数応答が保証され
る。信号ひずみと周波数応答は、分数Ｎ技術によって得
られる分解性能の高いPLLを用いることにより、さらに
改善される。変調指数は、PLLの帯域幅に依存しないの
で、帯域幅の広いPLLによって得られる安定性とノイズ
特性を利用することができる。さらに、デジタル帯域内
FMループを実施することにより、従来に比較して、より
少ない構成要素から成る単純な回路により、帯域内の低
変調速度FM及びDCFMが可能になる。
以下添付図面を参照しながら、本発明の実施例につい
て詳述する。
て詳述する。
第１図には、本発明に基づく、アナログ技術とデジタ
ル技術の双方を実施して周波数変調出力信号を出力す
る、位相同期ループ（PLL）周波数シンセサイザが示さ
れている。PLL10は電圧制御発振器（VCO）11を含み、VC
O11は、ライン27を介してVCO11に加えられる制御信号に
応答して、ライン13に出力信号Foutを出力する。出力信
号Foutの周波数は約520mHz〜1040mHzの全範囲にわたっ
て選択的に変動させることが可能である。VCO11は負抵
抗発振器であり、遅延線路弁別器（図示せず）を含み、
この遅延線路弁別器が、発振器出力信号のFMノイズを測
定し、VCO11の入力回路（図示せず）にフィードバック
を提供して、VCO11の位相ノイズが最小限に抑えられ
る。このVCO11に関しては、本願出願人に係る、1987年1
1月６日に出願され、現在係属中の出願番号第07/118,11
8号の「位相同期ループに使用する高速周波数整定発振
器（Fast Frequency Settling Signal Generator Utili
zing a Frequency−Locked Loop）」と題する米国出願
に詳しい。VCO11の出力信号は、Ｎ分割手段15によって
分周され、選択可能な有理数で分周されたVCO11の出力
周波数に等しい周波数を有する入力信号がデジタル位相
検出器17に加えられる。デジタル位相検出器17は、ライ
ン16からの所定の基準信号Frefの位相と、分周されたVC
Oの出力信号の位相とを比較して、それら２つの入力信
号間の位相差に比例した値を有する誤差信号を出力す
る。この誤差信号は、第２図に示すように、ループフィ
ルタ37でフィルタリングされ、次いで、ループ利得補償
回路35に連絡される。PLLループの構成要素（特にVCO1
1）の利得は、周波数に敏感であるため、ループ利得補
償回路35は、VCO11の全周波数範囲にわたって所定の一
定した感度を有する制御信号をVCO11に加える。
ル技術の双方を実施して周波数変調出力信号を出力す
る、位相同期ループ（PLL）周波数シンセサイザが示さ
れている。PLL10は電圧制御発振器（VCO）11を含み、VC
O11は、ライン27を介してVCO11に加えられる制御信号に
応答して、ライン13に出力信号Foutを出力する。出力信
号Foutの周波数は約520mHz〜1040mHzの全範囲にわたっ
て選択的に変動させることが可能である。VCO11は負抵
抗発振器であり、遅延線路弁別器（図示せず）を含み、
この遅延線路弁別器が、発振器出力信号のFMノイズを測
定し、VCO11の入力回路（図示せず）にフィードバック
を提供して、VCO11の位相ノイズが最小限に抑えられ
る。このVCO11に関しては、本願出願人に係る、1987年1
1月６日に出願され、現在係属中の出願番号第07/118,11
8号の「位相同期ループに使用する高速周波数整定発振
器（Fast Frequency Settling Signal Generator Utili
zing a Frequency−Locked Loop）」と題する米国出願
に詳しい。VCO11の出力信号は、Ｎ分割手段15によって
分周され、選択可能な有理数で分周されたVCO11の出力
周波数に等しい周波数を有する入力信号がデジタル位相
検出器17に加えられる。デジタル位相検出器17は、ライ
ン16からの所定の基準信号Frefの位相と、分周されたVC
Oの出力信号の位相とを比較して、それら２つの入力信
号間の位相差に比例した値を有する誤差信号を出力す
る。この誤差信号は、第２図に示すように、ループフィ
ルタ37でフィルタリングされ、次いで、ループ利得補償
回路35に連絡される。PLLループの構成要素（特にVCO1
1）の利得は、周波数に敏感であるため、ループ利得補
償回路35は、VCO11の全周波数範囲にわたって所定の一
定した感度を有する制御信号をVCO11に加える。
ライン14からの所望のFM入力信号は、２つの独立した
信号経路を介してPLL10に結合される。ライン14上のFM
入力信号は、計器のフロントパネル（図示せず）におけ
る指令入力に応答して内部的に発生させることが可能で
あり、また、外部FMポートを介して外部で発生された変
調信号入力とすることも可能である。ライン29を介して
加算器19に送られたアナログFM信号は、ライン12からの
位相検出器17の誤差信号と加算されて、FM速度及びPLL1
0の帯域幅外の周波数偏移でのVCO11の出力信号のFM変調
が提供される。低変調速度及びPLL10の帯域幅内の周波
数偏移でのFM変調の場合、FM入力信号は、アナログ・デ
ジタル変換器（ADC）21に送られて、12ビットのデジタ
ルデータ信号に変換される。ADC21へのFM信号入力に
は、ADC21の全範囲が利用できるようにスケーリングが
施される。ADC21がその全範囲にわたって利用されない
場合には、精度と分解性能が損なわれる。ADC21はま
た、オフセット基準入力電圧を利用して、ADC21に対す
るバイポーラ入力からの０電圧によりミッドレンジ出力
が出力されてVCO11の所望の中心周波数からの周波数の
オフセットが最小限に抑えられることを確実にする。バ
ス22のデジタルFM信号が10進加算器23に送られ、VCO11
の所望の中心周波数11を表すバス18上のデジタル信号に
加算される。かかる加算を行うための10進加算器を導入
することにより、ADC21をその全範囲内にわたって用い
ることが可能になり、最大FM偏移についてのダイナミッ
クレンジが広くなる。バス28を介して加算器23のデジタ
ル出力が分数Ｎ分周手段15に送られ、分数Ｎの分周数が
変更されて、PLL10の周波数が変調される。
信号経路を介してPLL10に結合される。ライン14上のFM
入力信号は、計器のフロントパネル（図示せず）におけ
る指令入力に応答して内部的に発生させることが可能で
あり、また、外部FMポートを介して外部で発生された変
調信号入力とすることも可能である。ライン29を介して
加算器19に送られたアナログFM信号は、ライン12からの
位相検出器17の誤差信号と加算されて、FM速度及びPLL1
0の帯域幅外の周波数偏移でのVCO11の出力信号のFM変調
が提供される。低変調速度及びPLL10の帯域幅内の周波
数偏移でのFM変調の場合、FM入力信号は、アナログ・デ
ジタル変換器（ADC）21に送られて、12ビットのデジタ
ルデータ信号に変換される。ADC21へのFM信号入力に
は、ADC21の全範囲が利用できるようにスケーリングが
施される。ADC21がその全範囲にわたって利用されない
場合には、精度と分解性能が損なわれる。ADC21はま
た、オフセット基準入力電圧を利用して、ADC21に対す
るバイポーラ入力からの０電圧によりミッドレンジ出力
が出力されてVCO11の所望の中心周波数からの周波数の
オフセットが最小限に抑えられることを確実にする。バ
ス22のデジタルFM信号が10進加算器23に送られ、VCO11
の所望の中心周波数11を表すバス18上のデジタル信号に
加算される。かかる加算を行うための10進加算器を導入
することにより、ADC21をその全範囲内にわたって用い
ることが可能になり、最大FM偏移についてのダイナミッ
クレンジが広くなる。バス28を介して加算器23のデジタ
ル出力が分数Ｎ分周手段15に送られ、分数Ｎの分周数が
変更されて、PLL10の周波数が変調される。
ここで、第２図を参照すると、VCO11の中心周波数、F
M偏移、及びFM速度を含むPLLの出力信号Foutに関する所
望の特性が、計器のフロントパネル（図示せず）でプロ
グラムされ、バス42を介してホスト・プロセッサ40にデ
ジタル形式で入力される。ライン14からのアナログFM入
力は、プロセッサー40の指示下で計器内で形成される。
外部FM信号が適当な特性を有している場合には、外部FM
入力ポート（図示せず）を利用することもできる。PLL1
0には、次の４つの異なるFM感度が備わっている;3.33kH
z/ボルト、33.3kHz/ボルト、333kHz/ボルト及び3.33mHz
ボルト。これらFM感度は、VCO11の同調ラインに結合す
る前にアナログFM信号を減衰させることによってセット
される。減衰回路32によって、４つの減衰レベルを選択
することができる。すなわち、０、20、40、及び60dBで
ある。減衰レベルは、ホストプロセッサー40により、プ
ログラムされたFM偏移に基づきセットされる。減衰器32
がセットされた場合には、まず最初にプロセッサ40がVC
O11に物理的に最も近接した減衰素子にスイッチして、
信号ノイズを最小限に抑える。FM遅延補償回路31によ
り、デジタル帯域内FM経路中に導入された約34マイクロ
秒の時間遅延が補償される。FM遅延補償回路31は、デジ
タルFM信号と同じ時間量だけ帯域外FM信号を有効に遅延
させる。このようにアナログ経路とデジタル経路の時間
遅延を等化することによって、PLLの全範囲にわたって
フラットな周波数対応を得ることが可能になる。
M偏移、及びFM速度を含むPLLの出力信号Foutに関する所
望の特性が、計器のフロントパネル（図示せず）でプロ
グラムされ、バス42を介してホスト・プロセッサ40にデ
ジタル形式で入力される。ライン14からのアナログFM入
力は、プロセッサー40の指示下で計器内で形成される。
外部FM信号が適当な特性を有している場合には、外部FM
入力ポート（図示せず）を利用することもできる。PLL1
0には、次の４つの異なるFM感度が備わっている;3.33kH
z/ボルト、33.3kHz/ボルト、333kHz/ボルト及び3.33mHz
ボルト。これらFM感度は、VCO11の同調ラインに結合す
る前にアナログFM信号を減衰させることによってセット
される。減衰回路32によって、４つの減衰レベルを選択
することができる。すなわち、０、20、40、及び60dBで
ある。減衰レベルは、ホストプロセッサー40により、プ
ログラムされたFM偏移に基づきセットされる。減衰器32
がセットされた場合には、まず最初にプロセッサ40がVC
O11に物理的に最も近接した減衰素子にスイッチして、
信号ノイズを最小限に抑える。FM遅延補償回路31によ
り、デジタル帯域内FM経路中に導入された約34マイクロ
秒の時間遅延が補償される。FM遅延補償回路31は、デジ
タルFM信号と同じ時間量だけ帯域外FM信号を有効に遅延
させる。このようにアナログ経路とデジタル経路の時間
遅延を等化することによって、PLLの全範囲にわたって
フラットな周波数対応を得ることが可能になる。
可変増幅器33は、その増幅器の利得を２から５まで選
択的に切り換えるためにFETスイッチを利用した離散的
演算増幅器から構成される。可変増幅器33は、またFM整
形回路を含み、このFM整形回路により、FM信号がVCO周
波数帯域内で1mHzを超えるFM偏移を生ずるようにプログ
ラムされている場合には必ず、信号圧縮の影響が補償さ
れる。このFM整形回路は、出力信号に制限を加えるよう
にバイアス回路が設計されたPNP/NPN複式電流バッファ
から構成される。プログラムされたFM偏移が1mHz以下の
場合には、可変増幅器33の利得は２にセットされる。FM
偏移が1mHzを超える場合には、利得は５にスイッチされ
る。この５という利得は、FM偏移が1mHzを超える偏移に
なるようにプログラムされている場合に限り、FM信号経
路中に存在するFM整形回路による信号損失を補償する。
択的に切り換えるためにFETスイッチを利用した離散的
演算増幅器から構成される。可変増幅器33は、またFM整
形回路を含み、このFM整形回路により、FM信号がVCO周
波数帯域内で1mHzを超えるFM偏移を生ずるようにプログ
ラムされている場合には必ず、信号圧縮の影響が補償さ
れる。このFM整形回路は、出力信号に制限を加えるよう
にバイアス回路が設計されたPNP/NPN複式電流バッファ
から構成される。プログラムされたFM偏移が1mHz以下の
場合には、可変増幅器33の利得は２にセットされる。FM
偏移が1mHzを超える場合には、利得は５にスイッチされ
る。この５という利得は、FM偏移が1mHzを超える偏移に
なるようにプログラムされている場合に限り、FM信号経
路中に存在するFM整形回路による信号損失を補償する。
帯域内FM信号は、FM分配回路34からアナログスケーリ
ング増幅器43に送られる。FM分配回路34はFMアナログ増
幅器（図示せず）を含み、このFMアナログ増幅器によ
り、スケーリング増幅器43に出力される帯域内FM信号が
増幅され、５ボルトの信号が常にスケーリング増幅器43
の入力に送られるように構成される。アナログスケーリ
ング増幅器43により、プログラムされた周波数偏移に関
して、FM信号の適正な極性選択とプリスケーリングが行
われ、ADCをその全範囲において稼働可能にする。スケ
ーリング増幅器43の調整可能な利得は0.5〜1.0であり、
これにより、プログラムされた周波数偏移の各オクター
ブにわたるスケーリングが行われ、約０ボルト基準のバ
イポーラ出力が出力される。このバイポーラ出力は、VC
Oの中心周波数からのプログラムされた偏移の関数とし
て±2.5ボルトから±5Vの範囲で変動する。例えばプロ
グラムされた周波数偏移が−500kHzの場合には、スケー
リング増幅器43からの出力は−2.5ボルトが必要にな
る。
ング増幅器43に送られる。FM分配回路34はFMアナログ増
幅器（図示せず）を含み、このFMアナログ増幅器によ
り、スケーリング増幅器43に出力される帯域内FM信号が
増幅され、５ボルトの信号が常にスケーリング増幅器43
の入力に送られるように構成される。アナログスケーリ
ング増幅器43により、プログラムされた周波数偏移に関
して、FM信号の適正な極性選択とプリスケーリングが行
われ、ADCをその全範囲において稼働可能にする。スケ
ーリング増幅器43の調整可能な利得は0.5〜1.0であり、
これにより、プログラムされた周波数偏移の各オクター
ブにわたるスケーリングが行われ、約０ボルト基準のバ
イポーラ出力が出力される。このバイポーラ出力は、VC
Oの中心周波数からのプログラムされた偏移の関数とし
て±2.5ボルトから±5Vの範囲で変動する。例えばプロ
グラムされた周波数偏移が−500kHzの場合には、スケー
リング増幅器43からの出力は−2.5ボルトが必要にな
る。
次に、スケーリングされたFMアナログ信号はADC21に
送られ、12ビットのデジタルデータ信号に変換される。
12ビットのADCで得られる出力ステップ即ち値は212すな
わち4096種になる。ADC21は、非ゼロオフセット電圧に
関連して、スケーリング増幅器43によって出力されるバ
イポーラアナログ入力に応答する。デジタルステップの
半分（2048ステップ）は、アナログ入力信号の負の部分
（周波数の減少）に割り当てられ、デジタルステップの
もう半分（2048ステップ）は、アナログ入力信号の正の
部分（周波数の増加）に割り当てられる。ADC21の入力
感度は、プログラムされた周波数偏移のオクターブごと
に調整される。例えば、プログラムされた偏移範囲が±
2kHzの場合、プログラムされるADC入力感度は、501〜10
00Hzの周波数範囲で0.98Hz/ステップであり、1001〜200
0Hzの周波数範囲では1.95Hz/ステップになる。プログラ
ム可能な入力感度によって、ADC21を、プログラムされ
た偏移に関係なく、その全スケール範囲の少なくとも半
分にわたり常に利用してSN比を最大にする、ということ
が確実となる。プロセッサー40は、ライン44上のADC21
その他の回路要素にタイミング及び制御信号を出力し、
デジタル変換を可能にする。ADC21は逐次近似型ADCであ
り、この逐次近似型ADCは、デジタル・アナログ変換器
（DAC）を利用してアナログ信号を出力し、このアナロ
グ信号がFMアナログ入力信号と比較される。12ビットの
それぞれをカバーする二分探索の後、デジタル化FM信号
が、デジタル２進スケーラ46に計時入力される。
送られ、12ビットのデジタルデータ信号に変換される。
12ビットのADCで得られる出力ステップ即ち値は212すな
わち4096種になる。ADC21は、非ゼロオフセット電圧に
関連して、スケーリング増幅器43によって出力されるバ
イポーラアナログ入力に応答する。デジタルステップの
半分（2048ステップ）は、アナログ入力信号の負の部分
（周波数の減少）に割り当てられ、デジタルステップの
もう半分（2048ステップ）は、アナログ入力信号の正の
部分（周波数の増加）に割り当てられる。ADC21の入力
感度は、プログラムされた周波数偏移のオクターブごと
に調整される。例えば、プログラムされた偏移範囲が±
2kHzの場合、プログラムされるADC入力感度は、501〜10
00Hzの周波数範囲で0.98Hz/ステップであり、1001〜200
0Hzの周波数範囲では1.95Hz/ステップになる。プログラ
ム可能な入力感度によって、ADC21を、プログラムされ
た偏移に関係なく、その全スケール範囲の少なくとも半
分にわたり常に利用してSN比を最大にする、ということ
が確実となる。プロセッサー40は、ライン44上のADC21
その他の回路要素にタイミング及び制御信号を出力し、
デジタル変換を可能にする。ADC21は逐次近似型ADCであ
り、この逐次近似型ADCは、デジタル・アナログ変換器
（DAC）を利用してアナログ信号を出力し、このアナロ
グ信号がFMアナログ入力信号と比較される。12ビットの
それぞれをカバーする二分探索の後、デジタル化FM信号
が、デジタル２進スケーラ46に計時入力される。
ADC21の感度が、プログラムされたFM偏移のオクター
ブごとに変化するので、ADCの出力信号は、２進数によ
る所望の周波数偏移に関連しており、ループ分周数が適
切な量だけ変化するようにスケーリングされる必要があ
る。２進スケーラ46は、ADC出力信号のスケーリング
（１、1/2、1/4、または1/5により倍数）を行い、プロ
グラムされた周波数偏移の２進表示を出力する。デジタ
ルスケーリングされた２進信号は、次に２進化10進（BC
D）変換ブロック45に送られる。デジタルBCD変換ブロッ
クにより、プロセッサー40の制御下で、２進−−BCD変
換が行われ、BCD数が出力される。このBCD数は、分数Ｎ
の除数の各桁ごとの増減の大きさを表しており、これに
より所望の周波数偏移が得られる。例えば、プログラム
された偏移が5Hzの場合には、BCD数は５に等しく、100
の桁に加えられ；プログラムされた偏移が50Hzの場合に
は、BCD数はやはり５に等しいが、101の桁に加えられる
ことになる。10進スケーラ48は、BCD変換ブロック45の
出力にスケーリングを行って、BCD数が分数Ｎの除数の
適合する桁に加えられるようにする。加算器47は、スケ
ーリングされたBCD信号とバス18からのVCD信号とのデジ
タル加算を行う。なお、バス18からのVCD信号は、バス4
2からプロセッサ40へのプログラムされたVCO11の中心周
波数入力を表している。次に、結果として得られたBCD
データが、分数Ｎブロック49に送られて、ループ周波数
が変調される。好ましい実施例においては、２進スケー
ラ46とBCD変換ブロック45が、ROM参照用テーブルとして
共に実施される。ADC21の出力は、行アドレスからな
り、プロセッサ40により入力される２進スケーリング・
ファクタは、ROMから出力される正しいBCD数を選択する
ための桁アドレスからなる。10進スケーラ48及び加算器
47は、逐次加算器から構成されており、BCD入力が10進
スケーラ48のレジスタに適切な時間に計時入力され、分
数Ｎの除数の正しい桁に加えられて、プログラムされた
周波数偏移が得られる。
ブごとに変化するので、ADCの出力信号は、２進数によ
る所望の周波数偏移に関連しており、ループ分周数が適
切な量だけ変化するようにスケーリングされる必要があ
る。２進スケーラ46は、ADC出力信号のスケーリング
（１、1/2、1/4、または1/5により倍数）を行い、プロ
グラムされた周波数偏移の２進表示を出力する。デジタ
ルスケーリングされた２進信号は、次に２進化10進（BC
D）変換ブロック45に送られる。デジタルBCD変換ブロッ
クにより、プロセッサー40の制御下で、２進−−BCD変
換が行われ、BCD数が出力される。このBCD数は、分数Ｎ
の除数の各桁ごとの増減の大きさを表しており、これに
より所望の周波数偏移が得られる。例えば、プログラム
された偏移が5Hzの場合には、BCD数は５に等しく、100
の桁に加えられ；プログラムされた偏移が50Hzの場合に
は、BCD数はやはり５に等しいが、101の桁に加えられる
ことになる。10進スケーラ48は、BCD変換ブロック45の
出力にスケーリングを行って、BCD数が分数Ｎの除数の
適合する桁に加えられるようにする。加算器47は、スケ
ーリングされたBCD信号とバス18からのVCD信号とのデジ
タル加算を行う。なお、バス18からのVCD信号は、バス4
2からプロセッサ40へのプログラムされたVCO11の中心周
波数入力を表している。次に、結果として得られたBCD
データが、分数Ｎブロック49に送られて、ループ周波数
が変調される。好ましい実施例においては、２進スケー
ラ46とBCD変換ブロック45が、ROM参照用テーブルとして
共に実施される。ADC21の出力は、行アドレスからな
り、プロセッサ40により入力される２進スケーリング・
ファクタは、ROMから出力される正しいBCD数を選択する
ための桁アドレスからなる。10進スケーラ48及び加算器
47は、逐次加算器から構成されており、BCD入力が10進
スケーラ48のレジスタに適切な時間に計時入力され、分
数Ｎの除数の正しい桁に加えられて、プログラムされた
周波数偏移が得られる。
アナログスケーラ43と２進スケーラ46は、プロセッサ
40により制御されて、計器の偏移範囲にわたりADC21の
出力を最大にし、これにより最大SN比が得られる。さら
にアナログスケーラ43、２進スケーラ46及び10進スケー
ラ48は、プロセッサ40により協働的に制御されて、帯域
内FM（デジタル）信号経路の総利得を、帯域外FM（アナ
ログ）信号経路の総利得と等しくなるように維持して、
計器の全偏移範囲及び周波数範囲にわたり一定のFM感度
を提供する。
40により制御されて、計器の偏移範囲にわたりADC21の
出力を最大にし、これにより最大SN比が得られる。さら
にアナログスケーラ43、２進スケーラ46及び10進スケー
ラ48は、プロセッサ40により協働的に制御されて、帯域
内FM（デジタル）信号経路の総利得を、帯域外FM（アナ
ログ）信号経路の総利得と等しくなるように維持して、
計器の全偏移範囲及び周波数範囲にわたり一定のFM感度
を提供する。
分数Ｎブロック49は、Ｎで分周するブロック15のため
の整数の除数と分数Ｎの除数との両方を制御し、また、
プログラムされたPLL中心周波数を表わすBCD信号をアナ
ログ位相解釈（API）DAC41に出力する。API/DAC41は、
ループ加算器39にアナログ信号を加えて、プログラムさ
れた中心周波数に関して、VCO11の同調ラインにバイア
スをかける。また位相変調信号も加算器39によってPLL
ループに直接加算することができる。
の整数の除数と分数Ｎの除数との両方を制御し、また、
プログラムされたPLL中心周波数を表わすBCD信号をアナ
ログ位相解釈（API）DAC41に出力する。API/DAC41は、
ループ加算器39にアナログ信号を加えて、プログラムさ
れた中心周波数に関して、VCO11の同調ラインにバイア
スをかける。また位相変調信号も加算器39によってPLL
ループに直接加算することができる。
本発明は以上のように構成されているため、以下に示
すような顕著な効果を有する。
すような顕著な効果を有する。
本発明においては、広範囲にわたり線形であるデジタ
ル位相検出器を利用するので、ループ分周数を直接変更
でき、帯域内の周波数変調を行うことが可能になる。従
って得られる最大周波数偏移は、もはや位相検出器によ
り制限されることはなく、変調指数は無限大になる。さ
らに、最大周波数偏移は、もはや電源電圧による制限を
受けることはなく、従って、高変調速度での周波数偏移
が大きくなる。帯域内のFM帯域幅は、AD変換器のサンプ
リング速度及びＮ分周回路へのデータ入力速度によって
制限されるだけである。FMアナログ経路及びFMデジタル
経路を介した時間遅延を等化することによって、フラッ
トな最大FM周波数応答が保証される。信号ひずみと周波
数応答は、分数Ｎ技術によって得られる分解性能の高い
PLLを用いることによりさらに改善される。変調指数
は、PLLの帯域幅に依存しないので、帯域幅の広いPLLに
よって得られる安定性とノイズ特性を利用することがで
きる。さらに、デジタル帯域内FMループの実施すること
により、従来に比較して、より少ない構成要素から成る
単純な回路が提供され、帯域内の低変調速度FM及びDCFM
が達成される。
ル位相検出器を利用するので、ループ分周数を直接変更
でき、帯域内の周波数変調を行うことが可能になる。従
って得られる最大周波数偏移は、もはや位相検出器によ
り制限されることはなく、変調指数は無限大になる。さ
らに、最大周波数偏移は、もはや電源電圧による制限を
受けることはなく、従って、高変調速度での周波数偏移
が大きくなる。帯域内のFM帯域幅は、AD変換器のサンプ
リング速度及びＮ分周回路へのデータ入力速度によって
制限されるだけである。FMアナログ経路及びFMデジタル
経路を介した時間遅延を等化することによって、フラッ
トな最大FM周波数応答が保証される。信号ひずみと周波
数応答は、分数Ｎ技術によって得られる分解性能の高い
PLLを用いることによりさらに改善される。変調指数
は、PLLの帯域幅に依存しないので、帯域幅の広いPLLに
よって得られる安定性とノイズ特性を利用することがで
きる。さらに、デジタル帯域内FMループの実施すること
により、従来に比較して、より少ない構成要素から成る
単純な回路が提供され、帯域内の低変調速度FM及びDCFM
が達成される。
第１図は、本発明に基づくデジタル低率周波数変調が可
能な位相同期ループ（PLL）の概念的ブロック図であ
り、さらに 第２図は、第１図に締める位相同期ループの詳細な機能
ブロック図である。 10……位相同期ループ（PLL） 11……電圧制御発振器（VCO） 15……分周手段 17……デジタル位相検出器 19……ループ加算器 21……アナログ・デジタル変換器（ADC） 23……10進加算器 31……FM遅延補償回路 32……減衰回路 33……可変増幅器（第１のアナログスケーリング手段） 34……FM分配回路 35……ループ利得補償回路 37……ループフィルタ 40……ホストプロセッサ 43……第２のアナログスケーリング手段 46……２進スケーラ（デジタルスケーリング手段）
能な位相同期ループ（PLL）の概念的ブロック図であ
り、さらに 第２図は、第１図に締める位相同期ループの詳細な機能
ブロック図である。 10……位相同期ループ（PLL） 11……電圧制御発振器（VCO） 15……分周手段 17……デジタル位相検出器 19……ループ加算器 21……アナログ・デジタル変換器（ADC） 23……10進加算器 31……FM遅延補償回路 32……減衰回路 33……可変増幅器（第１のアナログスケーリング手段） 34……FM分配回路 35……ループ利得補償回路 37……ループフィルタ 40……ホストプロセッサ 43……第２のアナログスケーリング手段 46……２進スケーラ（デジタルスケーリング手段）
フロントページの続き (72)発明者 アラン・ヘッジ アメリカ合衆国ノース・カロライナ州 27514 チャペル・ヒル，ナンバー８エ イ，ブッカー・クリーク・ロード2525 (72)発明者 バートン・エル・マクジャンキン アメリカ合衆国ワシントン州99216 ス ポーカン，イー・13713・トゥエンティ ー・ファースト (72)発明者 マーク・ディー・タルボット アメリカ合衆国ワシントン州99019 リ バティ・レイク，ヴァリウェイ・イー・ 23321 (56)参考文献 特開 昭62−72209（ＪＰ，Ａ) 特開 昭60−203007（ＪＰ，Ａ) 特開 昭60−191503（ＪＰ，Ａ) 特開 昭55−140305（ＪＰ，Ａ) 特開 昭51−60148（ＪＰ，Ａ) 特開 昭49−44656（ＪＰ，Ａ) 特開 昭48−42660（ＪＰ，Ａ) 特公 昭61−5285（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.6，ＤＢ名) H03C 3/00 H03L 7/16 - 7/199 H04B 1/04
Claims (5)
- 【請求項１】制御可能に選択可能な周波数を有する周波
数変調出力信号を提供するための位相同期ループ周波数
シンセサイザであって、 所定の周波数範囲にわたり制御可能に変動可能な周波数
を有する出力信号を生成する電圧制御発振手段と、 その電圧制御発振手段の出力に接続され、除数Ｎで分周
された前記出力信号の周波数と等しい周波数を有する第
１の信号を提供する分周手段と、 前記第１の信号の位相を所定の基準信号の位相と比較し
て前記第１の信号と前記基準信号との位相差を表す誤差
信号を提供する位相検出手段であって、前記出力信号の
周波数を制御するために前記誤差信号が前記電圧制御発
振手段の制御入力に接続される、位相検出手段と、 周波数変調信号を前記位相同期ループに接続する、少な
くとも２つの出力を有する入力手段と、 前記位相検出手段と前記電圧制御発振手段との間で前記
位相同期ループ内に挿入され、前記入力手段の第１の出
力に接続されたループ加算手段であって、前記周波数変
調信号の帯域外成分を前記誤差信号と加算する、ループ
加算手段と、 前記入力手段の前記第１の出力と前記ループ加算手段と
の間に挿入され、前記周波数変調信号の前記帯域外成分
のスケーリングを行う、第１のアナログスケーリング手
段と、 前記入力手段と前記第１のアナログスケーリング手段の
間に挿入され、前記ループ加算手段に入力される前記周
波数変調信号の前記帯域外成分を遅延させて、前記誤差
信号に導入される時間遅延を補償するための遅延補償手
段と、 前記入力手段の第２の出力に接続され、前記周波数変調
信号の帯域内成分のスケーリングを行う、第２のアナロ
グスケーリング手段と、 その第２のアナログスケーリング手段に接続され、前記
のスケーリング後の周波数変調信号の前記帯域内成分を
表す第１のデジタル信号を提供する、アナログ・デジタ
ル変換手段と、 そのアナログ・デジタル変換手段の出力に接続され、前
記第１のデジタル信号のスケーリングを行って前記周波
数変調信号により表される所望の周波数遷移を示す第２
のデジタル信号を提供する、デジタルスケーリング手段
と、 そのデジタルスケーリング手段に接続され、所定の位相
同期ループ中心周波数を表す第３のデジタル信号に前記
第２のデジタル信号を加算する、デジタル加算手段であ
って、前記帯域内周波数変調信号に応じて周波数除数Ｎ
を修正することにより前記位相同期ループ周波数を変調
させるように第４のデジタル信号を前記分周手段に提供
する、デジタル加算手段と を備えていることを特徴とする、位相同期ループ周波数
シンセサイザ。 - 【請求項２】予めプログラムされた周波数遷移値に応じ
て前記第２のアナログスケーリング手段と前記デジタル
スケーリング手段とを協働的に調整すると共に前記第１
のアナログスケーリング手段を調整して、前記の予めプ
ログラムされた周波数遷移値のあらゆる値で前記帯域外
成分の利得因子が前記帯域内成分の利得因子と等しくな
るようにする、制御手段を更に備えている、請求項１に
記載の位相同期ループ周波数シンセサイザ。 - 【請求項３】前記デジタルスケーリング手段が、前記第
２のデジタル信号のスケーリングを行いそのスケーリン
グ後の第２のデジタル信号を２進化10進形式で提供する
２進スケーリング手段及び２進−２進化10進変換手段を
備えており、前記第３のデジタル信号が２進化10進形式
のデジタル信号からなる、請求項２に記載の位相同期ル
ープ周波数シンセサイザ。 - 【請求項４】前記周波数変調信号により表される所望の
各周波数遷移毎に所定の出力範囲にわたり前記アナログ
・デジタル変換手段が動作するように前記第２のアナロ
グスケーリング手段及び前記２進スケーリング手段が前
記周波数変調信号の前記帯域内成分のスケーリングを行
う、請求項３に記載の位相同期ループ周波数シンセサイ
ザ。 - 【請求項５】前記２進化10進変換手段と前記デジタル加
算手段との間に挿入されて前記第２のデジタル信号の10
進スケーリングを行う10進スケーリング手段を前記デジ
タルスケーリング手段が更に備えている、請求項４に記
載の位相同期ループ周波数シンセサイザ。
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