KR20020010894A - 스퍼 제거를 가능하게 하는 직접 디지털 주파수 합성 - Google Patents

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Abstract

본 발명은 일반적으로, 적어도 부분적으로 디지털 기술들을 사용하여, 깨끗하고, 정밀하게 변조된 파형들을 발생시키는 개선된 방법들을 제공한다. 본 발명의 일 실시예에 의하면, 수치 주파수와 아날로그 주파수 간의 주파수 에러를 나타내는 디지털 신호를 생성하는 "차동 엔진"이 제공된다. 상기 주파수 에러는 상기 위상 에러를 표시하는 디지털 신호를 생성하기 위하여 디지털적으로 적분될 수 있다. 상기 차동 엔진은 PLL내에 통합될 수 있는데, 상기 아날로그 주파수는 상기 PLL의 VCO의 출력 신호의 주파수이다. 상기 PLL 출력 신호의 직접 변조는 수치적으로 수행될 수 있다. 보조 변조 경로를 더 제공하고 상기 직접 변조 경로와 상기 보조 변조 경로 사이에서 교정을 수행함으로써, 변조 특성들이 루프 대역폭 제약들로부터 분리될 수 있다. 특히, 상기 PLL의 루프 대역폭은 (보통 DDS 기술들과 관련된) 스퍼들을 임의로 저 레벨까지 감소할 정도로 낮게 형성될 수 있다. 상기 PLL의 루프 필터는 디지털 형태로 실현될 수 있다. 디지털 루프 필터를 사용하는 것은 통상 고 해상 DAC의 사용을 필요로 할 것이다. 다양한 기술들이 상기 DAC의 해상도 필요조건들을 감소시키기 위해 설명된다.

Description

스퍼 제거를 가능하게 하는 직접 디지털 주파수 합성{Direct digital frequency synthesis enabling spur elimination}
직접 디지털 주파수 합성(direct digital frequency synthesis, DDFS)는 바라는 신호의 디지털 표시를 발생시키는 단계와, 로직 회로 및/또는 디지털 컴퓨터를 사용하는 단계 및 그다음 디지털-아날로그 변환기(digital-to-analog converter, DAC)를 이용하여 상기 디지털 표시를 아날로그 파형으로 변환하는 단계를 포함한다. 이러한 시스템들은 컴팩트하고 저전력일 수 있으며, 주파수들의 가상적인 순시 스위칭을 가진 매우 정밀한 주파수 해상도를 제공할 수 있다.
공지의 DDFS 시스템이 도 1에 도시된다. 디지털 변조 신호는, 출력이 롬(read-only memory, ROM)으로 인덱스되는 DDS 누산기 로직에 입력된다. 상기 롬의 출력 신호는 DAC에 의해 아날로그 신호로 변환된다. 상기 DAC의 출력 신호는 주기적인 (예를 들어, 사인파) 신호를 생성하기 위하여 필터(미도시)를 사용하여 평활화된다. 도 1의 DDFS는 여기에 참조로써 통합되는, 미국 특허 4,746,880에 예시된다.
다른 DDFS 변형들이 도 2, 도 3 및 도 4에 도시된다. 도 2에서, 도 1의 DDFS는 위상/주파수 검출기(phase/frequency detector, PFD), 아날로그 루프 필터 및 전압 제어 발진기(voltage controlled oscillator, VCO)를 포함하는 종래의 PLL 구조에 통합된다. 도 3에서, 도 2의 롬 및 DAC는 생략되고, 상기 DDS 블록으로부터의 최상위 비트(most significant bit, MSB)는 상기 PFD에 직접 입력된다. 도 4에서, 상기 DDS 블록의 출력 신호는 여기에서 참조로써 통합되는 미국 특허 5,247,469에 설명된 바와 같이 직접 시간 필터를 사용하여 필터링된다.
DDFS의 과제들중 하나는 깨끗하고, 정밀하게 변조된 파형을 발생시키는 것이었다. 제한된 시간 해상도와 에지 미스얼라인먼트 때문에, 불요 출력 신호 천이들("스퍼들(spur)")이 발생된다.
정밀 변조는 또한 PLL을 사용하는 종래의 아날로그 주파수 합성기들에서 문제이다. 상기 PLL이 신호 변조를 드리프트로서 취급하고 상기 변조를 취소하려고 시도하는 문제가 발생된다. 상기 문제를 극복하려는 시도로 고안된 회로 장치들이 도 5 및 도 6에 도시된다. 도 5에서, 가산 노드는 변조 신호가 인가되는 상기 루프 필터 후단에 제공된다. 상기 가산 노드의 상세는 분해도에 도해된다. 유워트(Ewart) 변조기를 도시한 도 6에서, 저항성 분주기 망이 상기 루프 필터의 접지 기준에 삽입되고, 변조 신호가 도시된 바와 같이 상기 저항성 분주기 망에 인가된다. 실제로, 상기 루프 필터의 접지 기준은 상기 변조 신호에 의해 쉬프트되고, 이것은 상기 변조량 만큼 쉬프트되는 상기 루프 필터의 출력 신호를 초래한다. 도 7에서, 변조 신호는 상기 루프 필터 회로의 노드에 용량성으로 연결된다. 상기 회로 장치들은 DDS의 이점들을 누리지 않는다.
DDS의 이점들을 가지지만 깨끗하고, 정밀하게 변조된 파형을 발생시킬 수 있는 합성기에 대한 요구가 존재한다.
본 발명은 직접 디지털 주파수 합성에 관한 것이다.
도 1은 공지의 DDFS의 블록도이다.
도 2는 DDS를 이용한 공지의 PLL의 블록도이다.
도 3은 DDS를 이용한 공지의 대안적인 PLL의 블록도이다.
도 4는 직접 시간 필터를 이용한 DDS 합성기의 블록도이다.
도 5는 하나의 공지 변조 기술을 도해한 합성기의 부분의 회로도이다.
도 6은 다른 공지 변조 기술을 도해한 합성기의 부분의 회로도이다.
도 7은 또 다른 공지 변조 기술을 도해한 합성기의 부분의 회로도이다.
도 8은 합성기에서 사용하기 위한 디지털 "차동 엔진"의 도면이다.
도 9는 도 8의 DDS 블록을 더 상세히 도해한 도면이다.
도 10은 도 8의 데이터 샘플 블록을 더 상세히 도해한 도면이다.
도 11은 도 10의 데이터 샘플 블록의 동작을 도해한 타이밍도이다.
도 12는 도 10의 데이터 샘플 블록의 가능한 임시 준안정 상태를 도해한 타이밍도이다.
도 13은 도 8의 차동 엔진을 이용한 기본 PLL 구조의 도면이다.
도 14는 디지털 변조 입력과 보조 변조 경로를 구비한 PLL 구조의 도면이다.
도 15는 수정된 PLL 구조의 도면이다.
도 16은 DAC가 다음에 오는 디지털 루프 필터를 구비한 PLL 구조의 도면이다.
도 17은 디지털 FIR 필터가 교정하는데 사용되는 PLL 구조의 도면이다.
도 18은 도 16의 것과 유사하지만 DAC에 연결된 보조 변조 경로를 구비한 PLL의 도면이다.
도 19는 비교적 저 해상도의 차동 DAC를 이용한 PLL 구조의 도면이다.
도 20은 도 19의 PLL에서 사용될 수 있는 아날로그 적분기의 도면이다.
도 21은 프리셋 회로를 구비한 PLL 구조의 도면이다.
도 22는 다른 PLL 구조의 도면이다.
도 23은 도 22의 PLL 구조의 대안적인 구성의 도면이다.
본 발명은 일반적으로, 적어도 부분적으로 디지털 기술들을 사용하여, 깨끗하고, 정밀하게 변조된 파형들을 발생시키는 개선된 방법들을 제공한다. 본 발명의 일 실시예에 의하면, 수치 주파수와 아날로그 주파수 간의 주파수 에러를 나타내는 디지털 신호를 생성하는 "차동 엔진"이 제공된다. 상기 주파수 에러는 상기 위상 에러를 표시하는 디지털 신호를 생성하기 위하여 디지털적으로 적분될 수 있다. 상기 차동 엔진은 PLL내에 통합될 수 있는데, 상기 아날로그 주파수는 상기 PLL의 VCO의 출력 신호의 주파수이다. 상기 PLL 출력 신호의 직접 변조는 수치적으로 수행될 수 있다. 보조 변조 경로를 더 제공하고 상기 직접 변조 경로와 상기 보조 변조 경로 사이에서 교정을 수행함으로써, 변조 특성들이 루프 대역폭 제약들로부터 분리될 수 있다. 특히, 상기 PLL의 루프 대역폭은 (보통 DDS 기술들과 관련된) 스퍼들(spurs)을 임의로 저 레벨까지 감소할 정도로 낮게 형성될 수 있다. 상기 PLL의 루프 필터는 디지털 형태로 실현될 수 있다. 디지털 루프 필터를 사용하는 것은 통상 고 해상 DAC의 사용을 필요로 할 것이다. 다양한 기술들이 상기 DAC의 해상도 필요조건들을 감소시키기 위해 설명된다.
이제 도 8을 참조하면, 본 발명의 일 태양에 의한 차동 엔진의 도면이 도시된다. 상기 차동 엔진의 전체 기능은 아날로그 주파수와 수치 주파수 간의 주파수 에러와 (선택적으로) 위상 에러를 나타내는 디지털 데이터 스트림들을 생성하는 것이다. 기준 클록 및 수치 주파수가 DDS 블록으로 입력된다. 상기 기준 클록과 아날로그 주파수에 응답하여, 상기 DDS 블록은 상기 수치 주파수를 나타내는 디지털 스트림을 출력한다. 유사하게, 상기 기준 클록과 아날로그 주파수는 데이터 샘플 블록에 입력된다. 응답으로, 상기 데이터 샘플 블록은 상기 아날로그 주파수를 나타내는 디지털 스트림을 출력한다. 상기 2개의 디지털 스트림들은 반대 극성들을 가지고 가산된다. 결과로서 생기는 합은 상기 아날로그 주파수와 상기 수치 주파수 간의 주파수 에러를 나타내는 디지털 스트림이고, 상기 디지털 스트림은 +1, -1 및 0의 값들을 갖는다. 상기 아날로그 주파수 및 상기 수치 주파수가 같다면, 상기 주파수 에러를 나타내는 상기 디지털 스트림은 모두 0일 것이다. 상기 주파수 에러의 디지털 적분은 상기 아날로그 주파수와 상기 수치 주파수 간의 상기 위상 에러를 나타내는 디지털 스트림을 생성하기 위하여 디지털 적분기를 사용하여 수행될 수 있다.
상기 DDS 블록은 예를 들어, 도 9에 도시된 단순한 누산기로서 실현될 수 있다. 대안적으로, 상기 DDS 블록은 1차 대신 2차 일 수 있다. 상기 데이터 샘플 블록은 도 10에 도시된 바와 같이 실현될 수 있다. 도해된 실시예에서, 상기 클록 신호들의 비는 불과 더 빠른 클록의 하나의 상승 에지가 더 느린 클록의 단일 주기 동안 일어날 정도라고 가정된다. 다른 실시예들에서, 상기 가정은 적용될 필요가 없다.
상기 캡쳐 회로는 입력부(1001)와 출력부(1003)를 포함한다. 상기 입력부는 에러들을 최소화하도록 신중히 매치되어야하는 2개의 부분들 Ch1과 Ch2를 포함한다. 각 부분은 직렬로 연결된 2개 이상의 D 플립플롭들의 체인을 포함한다. 다음 설명에서, 동일한 참조번호들이 각 플립플롭들 자신들과 그들의 각 출력 신호들을 지시하는데 사용될 것이다.
각 부분내에서, 상기 체인내의 첫번째 플립플롭은 샘플링된 클록 신호(Fx)에 의해 클록킹된다. 상기 체인에서의 다음 플립플롭들은 샘플링 클록 신호(Fs)에 의해 클록킹된다. 상부에 있는 첫번째 플립플롭(Q1)의 D 입력은 상기 제1 플립플롭의출력에 연결된다. 하부에 있는 첫번째 플립플롭의 D 입력은 상부에 있는 첫번째 플립플롭의 Q 출력에 연결된다. 양 부분들에 있는 남은 플립플롭들은 직렬로, 즉, Q가 D에, Q가 D에 연결된다.
상기 입력부의 기능은 1) 상기 클록 신호(Fx)의 상승 에지에서 천이하는, 서로 논리 역들인 2개의 신호들을 생성하고; 2) 상기 클록 신호(Fs)의 상승 에지에서 상기 2개의 신호들의 값들을 래치하며; 3) 한 클록으로부터 다음 클록까지 천이들을 검출하는 것이다. 중간 단들(Q3, Q4)은 상기 2개의 클록 신호들의 비동기에 기인하는 준안정성을 최소화하는데 요구될 수 있고, 사실상 이러한 다중 단들은 특정 설계에서 바람직할 수 있다.
상기 출력부들은 예시적인 실시예에서, 3개의 2-입력 낸드 게이트들(NAND gates)을 포함한다. 각 낸드 게이트들(N1, N2)은 상기 입력부들의 최종 플립플롭 단들의 D 및에 연결된다. 상기 낸드 게이트들(N1, N2)의 출력 신호들은 상기 캡쳐 회로의 최종 출력을 형성하기 위하여 추가 낸드 게이트(N3)에서 결합된다.
상기 출력부의 기능은 상기 2개의 입력부들에 의해 형성된 2개 채널들 중 어느 하나에서 하나의 샘플 클록으로부터 다음 클록까지 입력 클록 신호 레벨에서의 변화를 검출하는 것이다. 상기 2개의 입력부들은 핑-퐁 방식으로 교대로 상기 입력 클록 신호 레벨에서의 변화들을 검출하는데 작용한다.
도 10의 상기 캡쳐 회로의 동작은 도 11의 타이밍도를 참조하여 더 완전히 이해될 수 있다. 상기 2개 채널들의 첫번째 단들은 상기 입력 클록 신호의 상승 에지들과 대략 일치하는 (그러나 약간 지연되는) 역 신호들 Q1 및 Q2를 형성한다. 신호들 Q3 및 Q4는 상기 샘플 클록에 따라, 각각 신호들 Q1 및 Q2를 샘플림함으로써 형성된다. 신호들 Q5 및 Q6은 각각 상기 신호들 Q3 및 Q4의 지연된 복제본이다. 상기 낸드 게이트들은 함께 논리 기능을 실현한다.
도 11의 예에서, 도해된 신호들은 모두 구형파 신호들로 이상화된다. 실제로, 상기 신호들은 유한한 상승 및 하강 시간들을 가질 것이다. 상기 신호들 Q1 및Q2의 상기 유한한 상승 및 하강 시간들과 상기 회로의 비동기의 가능한 효과는 도 12에 도해된 바와 같이, 준안정성이다. 여기에서 상기 신호들 Q3 및 Q5와 상기 신호들 Q4 및 Q6는 한 사이클 동안 각각 부정상태에 있다. 그러나, 상기 결정이 우선 "가까스로 모면하는 것(close call)"이었기 때문에, 상기 회로의 전체 동작에 대한 우발적인 잘못된 결정의 영향은 무시해도 좋다. 불안정성의 시간 윈도우는 상기 경로에서의 전체 이득을 증가시킴으로써 감소된다. Q3 및 Q9에서의 이득이 허용할 수 있는 레벨까지 에러의 개연성을 감소시키기에 충분하다면, 아무런 부가 회로도 요구되지 않는다. 만약 그렇지 않다면, 부가 회로가 상기 이득을 증가시키기 위해 요구될 것이다.
상기 데이터 샘플 블록이 도 10에 도시된 바와 같이 실현된다면, 그다음 상기 DDS 블록이 2차라면, 상기 디지털 스트림들은 상기 아날로그 주파수와 상기 수치 주파수가 정확하게 일치할 때조차 정확히 매치하지 않을 것이다. 그럼에도 불구하고, DDS 블록의 2차 구성은 음색 노이즈를 감소시키는데 유익할 수 있다.
도 8의 차동 엔진은 도 13에 도시된 바와 같이 기본 PLL을 실현하는데 사용될 수 있다. 상기 위상 에러 신호는 풀-업 전류 소스와 풀-다운 전류 소스를 구비한 전하 펌프에 입력된다. 상기 디지털 위상 에러 스트림의 전류 값에 따라, 하나 또는 다른 전류 소스가 활성화되거나, 아무런 전류 소스도 활성화되지 않는다. 상기 전하 펌프의 출력 신호는 루프 필터에 입력된다. 상기 루프 필터의 출력은 전압-제어 발진기(voltage-controlled oscillator, VCO)에 입력된다. 마지막으로, 상기 VCO의 출력은 상기 루프를 단락시키는, 상기 아날로그 주파수로서 상기 데이터 샘플 블록에 입력된다.
종래의 위상/주파수 검출기(PFD)를 사용한 PLL과 비교하여, 도 13의 PLL은 원활한 락(lock)을 달성하고 "락을 놓치지(slip lock)" 않을 것이라는 장점을 갖는다.
도 13의 PLL에 있어서, 상기 수치 주파수는 변조를 달성하기 위하여 변조될 수 있다. 상기 "직접 변조"는 종래 기술과 관련하여 설명된 바와 같이 루프 대역폭 제약들에 좌우된다. 도 14를 참조하면, 개선된 변조 특성들을 갖는 PLL이 도시된다. 수치 변조 입력은 직접 변조를 위해 상기 차동 엔진에 인가된다. 더욱이, 상기 수치 변조 입력은 DAC에 입력된다. 상기 DAC에 의해 생성된 출력 전압은 상기 루프 필터의 노드에 인가된다. 도 13의 PLL은 상기 직접 변조 이득이 상기 부가 변조 경로에서 정확히 매치한다면, 상기 PLL의 출력 주파수는 폐-루프 변조 전압을 변경시키기 않고 변경될 수 있다. 차례로 이러한 특성은 변조가 루프 대역폭 제약들에 좌우되지 않는다는 것을 암시한다. 상기 루프 대역폭은 예를 들어 DDS 스퍼들이 어떤 바라는 레벨 아래로 필터링되도록 허용하는, 임의의 저 레벨로 설정될 수 있다.
도 15를 참조하면, 상기 직접 변조 이득이 상기 보조 변조 경로에서 매칭되도록 허용하기 위하여, 승산기가 제공된다. 상기 승산기는 상기 DAC에의 적용 전에 스케일 인자를 상기 수치 변조 입력에 인가한다. 적합한 스케일 인자가 결정될 수 있는 방법은 앞으로 설명된다.
여전히 도 15를 참조하면, 저 루프 대역폭을 달성하기 위하여 (예를 들어,스퍼 감소를 위하여), 대용량 커패시터들이 상기 루프 필터내에 사용되는 것이 요구된다. 대용량 커패시터들은 부피가 크고 비싸다. 더욱이, 대용량 커패시터들의 상기 VI 특성들은 유전성 흡수 때문에 바람직하지 않은 비-선형성들을 나타낸다. 그대신에 저 루프 대역폭은 상기 분리된 변조 경로가 생략되었던, 도 16에 도시된 바와 같이 DAC가 다음에 오는 디지털 루프 필터를 사용하여 획득될 수 있다.
도 17을 참조하면, 이전에 설명된 상기 스케일 인자는 디지털 필터를 사용하여 최대 주파수 스텝을 측정함으로써 결정될 수 있다. 그렇게 하기 위하여, 최소 수치 주파수가 우선 상기 차동 엔진에 인가된다. 그다음 상기 최대 수치 주파수가 인가된다. 상기 차동 엔진에 의해 생성된 주파수 에러 신호는 예를 들어, 유한 임펄스 응답 필터(finite impulse response filter, FIR)를 사용하여 필터링된다. 상기 FIR 필터는 상기 최대 주파수 스텝을 측정한다. 적합한 스케일 인자는 관찰된 최대 주파수 스텝을 바라는 최대 주파수 스텝으로 나눔으로써 결정될 수 있다. 바람직하기로는, 상기 스케일 인자의 계산은 여러번 반복된다. 각 연속적인 반복 동안, 상기 스케일 인자를 위해 획득된 값이, 정확한 매칭을 위해 요구되는 상기 스케일 인자를 더욱더 면밀히 근사화할 것이다. 교정은 파워-온시 수행될 수 있고 그후 때때로 또는 요구될 때 선택적으로 수행될 수 있다.
도 18을 참조하면, DAC 다음에 오는 디지털 필터의 경우에 있어서, 상기 보조 변조 경로는 가산 DAC를 사용하여 달성될 수 있다. 아날로그 변조 신호가 상기 디지털 루프 필터의 출력과 함께 상기 DAC에 직접 입력된다. 도 18의 실시예는 대용량 커패시터들에 대한 필요를 회피한다. 그러나, 애플리케이션 필요조건들에 따라, 도 18의 실시예는 고해상 DAC를 필요로 할 수 있다. 예를 들어, 40MHz/V의 감도를 갖는 VCO의 경우에 있어서, 정확성이 요망된다면, 20 비트 DAC가 요구될 것이다. 이러한 해상도는 달성하기 어렵고 비싸다. 다양한 상이한 기술들이 상기 DAC의 해상도 필요조건들을 감소시키는데 사용될 수 있다. 이러한 2가지 기술들이 도 19 및 도 21에 각각 도해된다.
도 19를 참조하면, 고해상 DAC에 대한 필요가 아날로그 적분기가 다음에 오는 차동 DAC를 사용하여 회피될 수 있다. 도 18에서의 20 비트 DAC와 비교하여, 도 19의 실시예에 있어서, 상기 DAC는 예를 들어, 12 비트 시그마-델타(Sigma-Delta) DAC일 수 있다. 상기 아날로그 적분기는 도 20에 도시된 바와 같이 적분 커패시터에 연결된 전하 펌프로서 실현될 수 있다.
도 21을 참조하면, 전하 펌프는 동조 커패시터와 프리셋(PRESET) 입력과 관련된다. 변조 DAC로부터의 전압은 상기 동조 커패시터의 하부 극에 저항성 분주기를 통하여 인가된다. 상기 변조 DAC로부터의 전압이 상기 저항성 분주기에 의해 많이 감쇠된다면, 상기 DAC는 예를 들어, 14 비트와 같이, 비교적 저 해상도일 수 있다. 도 21에 있어서, 도 19에서와 같이, 상부(주 루프) DAC는 바라는 전압의 미분계수를 생성하는 차동 DAC인데, 그 미분 계수는 상기 VCO에 인가되는 전압을 생성하기 위하여 상기 전하 펌프와 커패시터의 동작에 의해 적분된다. 도 21의 회로는, 예를 들어, 송신기가 짧은 버스트를 전송하기 위하여 특정 대역으로 점프하는 셀룰러 애플리케이션에 특히 적합하다. 그렇게 하기 위하여, 프리셋 신호는 상기 PLL이 바라는 대역으로 점프하도록 하기 위하여 상기 프리셋 회로에 인가된다. 상기 프리셋 신호는 그다음 제거되고, 그후 버스트가 전송된다. 그다음 동일한 시퀀스의 사건들이 머지 않아 나중에 반복된다. 도 21의 회로는 동작의 시간-다중화된 방법을 가정한 것인데, 이것은 상기 동조 커패시터의 누설이 장시간에 걸쳐 주파수 드리프트를 초래할 것이기 때문이다.
더 나은 노이즈 특성들과 낮은 드라이버 필요조건들은 도 22에 도시된 수정된 회로를 사용하여 달성될 수 있다. 도 22의 회로는 도 7의 것과 유사한 변조 주입 스킴을 사용한다. 도 22를 참조하면, 차동 엔진은 VCO에 의해 생성된 아날로그 주파수와 변조된 수치 주파수 비트스트림을 수신한다. 상기 차동 엔진의 출력 신호는 DAC가 다음에 오는, 디지털 필터를 사용하여 필터링된다. 예시적인 실시예에 있어서, 상기 DAC는, 주기가 상기 인가된 전압에 따라 변조되는 파형을 출력하는 시그마-델타 DAC이다. 상기 DAC의 출력 신호는 저항을 통하여 적분 커패시터(C2)로 인가된다(아무런 전하 펌프 전류 소스들도 사용되지 않는다). 상기 적분 커패시터 상에 저장된 전압은 상기 VCO에 인가된다.
분리된 변조 경로가 이전에 설명된 원리들에 따라 변조 전압을 상기 회로에 주입하는데 사용된다. 디지털 변조 신호는 변조 DAC(또한 시그마-델타)에 인가된다. 상기 변조 DAC의 출력 신호는 도 7의 방법을 따라 상기 적분 커패시터()와 함께 용량성 분주기 망을 형성하는, 커패시터()에 저항을 통하여 인가된다. 상기 변조 경로에서의 직렬 RC 결합은 상기 변조 DAC의 출력 신호에 대해 바람직한 필터링 효과를 갖는다.
변조가 상기 회로내의 2개의 상이한 지점들에서 상기 주 루프와 상기 분리된변조 경로를 통하여 주입된다는 것을 주목하라. 상기 변조가 변경될 때, 그것은 동시에 상기 2개의 상이한 지점들에서 변경된다. 적합한 동작을 보장하기 위하여, 상기 분리된 변조 경로로부터 상기 주 루프까지 상기 변조 신호의 부분을 "투입(dose)"할 필요가 있다. 상기 투입(dosing)을 달성하기 위하여, 상기 분리된 변조 경로의 변조 입력 신호는 인자 K만큼 스케일링되고 상기 주 루프의 가산 DAC로 입력된다. 예시적인 실시예에 있어서,이다.
도 23을 참조하면, 대안적인 실시예에 있어서, 상기 투입은 상기 변조 경로에서 상기 DAC의 출력으로부터 상기 적분 커패시터의 상부 극에 연결된 저항(R2)을 사용하여 수행될 수 있다. 예시적인 실시예에서,이다.

Claims (33)

  1. 아날로그 신호 합성 방법에 있어서,
    수치 주파수에 응답하여 제1 디지털 비트 스트림을 생성하기 위하여 디지털 로직을 사용하는 단계;
    제2 디지털 비트 스트림을 생성하기 위하여 아날로그 주파수 신호를 샘플링하는 단계; 및
    상기 수치 주파수와 상기 아날로그 주파수 간의 주파수 차이와 위상 차이 중 적어도 하나를 나타내는 디지털 신호를 생성하기 위하여 상기 제1 및 제2 비트 스트림들을 결합하는 단계를 포함하는 것을 특징으로 하는 아날로그 신호 합성 방법.
  2. 제1항에 있어서, 제어 발진기를 구비한 위상동기루프의 순방향 루프를 구동하기 위하여 상기 디지털 신호를 사용하는 단계를 포함하며, 상기 제어 발진기는 상기 아날로그 주파수 신호를 생성하는 것을 특징으로 하는 아날로그 신호 합성 방법.
  3. 제2항에 있어서, 보조 변조 경로를 상기 순방향 루프내의 회로 노드에 연결하는 단계를 포함하는 것을 특징으로 하는 아날로그 신호 합성 방법.
  4. 제3항에 있어서, 상기 보조 변조 경로는 스케일링 동작을 포함하고, 스케일인자를 결정하기 위하여 교정을 수행하는 단계와 상기 스케일링 동작에서 상기 스케일 인자를 사용하는 단계를 더 포함하는 것을 특징으로 하는 아날로그 신호 합성 방법.
  5. 제4항에 있어서, 상기 스케일 인자는 상기 위상동기루프의 직접 변조 이득과 상기 보조 변조 경로의 이득이 실질적으로 동일하도록 결정되는 것을 특징으로 하는 아날로그 신호 합성 방법.
  6. 제3항에 있어서, 상기 위상동기루프는 아날로그 루프 필터를 포함하고, 상기 보조 변조 경로를 상기 아날로그 루프 필터내의 노드에 연결하는 단계를 포함하는 것을 특징으로 하는 아날로그 신호 합성 방법.
  7. 제3항에 있어서, 상기 위상동기루프는 디지털 루프 필터를 포함하고, 상기 보조 변조 경로를 상기 디지털 루프 필터 후단의 노드에 연결하는 단계를 포함하는 것을 특징으로 하는 아날로그 신호 합성 방법.
  8. 제7항에 있어서, 상기 위상동기루프는 상기 디지털 루프 필터의 출력 신호에 연결된 디지털-아날로그 변환기를 포함하고, 상기 보조 변조 경로를 상기 디지털-아날로그 변환기의 입력에 연결하는 단계를 포함하는 것을 특징으로 하는 아날로그 신호 합성 방법.
  9. 제8항에 있어서, 상기 위상동기루프는 프리셋 신호와 동조 커패시터를 포함하고, 상기 디지털-아날로그 변환기의 출력 신호를 상기 동조 커패시터의 일 극에 연결하는 단계를 더 포함하는 것을 특징으로 하는 아날로그 신호 합성 방법.
  10. 제9항에 있어서, 상기 출력 신호를 상기 동조 커패시터에 연결하기 전에 상기 디지털-아날로그 변환기의 출력신호를 감쇠하는 단계를 포함하는 것을 특징으로 하는 아날로그 신호 합성 방법.
  11. 제8항에 있어서, 상기 디지털-아날로그 변환기는 실질적으로 입력 신호의 변화율에 비례하는 출력신호를 생성하는 차동 디지털-아날로그 변환기이고, 상기 출력 신호의 아날로그 적분을 수행하는 단계를 더 포함하는 것을 특징으로 하는 아날로그 신호 합성 방법.
  12. 주파수 합성 회로에 있어서,
    수치 주파수에 응답하여 제1 디지털 비트 스트림을 생성하기 위한 디지털 로직;
    제2 디지털 비트 스트림을 생성하기 위하여 아날로그 주파수 신호를 샘플링하기 위한 수단; 및
    상기 수치 주파수와 상기 아날로그 주파수 간의 주파수 차이와 위상 차이 중적어도 하나를 나타내는 디지털 신호를 생성하기 위하여 상기 제1 및 제2 비트 스트림들을 결합하기 위한 수단을 포함하는 것을 특징으로 하는 주파수 합성 회로.
  13. 제12항에 있어서, 제어 발진기를 구비한 위상동기루프를 더 포함하고, 상기 디지털 신호는 상기 위상동기루프의 순방향 루프를 구동하는데 사용되고 상기 제어 발진기는 상기 아날로그 주파수 신호를 생성하는 것을 특징으로 하는 주파수 합성 회로.
  14. 제13항에 있어서, 상기 순방향 루프내의 회로 노드에 연결된 보조 변조 경로를 더 포함하는 것을 특징으로 하는 주파수 합성 회로.
  15. 제14항에 있어서, 상기 보조 변조 경로는 상기 위상동기루프의 직접 변조 이득과 상기 보조 변조 경로의 이득을 매칭시키기 위한 스케일러를 포함하는 것을 특징으로 하는 주파수 합성 회로.
  16. 제14항에 있어서, 상기 위상동기루프는 아날로그 루프 필터를 포함하고, 상기 보조 변조 경로는 상기 아날로그 루프 필터내의 노드에 연결되는 것을 특징으로 하는 주파수 합성 회로.
  17. 제14항에 있어서, 상기 위상동기루프는 디지털 루프 필터를 포함하고, 상기보조 변조 경로는 상기 디지털 루프 필터 후단의 노드에 연결되는 것을 특징으로 하는 주파수 합성 회로.
  18. 제17항에 있어서, 상기 위상동기루프는 상기 디지털 루프 필터의 출력 신호에 연결된 디지털-아날로그 변환기를 포함하고 상기 보조 변조 경로는 상기 디지털-아날로그 변환기의 입력에 연결되는 것을 특징으로 하는 주파수 합성 회로.
  19. 제18항에 있어서, 상기 위상동기루프는 프리셋 신호와 동조 커패시터를 포함하고, 상기 디지털-아날로그 변환기의 출력 신호는 상기 동조 커패시터의 일 극에 연결되는 것을 특징으로 하는 주파수 합성 회로.
  20. 제19항에 있어서, 상기 디지털-아날로그 변환기의 출력은 저항성 분주기를 통해 상기 동조 커패시터에 연결되는 것을 특징으로 하는 주파수 합성 회로.
  21. 제19항에 있어서, 상기 프리셋 회로는 동조 커패시터를 포함하고, 상기 디지털-아날로그 변환기의 출력 신호는 상기 동조 커패시터의 일 극에 연결되는 것을 특징으로 하는 주파수 합성 회로.
  22. 제18항에 있어서, 상기 디지털-아날로그 변환기는 차동 디지털-아날로그 변환기이고, 상기 디지털-아날로그 변환기의 출력 신호의 아날로그 적분을 수행하는아날로그 적분기를 더 포함하는 것을 특징으로 하는 주파수 합성 회로.
  23. 위상동기루프에 있어서,
    아날로그 파형과 바라는 파형 간의 차이 양을 나타내는 출력 비트스트림을 생성하기 위하여, 주파수 속성과 바라는 파형을 나타내는 입력 비트스트림을 가지는 아날로그 파형에 응답하는 수단;
    필터링된 아날로그 차동 신호를 생성하는 데 협력하는 필터 및 디지털-아날로그 변환기;
    상기 아날로그 파형을 생성하는 제어 발진기; 및
    상기 필터링된 아날로그 차동 신호와 상기 제어 발진기의 입력 단자를 연결하는 제1 커패시터를 포함하는 것을 특징으로 하는 위상동기루프.
  24. 제23항에 있어서, 상기 필터는 디지털 필터인 것을 특징으로 하는 위상동기루프.
  25. 제23항에 있어서, 상기 제1 커패시터는 회로 기준 전위에 연결된 일 극을 구비한 분로(shunt) 커패시터인 것을 특징으로 하는 위상동기루프.
  26. 제23항에 있어서, 변조 신호를 상기 위상동기루프의 주 루프에 주입하기 위한 분리된 변조 경로를 더 포함하고, 상기 분리된 변조 경로내에 생성된 변조 신호는 적어도 상기 제1 커패시터에 의해 상기 제어 발진기의 입력 단자에 연결되는 것을 특징으로 하는 위상동기루프.
  27. 제26항에 있어서, 상기 제1 커패시터와 함께 용량성 분주기를 형성하는 제2 커패시터를 더 포함하고, 상기 변조 신호는 상기 용량성 분주기를 통해 상기 제어 발진기의 입력 단자에 인가되는 것을 특징으로 하는 위상동기루프.
  28. 제27항에 있어서, 상기 제2 커패시터는 직렬 커패시터인 것을 특징으로 하는 위상동기루프.
  29. 제28항에 있어서, 상기 제2 커패시터에 직렬로 연결된 저항을 더 포함하는 것을 특징으로 하는 위상동기루프.
  30. 제29항에 있어서, 상기 필터링된 아날로그 차동 신호는 저항을 통해 상기 제1 커패시터에 인가되는 것을 특징으로 하는 위상동기루프.
  31. 제26항에 있어서, 상기 분리된 변조 경로와 상기 위상동기루프의 주 루프 사이에 바이패스 경로를 더 포함하고, 상기 바이패스 경로는 상기 제2 커패시터를 바이패스시키는 것을 특징으로 하는 위상동기루프.
  32. 제31항에 있어서, 상기 바이패스 경로는 디지털 스케일러를 포함하는 것을 특징으로 하는 위상동기루프.
  33. 제31항에 있어서, 상기 바이패스 경로는 저항을 포함하는 것을 특징으로 하는 위상동기루프.
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