JP4452410B2 - スプアを制限できる直接ディジタル周波数合成 - Google Patents

Description

【０００１】
本発明は、直接ディジタル周波数合成に関する。
【０００２】
直接ディジタル周波数合成（Direct Digital Frequency Synthesis：DDFS）は、論理回路および／またはディジタルコンピュータを利用した所望の信号のディジタル表現の生成、および、これに引き続く、ディジタル−アナログ変換器（ＤＡＣ）を利用したディジタル表現のアナログ波形への変換からなる。このようなシステム、コンパクトで低消費電力であり、かつ、極めて細かい周波数の分解能に、仮想的に瞬時の周波数切換えをもたらすことができる。
【０００３】
既知のＤＤＦＳシステムを図１に示す。ディジタル変調信号は、ＤＤＳアキュムレータロジックに入力され、その出力が、読み出し専用メモリ（ＲＯＭ）の索引となる。ＲＯＭの出力信号は、ＤＡＣによりアナログ信号に変換される。ＤＡＣの出力信号は、フィルタ（図示せず）により平滑化され、周期的な（たとえば正弦曲線）の信号が生成され得る。図１に示すＤＤＦＳは、引用によりここに取り込まれた米国特許第47,467,880号に例示されている。
【０００４】
他のＤＤＦＳの変形例を、図２、図３および図４に示す。図２においては、図１のＤＤＦＳが、位相／周波数検出器（ＰＦＤ）、アナログループフィルタおよび電圧制御発振器（ＶＣＯ）を有する典型的なＰＬＬ（位相同期ループ）構造と一体化されている。図３においては、図２に示すＲＯＭおよびＤＡＣが省略され、ＤＤＳからの最上位ビット（ＭＳＢ）が直接ＰＦＤに入力されている。図４においては、引用によりここに取り込まれた米国特許第5,247,469号に記載されたように、ＤＤＳブロックの出力信号がダイレクトタイムフィルタを用いて濾波されている。
【０００５】
ＤＤＦＳの要求の一つに、きれいで(clean)かつ正確に変調された波形を生成することがある。分解能の時間制限およびエッジの不整列のため、スプリアスな出力信号の変化、つまり、スプア（spur）が生じる。
【０００６】
また、ＰＬＬを用いた典型的なアナログ周波数合成においては、正確に変調することが問題となっていた。この問題は、ＰＬＬが信号の変調をドリフト(drift)として扱い、変調を取り消そうとすることを生じる。この問題を克服する試みにおいて考案された回路構成が、図５および図６に示されている。図５において、ループフィルタに引き続いて、加算ノード（節）が設けられ、そこに変更信号が与えられる。加算ノード（節）の詳細は、拡大図に例示されている。図６においては、Ｅｗａｒｔ変調器が例示され、抵抗デバイダネットワークが、ループフィルタの接地基準(ground reference)に挿入されている。基本的には、ループフィルタの接地基準は、変調信号によりシフトされ、その結果、ループフィルタの出力信号が、変調量によりシフトされる。図７において、変調信号は、ループフィルタの節に、容量的に連結されている。前述した回路は、ＤＤＳの利点を享受していない。
【０００７】
ＤＤＳの利点を持っているが、きれいで、かつ、正確な変調波形を生成できる合成器(synthesizer)の必要性は依然として残っている。
【０００８】
本発明は、概略的に言うと、少なくとも部分的にディジタル技術を利用して、きれいで、かつ、正確な変調波形を生成できる改良した方法を提供する。本発明のある実施態様においては、「差分エンジン(difference engine)」が設けられ、数値周波数とアナログ周波数との間の周波数エラーを表すディジタル信号を生成する。周波数エラーは、ディジタル的に統合され(integrated)、位相エラーを表すディジタル信号を作ることができる。差分エンジンは、アナログ周波数がＰＬＬ中のＶＣＯの出力信号であるようなＰＬＬに一体化することができる。ＰＬＬ出力信号の直接変調も、計算により実現することができる。追加的な変調パスを設けること、および、直接変調パスと追加的変調パスとの間のキャリブレーションにより、変調特性を、ループバンド幅の制限と切り離すことができる。特に、ＰＬＬのループバンド幅は、（通常、ＤＤＳ技術に関連して）スプア(spur)を減じるために、任意の低レベルまで低められている場合がある。ＰＬＬのループフィルタは、ディジタル形式で実現される。ディジタルループフィルタの使用は、通常、高分解能のＤＡＣの利用が求められていた。ＤＡＣに求められる分解能を減じるための種々の手法が記述されている。
【０００９】
図８を参照すると、本発明の一態様にしたがった差分エンジンの図が示されている。差分エンジンの全体的な機能は、周波数エラーを表すディジタルデータストリームを生成すること、および、（随意に）アナログ周波数と数値周波数との間の位相エラーを生成することである。基準クロックおよび数値周波数は、ＤＤＳブロックに入力される。基準クロックおよび数値周波数に応答して、ＤＤＳブロックは数値周波数を表すディジタルストリームを出力する。同様に、基準クロックおよびアナログ周波数は、データサンプルブロックに入力される。これに応答して、データサンプルブロックは、アナログ周波数を表すディジタルストリームを出力する。２つのディジタルストリームは、反対の極性にて合計される。結果として得られた合計は、アナログ周波数と数値周波数との間の周波数エラーを表すディジタルストリームとなり、ディジタルストリームは、＋１、−１、０の値を有する。アナログ周波数と数値周波数とが一致した場合には、周波数エラーを表すディジタルストリームは、全てゼロとなる。周波数エラーのディジタル積分は、ディジタル積分器を利用して実行され、アナログ周波数と数値周波数との間の位相エラーを表すディジタルストリームを生成することができる。
【００１０】
ＤＤＳブロックは、たとえば、図９に示すように、シンプルなアキュムレータ（累算器）として認識できる。また、ＤＤＳブロックは、１次の代わりに２次であっても良い。データサンプルブロックは、図１０に示すように認識できる。図示した実施例においては、クロック信号の比（レシオ）が、低速のクロックの単一の周期で、高速クロックの立上りエッジがせいぜい一つ生じると仮定している。他の実施例においては、この仮定を適用する必要は無い。
【００１１】
捕捉回路は、入力部１００１と出力部１００３とを有する。入力部は、エラーを最小化するために注意深くマッチさせなければならない２つのセクションＣｈ１およびＣｈ２を有している。各セクションは、直列に接続された２以上のＤフリップフロップのチェインを有している。以下の記載では、同一の参照番号は、それぞれフリップフロップ自体およびその対応する出力信号を引用するために用いられる。
【００１２】
各セクションにおいて、チェイン中の第１のフリップフロップは、サンプルされたクロック信号Ｆｘにてクロックされる。上側のセクションにおいて、第１の」フリップフロップＱ１のＤ入力は、当該フリップフロップの￣Ｑ出力（Ｑ出力の反転出力）に連結される。下側のセクションにおいて、第１のフリップフロップのＤ入力は、上側セクションの第１のフリップフロップのＱ出力に連結される。双方のセクションにおいて残りのフリップフロップは直列に（たとえば、ＱからＤに、ＤからＱに）連結されている。
【００１３】
入力部の機能は、１）クロック信号Ｆｘの立上りエッジで変化する、互いに論理的に反転する２つの信号を生成すること、２）クロック信号Ｆｓの立上りエッジで、２つの信号の値をラッチすること、および、３）あるクロックから次のクロックまでの変化を検出することである。中間ステージのＱ３およびＱ４は、２つの信号の非同期による準安定を最小化するために必要となる場合があり、また、実際に、このような多重ステージが、特定の設計においては必要となり得る。
【００１４】
実施例において、出力部分は、３つの２入力ナンド（ＮＡＮＤ）ゲートを含んでいる。ナンドゲートＮ１およびＮ２は、それぞれ、入力セクションの最終ステージのＤ信号および￣Ｑ信号にそれぞれ連結されている。ナンドゲートＮ１およびＮ２の出力信号は、他のナンドゲートＮ３にて合成され、捕捉回路の最終出力が形成される。
【００１５】
出力部分の機能は、２つの入力セクションにより形成された２つのチャンネルの何れかで、あるクロックから次のクロックまでの、入力クロック信号の変化を検出することである。２つの入力セクションは、「ピンポン」状に機能し、入力クロック信号レベルの変化を交互に検出する。
【００１６】
図１０に示す捕捉回路の動作は、図１１のタイミングダイヤグラムを参照することで、より完全に理解されよう。２つのチャンネルの第１ステージは、入力クロック信号の立上りエッジとほぼ一致する（しかしながら僅かに遅れる）反転した信号Ｑ１およびＱ２を形成する。信号Ｑ３およびＱ４は、サンプルクロックにしたがって、信号Ｑ１およびＱ２を、それぞれサンプルすることにより形成される。信号Ｑ５およびＱ６は、それぞれ、信号Ｑ３およびＱ４の、遅延された複製である。ナンドゲート群は、論理関数Ｘ＝（Ｑ３・￣Ｑ５）∪（Ｑ４・￣Ｑ６）を認識する。
【００１７】
図１１の例において、例示された信号は、矩形波信号に全て理想化されている。実際には、有限のライズタイム（立上り時間）とフォールタイム（立下り時間）とを有している。図１２に示すように、信号Ｑ１およびＱ２の有限のライズタイムおよびフォールタイム並びに回路の非同期の結果、準安定が起こり得る。ここでは、信号Ｑ３およびＱ５、並びに、信号Ｑ４およびＱ６が、それぞれ、１サイクルでの間、不確定な状態となる。その結果得られる回路の出力は、正しい場合もあるし、正しくない場合もある。しかしながら、手始めに、この決定が「間一髪(close call)」であったため、回路の全体の動作における、たまたま生じた誤った決定の効果は無視される。パスの全体的な利得を増大させることにより、不安定な時間窓が減じられる。Ｑ３およびＱ４における利得は、ある受け入れ可能なレベルまで、エラーの可能性を減じるのに十分なものであり、付加的な回路は必要ではない。そうでない場合には、利得を高めるために付加的な回路が必要になるであろう。
【００１８】
図１０に示すようなデータサンプルブロックが実現される場合に、ＤＤＳブロックが２次であれば、アナログ周波数と数値周波数とが正確に一致したときでも、ディジタルストリームは正確にマッチしないであろう。にもかかわらず、ＤＤＳブロックの２次構成は、全体の雑音を低減するために有利である。
【００１９】
図８の差分エンジンは、図１３に示すような、基本的なＰＬＬを実現するためにも利用できる。位相エラー信号は、プルアップ電流源およびプルダウン電流源を有するチャージポンプに入力される。ディジタル位相エラーストリームの電流値にしたがって、一方或いは他方の電流源が活性化され、或いは、何れかの電流源も活性化されない。チャージポンプの出力信号は、ループフィルタに入力される。ループフィルタの出力は、電圧制御発振器（ＶＣＯ）に入力される。最終的に、ＶＣＯの出力は、アナログ周波数としてデータサンプルブロックに入力され、ループが閉じられる。
【００２０】
典型的な位相／周波数検出器（ＰＦＤ）を用いたＰＬＬと比較して、図１３に示すＰＬＬは、円滑なロックを達成でき、「スリップロック(slip lock)」を生じさせない。
【００２１】
図１３のＰＬＬにおいて、変調を実現するために、数値周波数が変調されても良い。この「直接変調」は、従来技術に関連して記述したようなループバンド幅の制限を受ける。図１４を参照すると、改良された変調特性を有するＰＬＬが示されている。数値変調入力は、直接変調のために差分エンジンに与えられる。さらに、数値変調入力は、ＤＡＣに与えられる。ＤＡＣにより作られた出力電圧は、ループフィルタの節に与えられる。図１４のＰＬＬは、直接変調利得が、追加的変調パスにおいて正確にマッチする場合に、クローズドループ変調電圧Ｖｍｃｌを変化させることなく、ＰＬＬの出力周波数が変化するような特性を有している。この特性は、順繰りに、変調がループバンド幅の制限を受けないことを伴う。ループバンド幅を任意の低レベルに設定することができ、たとえば、ＤＤＳのスプア(spur)を所望のレベルにまでフィルタダウンすることができる。
【００２２】
図１５を参照すると、直接変調利得が付加的変調パスにおいてマッチできるようにするために、乗算器が設けられている。乗算器は、数値変調を、ＤＡＣへの印加に先立って、スケールファクタに与える。適切なスケールファクタを決める方法は後述する。
【００２３】
図１５を参照すると、（たとえば、スプアを減じるために）低いループバンド幅を実現するために、高い値のキャパシタを、ループフィルタ内で用いる必要がある。大きなキャパシタは、嵩張るし高コストである。さらに、誘電吸収により、大きなキャパシタのＶＩ特性は、望ましくない非線形性を呈する。図１６に示すようなＤＡＣの手前にあるディジタルループフィルタを使う代わりに低いループバンド幅を得ることができ、独立した変調パスが省略される。
【００２４】
図１７を参照すると、先に述べたスケールファクタが、ディジタルフィルタを用いて最大周波数ステップを計測することにより決定され得る。こうするために、まず、最小数値周波数が差分エンジンに与えられる。次いで、最大数値周波数が与えられる。差分エンジンにて生成された周波数エラー信号は、たとえば、有限インパルス応答フィルタ（ＦＩＲフィルタ）を用いて濾波される。ＦＩＲフィルタは最大周波数ステップを計測する。適切なスケールファクタが、所望の最大周波数ステップにより観測される最大周波数ステップを分割することにより、決定され得る。スケールファクタの算出は、反復して何度も行われるのが好ましい。それぞれの連続する反復適用に対して、スケールファクタ用に得られた値は、正確なマッチングのために必要なスケールファクタにより近づく。キャリブレーションは、パワーオン時に実行され、また、その後は間隔を置いて或いは所望のときに随意に行われ得る。図１８を参照すると、ＤＡＣの前にディジタルフィルタがある場合、合計算出ＤＡＣ（加算ＤＡＣ）を用いて、追加的な変調パスを実現しても良い。アナログ変調信号は、ディジタルループフィルタの出力とともに、ＤＡＣに直接入力される。図１８に示す実施例により、高い値を有するキャパシタの使用を回避することができる。しかしながら、適用例の要求にしたがって、図１８の実施例が、高分解能のＤＡＣを必要としても良い。たとえば、４０ＭＨｚ／Ｖの感度を有するＶＣＯの場合に、精度が必要であれば、２０ビットのＤＡＣが必要となる。このような解決法は、達成が困難でありかつ効果である。ＤＡＣの分解能の要求を減じるために種々の異なる手法が利用され得る。このような２つの技術を、図１９および図２１にそれぞれ例示する。
【００２５】
図１９を参照すると、アナログインテグレータ（積分器）の前に差動ＤＡＣ（差分ＤＡＣ）を用いて、高分解能の必要性をなくすことができる。図１８に示す２０ビットＤＡＣと比較して、図１９の実施例では、ＤＡＣは、たとえば、１２ビットのシグマ−デルタＤＡＣでよい。アナログインテグレータ（アナログ積分器）は、図２０に示すように、積分キャパシタに連結されたチャージポンプとして実現され得る。
【００２６】
図２１を参照すると、同調（チューニング）キャパシタおよびプリセット入力と協働する。変調ＤＡＣからの電圧は、抵抗デバイダを介して、同調キャパシタのボトムプレート(bottom plate)に与えられる。変調ＤＡＣからの電圧が、抵抗デバイダにより著しく減衰される場合には、比較的低分解能、たとえば、１４ビットのＤＡＣで役に立ち得る。図２１において、図１９のように、上側（メインループの）ＤＡＣは、所望の電圧の微分係数を生成し、その微分係数は、チャージポンプおよびキャパシタの動作により積分されて、電圧が生成され、ＶＣＯに与えられる。図２１の回路は、たとえば、短いバーストを送信するために、送信機が特定のバンドにジャンプするような、携帯電話への応用に特に適している。このため、プリセット信号がプリセット回路に与えられ、ＰＬＬが所望のバンドにジャンプする。次いで、プリセット信号が除去され、その後、バーストが送信される。次いで、少し後に、同様のイベントのシーケンスが繰り返される。同調キャパシタからの漏れが長期間にわたる周波数のドリフトを生じるため、図２１の回路は、時間多重の動作となっている。
【００２７】
より良いノイズ特性およびより低いドライバ要求は、図２２にしめす変更された回路により実現される。図２２の回路は、図７と同様の、変調導入（modulation injection）の手法を用いている。図２２を参照すると、差分エンジンは、ＶＣＯにて生成されたアナログ周波数および変調された数値周波数のビットストリームを受け入れる。差分エンジンの出力信号は、ディジタルフィルタを用いて濾波され、ＤＡＣに与えられる。例示した実施態様では、ＤＡＣは、与えられた電圧によりその周期が変調されるような波形を出力するシグマ−デルタＤＡＣである。ＤＡＣの出力は、抵抗を介して、積分キャパシタＣ２に与えられる（チャージポンプ電流源は用いられていない）。積分キャパシタに蓄積された電圧はＶＣＯに与えられる。
【００２８】
先に説明した原理にしたがって、独立した変調パスを用いて、変調電圧を回路に導入する。ディジタル変調信号は、変調ＤＡＣ（これもシグマ−デルタ型である）に与えられる。変調ＤＡＣの出力信号は、抵抗を介してキャパシタＣ１に与えられ、図７の手法にならって、積分キャパシタＣ２とともに容電性デバイダネットワーク(capacitive divider network)が形成される。変調パス中の直列のＲＣ結合は、変調ＤＡＣの出力信号に対して、望ましいフィルタ効果を有する。
【００２９】
回路中では２つの異なるポイント、メインループを介して、また、独立した変調パスを介して、変調が導入されていることに注意されたい。変調が変化するときに、同時にこれら２つの異なるポイントが同時に変化する。適切な動作を保証するために、独立した変調パスからメインループに、変調信号の部分を投入することが必要となる。この投入を実現するために、独立した変調パスの変調入力信号は、要素Ｋ、および、メインループの合計算出ＤＡＣ（加算ＤＡＣ）への入力によりスケールが決められている。図示した実施態様では、Ｋ＝Ｃ１／（Ｃ１＋Ｃ２）である。
【００３０】
図２３を参照すると、他の実施例において、上述した投入が、アナログ的に実現されている。ここでは、ＤＡＣの出力から積分キャパシタのトッププレート(top plate)までの変調パスに接続された抵抗Ｒ２が用いられている。この実施例においては、Ｒ１／Ｒ２＝Ｃ１／Ｃ２である。
【図面の簡単な説明】
【図１】 既知のＤＤＦＳを示すブロックダイヤグラムである。
【図２】 ＤＤＳを用いた既知のＰＬＬを示すブロックダイヤグラムである。
【図３】 ＤＤＳを用いた他の既知のＰＬＬを示すブロックダイヤグラムである。
【図４】 ダイレクトタイムフィルタを用いたＤＤＳ合成器を示すブロックダイヤグラムである。
【図５】 ある既知の変調技術を例示する合成器の部分を示す回路図である。
【図６】 他の既知の変調技術を例示する合成器の部分を示す回路図である。
【図７】 さらに他の既知の変調技術を例示する合成器の部分を示す回路図である。
【図８】 合成器にて用いるためのディジタル「差分エンジン」を示すブロックダイヤグラムである。
【図９】 図８のＤＤＳブロックをより詳細に示す図である。
【図１０】 図８のデータサンプルブロックをより詳細に示す図である。
【図１１】 図１０のデータサンプルブロックの動作を示すタイミングダイヤグラムである。
【図１２】 図１０のデータサンプルブロックの生じ得る一時的な準安定状態を示すタイミングダイヤグラムである。
【図１３】 図８に示す差分エンジンを利用した基本的なＰＬＬ構造を示す図である。
【図１４】 ディジタル変調入力および追加的変調パスを有するＰＬＬ構造を示す図である。
【図１５】 変形されたＰＬＬ構造を示す図である。
【図１６】 ＤＡＣの手前にあるディジタルループフィルタを有するＰＬＬ構造を示す図である。
【図１７】 キャリブレーションのためにディジタルＦＩＲフィルタが用いられるＰＬＬ構造を示す図である。
【図１８】 図１６に類似するが、ＤＡＣに連結された追加的変調パスを有するＰＬＬを示す図である。
【図１９】 比較的低分解能の差動ＤＡＣを用いたＰＬＬ構造を示す図である。
【図２０】 図１９に示すＰＬＬで利用可能なアナログ積分器を示す図である。
【図２１】 プリセット回路を有するＰＬＬ構造を示す図である。
【図２２】 他のＰＬＬ構造を示す図である。
【図２３】 図２２のさらに他のＰＬＬ構造を示す図である。

Claims (15)

1. フィルタおよび制御発振器を有する位相同期ループを用いて周波数合成を行う方法であって、
   ダイレクトディジタルシンセサイザ（ＤＤＳ）を用いて、入力信号である数値周波数に対応した第１のディジタルビットストリームを生成し、
   前記制御発振器から出力されたアナログ周波数信号をサンプリングし、前記アナログ周波数信号に対応した第２のディジタルビットストリームを生成し、
   前記第１のディジタルビットストリームおよび前記第２のディジタルビットストリームを組み合わせて、前記数値周波数と前記アナログ周波数信号との間の、周波数差および位相差の少なくとも一方を表すディジタル信号を生成し、
   前記制御発振器に、前記フィルタを介して前記ディジタル信号を入力して、前記数値周波数が表す周波数を有するアナログ波形信号として前記アナログ周波数信号を生成させる、周波数合成方法。
2. 前記制御発振器の入力に、追加的な変調パスが連結されることを特徴とする、請求項１に記載の周波数合成方法。
3. 前記フィルタは、ディジタルループフィルタであり、
   前記位相同期ループが、当該ディジタルループフィルタの出力と前記制御発振器の入力との間にディジタル−アナログ変換器をさらに有し、
   当該ディジタル−アナログ変換器の入力に、追加的な変調パスが連結されることを特徴とする、請求項１に記載の周波数合成方法。
4. 前記追加的な変調パスが、前記位相同期ループの直接変調の利得と、前記追加的な変調パスの利得とのマッチングのため、前記追加的な変調パスの利得を調整するスケーリングの動作をなし、さらに、キャリブレーションを実行してスケールファクタを決定し、かつ、前記スケーリング動作において、当該スケールファクタを利用することを特徴とする、請求項２または３に記載の周波数合成方法。
5. 前記位相同期ループの直接変調の利得と、前記追加的な変調パスの利得とが等しくなるように、前記スケールファクタが決定されることを特徴とする、請求項４に記載の周波数合成方法。
6. 前記ディジタル−アナログ変換器が、入力信号の変化率に比例する出力信号を生成する差分ディジタル−アナログ変換器であり、さらに、当該出力信号のアナログ積分を実行することを特徴とする、請求項３に記載の周波数合成方法。
7. 直接ディジタル周波数合成を行う周波数合成装置であって、
   フィルタおよび制御発振器を有する位相同期ループと、
   入力信号である数値周波数に対応した第１のディジタルビットストリームを生成するダイレクトディジタルシンセサイザと、
   前記制御発振器から出力されたアナログ周波数信号をサンプリングし、前記アナログ周波数信号に対応した第２のディジタルビットストリームを生成する手段と、
   前記第１のディジタルビットストリームおよび前記第２のディジタルビットストリームを組み合わせて、前記数値周波数と前記アナログ周波数信号との間の、周波数差および位相差の少なくとも一方を表すディジタル信号を生成する手段とを備え、
   前記制御発振器に、前記フィルタを介して前記ディジタル信号を入力して、前記数値周波数が表す周波数を有するアナログ波形信号として前記アナログ周波数信号を生成する、周波数合成装置。
8. 前記制御発振器の入力に、追加的な変調パスが連結されることを特徴とする、請求項７に記載の周波数合成装置。
9. 前記フィルタは、ディジタルループフィルタであり、
   前記位相同期ループが、当該ディジタルループフィルタの出力と前記制御発振器の入力との間にディジタル−アナログ変換器をさらに有し、
   当該ディジタル−アナログ変換器の入力に、追加的な変調パスが連結されることを特徴とする、請求項７に記載の周波数合成装置。
10. 前記追加的な変調パスが、前記位相同期ループの直接変調の利得と、前記追加的な変調パスの利得とのマッチングのため、前記追加的な変調パスの利得を調整するスケーラを有することを特徴とする、請求項８または９に記載の周波数合成装置。
11. 前記ディジタル−アナログ変換器が、差分ディジタル−アナログ変換器であり、さらに、当該ディジタル−アナログ変換器の出力信号のアナログ積分を実行するアナログ積分器を備えることを特徴とする、請求項９に記載の周波数合成装置。
12. 直接ディジタル周波数合成を行う周波数合成装置であって、
    制御発振器と、
    ダイレクトディジタルシンセサイザを用いて、入力信号である数値周波数に対応した第１のディジタルビットストリームを生成し、前記制御発振器から出力されたアナログ周波数信号をサンプリングし、前記アナログ周波数信号に対応した第２のディジタルビットストリームを生成し、前記第１のディジタルビットストリームおよび前記第２のディジタルビットストリームを組み合わせて、前記数値周波数と前記アナログ周波数信号との間の、周波数差および位相差の少なくとも一方を表すディジタル信号を生成する差分エンジンと、
    前記差分エンジンの出力側に接続されたディジタルループフィルタと、
    前記ディジタルループフィルタに接続され、アナログ差分信号を生成する第１のディジタル−アナログ変換器と、
    前記第１のディジタル−アナログ変換器の出力に接続され、前記第１のディジタル−アナログ変換器からの出力信号を蓄積する第１のキャパシタと、
    ディジタル変調信号が入力される第２のディジタル−アナログ変換器と、
    前記第２のディジタル−アナログ変換器の出力に接続され、前記第２のディジタル−アナログ変換器からの出力信号を蓄積する第２のキャパシタとを備え、
    前記第２のディジタル−アナログ変換器および前記第２のキャパシタは、追加的な変調パスを構成し、
    前記第１のキャパシタの一端は、前記第２のキャパシタと直列に接続され、かつ、前記第１のキャパシタの他端は接地されており、
    前記制御発振器は、前記第１のキャパシタの出力と前記第２のキャパシタの出力との両方に接続されており、前記第１および第２のキャパシタによって積分された前記第１および第２のディジタル−アナログ変換器の出力信号から生成された制御電圧に基づいて、前記数値周波数が表す周波数を有するアナログ波形信号として前記アナログ周波数信号を生成する、周波数合成装置。
13. 前記第２のキャパシタと直列に連結された第１の抵抗をさらに備えることを特徴とする、請求項１２に記載の周波数合成装置。
14. 前記第２のディジタル−アナログ変換器と前記第１のキャパシタとの間に直列に連結された第２の抵抗をさらに備え、前記第１のディジタル−アナログ変換器からの出力信号は、前記第２の抵抗を介して前記第１のキャパシタに入力されることを特徴とする、請求項１２に記載の周波数合成装置。
15. 第３の抵抗をさらに備え、前記第２のディジタル−アナログ変換器の出力信号は、前記第３の抵抗を介して前記第１および第２のキャパシタの接続点に入力されることを特徴とする、請求項１２に記載の周波数合成装置。

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