JPS62230212A - クロツク再生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はＰＣＭ回線の評価をするためのエラー測定器、
またはシック測定器のｌｉＺ形式（リターン・トウ・ゼ
ロ形式）の入力データよりクロックを抽出するクロック
再生器に関する。

〔従来の技術〕

この種の測定器は、ＰＣＭ回線装置を測定評価する目的
をもつため、ＰＣＭ回線装置よりも大きなジッタ許容値
を有しなりればならず、また、ＲＺデータ形式の入力信
号におりる零連続数もより大きく許容できなければなら
ない。これらの目的を実現するため注入同期形のクロッ
クパルス発振器がすでに考えられている（実公昭５９−
３６２８　）。この発振器のＱを高く設δ１すると、入
力信号のジッタ成分が忠実に応答せず、高域成分の失な
われた信号を発生ずる。逆に発振器のＱを小さく設計す
ると温度の変化によって発振周波数が変化して、ジッタ
成分の少ない入力信号を印加した場合より大きな残留ジ
ッタとなる欠点があった。

また、他の従来技術（昭和４４年電気４学会連合大会２
０８３　ｒデジタルＩＣを使った発振器の実験」）では
第８図のごとく共振器をＮＯＲゲーＩ〜又は静ロゲート
２１［１ｉ１の入出力間に挿入して発振させ、クロック
再生を行っていた。この発振器におけるダンピング抵抗
を小さくすると、発振器のローデツド（負荷）Ｑが下が
るため、温度に対して、共振器の共振周波数が変化しや
すくなる。この場合のＲＺデーク形式の入力信号におけ
る許容される零連続数が少なくなる。

゛、　　　　　　　　またジッタ成分の少ないＲＺ入力
信号を印加した場合、入力信号のジッタより大きな残留
ジ・ツクとなり、ジッタ測定の忠実性が失われる。

一方この発振器におけるダンピング抵抗を大きくすると
負荷Ｑは高くなり、このため入力信号に含まれているジ
ッタの高域成分が失われ、忠実に応答しない欠点があっ
た。

〔発明が解決しようとする問題点〕

本発明の目的は上記欠点を補う、クロック再生器、すな
わち、残留ジッタを小さくし、入力信号に含まれている
ジッタの高域成分を失わず、忠実度の高いクロック信号
を得るようにし、多くの零連続数を許容するようにした
クロック再生器を提供せんとすることにある。

〔問題点を解決するための手段及び作用〕本発明では、
ＲＺ入力信号を切断した状態で、Ｌ　ｏ　ｓＣｏの直列
共振回路を含む発振器の発振周波数を所望の周波数に調
整するための可変容量ダイオードを備えることとし、ロ
ーデツドＱを低くしたＬｏ、Ｇｏの直列共振回路をもつ
発振器を備え、この発振器の出力をＲＺ倍信号同期させ
ることにより、ＲＺ入力信号からのクロック信号を抽出
するようにした。

〔実施例〕

以下図面を用いて本発明を詳述する。

第１図は本発明の一実施例によるクロック再生回路のブ
ロック図である。図において、起動信号口が制御回路に
導入された場合、制御回路は制御信号ハを「０」のレベ
ルに設定する。制御信号が「０」になると、ＲＺ入カデ
ータが入力されていてもゲート旧はとじられ、Ａ点のレ
ベルは「０」となる。このためＯＲゲートＱ２はＬＯ，
Ｃ０％　ＲＯ％　ＣＩ、Ｑ３の遅延時間およびその利得
によって決定される周波数で発振する。このとき発振周
波数は入力ビツトレイトｆｏにロックされておらず、フ
リーランしている。この信号はカウンタ回路に導入され
、計数され、その値は制御回路に導入される。制御回路
はカウンタの出力値と入力ビットレイト（入力周波数ｆ
ｏ）と比較し、その差に相当する値を補正し、ディジタ
ル−アナログ変換器（Ｄ／＾変換器）に出力する。ここ
でアナログに変換された電圧は可変容量ダイオード０３
に印可されＯＲゲー１−０２の発振周波数を入力ビツト
レイトに近づける。以上のループで自動周波数制御（八
ＦＣ）ループを形成している。このループは数回くり返
し補正が行われ、例えば入力ビツトレイトの±０．１％
の範囲におさまった場合、制御回路により止められ、制
御信号をｒｌＪに変更する。このときゲー）０１は開放
され、ＲＺ入カデータが出力される（信号Ａ）Ａ点に導
入される。

制御回路３は第２図に示すように構成されている。

図において起動信号口（「０」レベル）がｌＨｆ１１１
回路に導入された場合、判定出力信号が真偽すなわち「
１」又は「０」にかかわらず、フィードバックループが
一巡するまでｒＯＪレベルに固定される。ＰＩ倍信号二
）は前回記録されているメモリの値を出力する。この信
号は前記Ｄ／＾変換器４を通り、クロ７り抽出器ｌの発
振周波数を制御し、その発振周波数値はクロックカウン
タ２より、制御回路３に導入される。前記発振周波数（
クロックカウンタ２の出力値）と基準クロック値ｔｏと
の差をとりｆＤを出力し、たとえば、その値ｆＤがｆｏ
の０．１％以内であるかどうかを判定回路３ｃが判定し
、偽であるならば（ｋｆＤ　＋Ｘ）の演算を演算回路３
ｂが行う。ここでｋはＡ／Ｄ変換器４とクロック抽出器
１の周波数変化代数、Ｘはその固定定数である。

演算回路３ｂの出力信号は演算が終了次第メモリに書き
込まれるとともに、Ｆｌ信号として出力される。

クロックカウンタ２の出力値と基準クロック値ｆ。

との差が減算回路３ａにより計算され、その値ｆＤがｆ
ｏの０．１％以内である（判定出力が真）ならば、前記
演算は行わず、メモリに記憶された値を出力するように
スイッチ３ｅが切換える。すなわち、スイッチ３ｅが、
ＡＤＮＤ回路３ｆ、３ｇ及びインバータ５で構成される
回路で制御される。また制御信号ハは「１」レベルに変
更される。

第３図〜第５図は第１図のブロック図において、ＲＺ入
ツカデータクロック抽出器の発振器のタイミングがそれ
ぞれ異なった時間で動作している状態を示す波形図であ
る。なおここで説明を簡略する都合上、ゲートＱ１およ
びＱ２の遅延時間は零とし、最初にＲＺＺ力データのビ
ットレイトとクロック抽出器の発振器の周波数が一致し
た場合について考察する。

先ず第３図は、クロック抽出器の発振器の位相ＢとＲＺ
入ツカデータ位相Ａが一致した（同位相）場合である。

この場合には発振器の位相ＢはＲＺ人カデータＡにより
全く影響されない。

第４図は、クロック再生器の発振器の位相ＡがＲＺ入ツ
カデータ位相ＢよりΔｔだけ遅れた場合であっても、該
パルスＡの立下がりに出力パルスＣの立下がりが一致し
ている。

第５図はクロック再生器の発振器の位相ＢがＲＺＺ力デ
ータの位相ＢよりΔｔたけ進んだ場合であっても、該パ
ルスＡの立下がりに出力パルスＣの立下がりが一致して
いる。

以上の如くすべての場合において発振器は１個の入力パ
ルスによって再同期される。従ってＲＺ人カデータにジ
ッタが含まれた場合、該ジッタに追随して、発振器はそ
の都度同期される。

次ぎにＲＺ入ツカデータピッＩ・レイトとクロック　　
　　　゛抽出器の発振器の周波数が異なった場合におい
てＲＺ入ツカデータクロック抽出器のクロックを用いて
ＮＲＺ　　（ノン・リターン・ゼロ）データに変換する
ＲＺ−ＮＲＺコンバータについて考察する。第６図は９
個の零連続を含んだＲＺ入ツカデータＤ形フリップフロ
ップのＤ入力に導入し、このビットレイトの（１０／９
．５）倍のクロックと（１０／１０．５）倍のクロック
を該フリップフロップのＣ入力に導入した場合における
ＮＲＺデータ出力のタイミング波形である。この場合、
説明を簡略化する都合上、Ｄ形フリップフロップのセッ
トアツプ（ｓｅｔ−ｕｐ）時間とホールド（ｌｌｏｌｄ
）時間を零（理想状態）にしている。いずれのクロック
周波数の場合も、忠実にＲＺデータがＮＲＺに変換され
ている。ＲＺデークより発振周波数が高い場合において
、忠実にＮＲＺデータを得る極限値は次式で求まる。

ｆｏ　　　　　　　ｆｌ ｆま ただし ｆｏ：基準クロック（入力ビツトレイトと同じ）ｆｌ：
発振周波数 Ｎ：ＲＺ入ツカデータ連続零敗 次にＲＺデータより発振周波数が低い場合において忠実
にＮＲＺデータを得る極限値は次式で求まる。

ｆｏ　　　　　　　　　ｆｌ Ｉ Ｎ　＋　１　＝　−ｘｏ、５　−・・・・・・而−・・
曲面−・（２）式（１１式および（２）式よりＲＺデー
タを発振周波数が異なった場合においての、忠実にＮＲ
Ｚデータを得る極限値は（３）式となる。

Ｉ Ｎ　＋　１　＝　−Ｘｏ、５　、−・曲−曲四一曲四・
−（３）式％式％ ＲＺデータの入力ピットレイトｆｏと発振周波数ｆ１と
の差の咳ｆｏとの比８で表すと次式となる。

Ｉｆｆ−ｆｏｌ δ＝□　・・・・−・−・・・・・・−問・曲−曲・−
曲曲一曲＋４１　式（３）式と（４）式より（５）式を
得る。

ｆｌとｆｏとの差が小さい場合のｆ１／ｆｏは１．０と
見なすことができ、（６）式を得る。

■ δ　−□・・・−−−−−−−−・・・−−−−−−−
一一一・−−−−−−（６１式％式％） 例えば１２０個零を含むＲＺデータを忠実にＮＲＺに変
換するためには　　δ−０，４１（％）となる。

第７図は、ｌ？Ｚ入カデカデータピットロック抽出器の
周波数が異なった場合においてＲＺ入カビットレイトよ
り高い周波数における、基準クロックと再生クロックの
位相を表した図である。

零連続のＲＺデータの場合、位相が零連続数が１闇づつ
増加するたびに位相変化も増加する。一般にジッタは旧
（ユニット・インターバル）の単位を用い、１クロック
分の位相変化がＩＵＩに相当する。零連続におけるシッ
クＪは（７）式で表される。

へ Ｊ　＝　Ｎ　（１−ｆ　ｏ　／　ｆ　１　）　Ｕ　Ｉ　
−一−−−−−−−−−−−−＋７１式例えばＮ＝３、
Ｊ≦０．００５とした場合（ｆｏ／［１）≧０．９９８
３３　となり　（ｆｌ／ｆｏ）　≦１．００１６７でｆ
ｌがｆｏに比較して０．１６７％だしＪ変化した場合ま
で許容されることになる。

〔発明の効果〕

この発明では共振回路のローデソｌ−Ｑを下げることに
よって、ＲＺ入カデータに含まれているジッタの高域成
分を失わず、忠実度の高いクロック信号を得ることがで
きた。また、ＡｐｃＪＪＬ！能をもたせるためのフィー
ドバックループを用いて、クロック抽出器の発振周波数
を入カビソトレイトに近づけることとしたから、ＲＺデ
ークの零連続数を拡大することと、残留ジッタを少なく
することができた。以上のごとく本発明による効果は非
電に大きい。

【図面の簡単な説明】

第１図は本願発明の実施例を示す図、第２図は制御回路
の詳細図、第３図ないし第７図は本願発明の詳細な説明
するためのタイミングチャート図で、第３図は同位相の
場合のタイミングチャート図であり、第４図はΔｔだけ
位相が遅れた場合のタイミングチャート図であり、第５
図はΔｔだけ位相が進んだ場合のタイミングチャート図
を示す、第６図及び第７図（ａ）、（ｂ）はＮＲＺデー
タのタイムチャートを示す図、第８図は従来技術を示す
図である。図中の１はクロック抽出器、２はクロックカ
ウンタ、３は制御回路、４はディジタル−アナログ変換
器、６は入力端子、７は出力端子、８はＲＺデークをＮ
ＲＺデータに変換するためのＤ形フリップフロップ、９
はＮＲＺデータ出力端子、口１はゲート回路、Ω２はＯ
Ｒゲート、Ｑ３は周波数可変手段（可変容量ダイオード
）　、Ｒｏ）　Ｒ２は抵抗器、イはＲＺ入カデータ、口
は起動信号、ハは制御信号、二はＦＩ倍信号Ｃ，Ｃｏ、
　ＣＩはコンデンサ、Ｌ、’Ｌｏはコイルを示す。

Claims (1)

1. 【特許請求の範囲】 下記の（イ）〜（ホ）から成るクロック再生回路（イ）
   ＲＺデジタルデータを制御記号によって通過又は阻止す
   るゲート回路（Ｑ１）、 （ロ）前記ゲート回路の出力データを受信する第１入力
   端子、第２の入力端子、及びクロッ クパルス列を発生する出力端子を具備した ＯＲゲート（Ｑ２）と、前記出力端子と前記第２入力端
   子との間に接続された直列共振回 路（Ｃｏ、Ｌｏ）と、前記共振回路のローデッドＱを下
   げるための抵抗器（Ｒｏ）と、前記共振回路の周波数可
   変手段（Ｑ３）とからなるクロック抽出器（１）、 （ハ）前記クロック抽出器の出力クロックを導入し、そ
   の周波数を計数するカウンタ回路（２）、（ニ）起動信
   号が入力されたときのみ、前記カウンタ回路の出力信号
   を導入し、所望の周波 数と比較し、周波数差分に相当する補正値 であるＦＩ信号を出力し、前記のゲート回路の制御記号
   を出力する制御回路（３）、 （ホ）前記ＦＩ信号（ニ）を導入し、前記周波数可変手
   段にフィードバックするデジタル−ア ナログ変換器（４）。