JPH0734540Y2 - 発振停止回路付デジタル・オ−ディオ・インタ−フェ−ス回路 - Google Patents
発振停止回路付デジタル・オ−ディオ・インタ−フェ−ス回路Info
- Publication number
- JPH0734540Y2 JPH0734540Y2 JP11920487U JP11920487U JPH0734540Y2 JP H0734540 Y2 JPH0734540 Y2 JP H0734540Y2 JP 11920487 U JP11920487 U JP 11920487U JP 11920487 U JP11920487 U JP 11920487U JP H0734540 Y2 JPH0734540 Y2 JP H0734540Y2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- digital audio
- signal
- oscillation
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【考案の詳細な説明】 （イ）産業上の利用分野 この考案はデジタル・オーディオ・インターフェース回
路に関するものである。
路に関するものである。
（ロ）従来技術 従来より使われているデジタル・オーディオ・インター
フェース回路は、一般に第２図のブロック図のように構
成されている。
フェース回路は、一般に第２図のブロック図のように構
成されている。
外部より送られて来るデジタル・オーディオ・フォーマ
ット信号はデータ入力端子１に加えられ、L,Rチャンネ
ル・オーディオ・データに変換してデータ出力端子12に
出力するインターフェース回路である。更に、変換出力
データに同期してD/A出力サンプル・ホールド用タイミ
ング・クロック出力16やL,Rチャンネルを示す識別信号
出力15などのデジタル・オーディオ・フォーマット信号
の受信・再生に必要なクロック信号を同時に出力する。
ット信号はデータ入力端子１に加えられ、L,Rチャンネ
ル・オーディオ・データに変換してデータ出力端子12に
出力するインターフェース回路である。更に、変換出力
データに同期してD/A出力サンプル・ホールド用タイミ
ング・クロック出力16やL,Rチャンネルを示す識別信号
出力15などのデジタル・オーディオ・フォーマット信号
の受信・再生に必要なクロック信号を同時に出力する。
デジタル・オーディオ・インターフェース回路は内部に
PLL回路８を持ち、入力デジタル・オーディオ・フォー
マット信号に同期し、フェーズ・ロックされ、サンプリ
ング周波数は自動的に追従して各種のクロック信号を再
生している。
PLL回路８を持ち、入力デジタル・オーディオ・フォー
マット信号に同期し、フェーズ・ロックされ、サンプリ
ング周波数は自動的に追従して各種のクロック信号を再
生している。
水晶発振回路９は外部端子20、21に水晶発振子22とCRを
接続し、水晶発振回路を形成して発振する。水晶発振出
力の水晶クロック信号はデータ入力端子１に入力データ
が入力されていない時は、クロック選択回路10で選択さ
れる。（但し、入力データがないため出力されるデータ
はすべて無意味である。）データ入力端子１にデータが
入力されると、PLL回路８によりフェーズ・ロックさ
れ、入力データからクロックを再生して動作する。
接続し、水晶発振回路を形成して発振する。水晶発振出
力の水晶クロック信号はデータ入力端子１に入力データ
が入力されていない時は、クロック選択回路10で選択さ
れる。（但し、入力データがないため出力されるデータ
はすべて無意味である。）データ入力端子１にデータが
入力されると、PLL回路８によりフェーズ・ロックさ
れ、入力データからクロックを再生して動作する。
一方、入力デジタル・オーディオ・フォーマット信号は
パリティー・チェック回路５でパリティー・チェックさ
れ、データ・エラー検出回路７でパリティー・エラー検
出が行なわれる。すなわち、オーディオ信号のパリティ
ー・エラーの有無は、データ・エラー検出回路７のERR
出力端子13に表われる。
パリティー・チェック回路５でパリティー・チェックさ
れ、データ・エラー検出回路７でパリティー・エラー検
出が行なわれる。すなわち、オーディオ信号のパリティ
ー・エラーの有無は、データ・エラー検出回路７のERR
出力端子13に表われる。
ERR出力端子13はデータ入力端子１に入力がない時、ま
たは入力データがない時（キャリアのみの時）は「Ｈ」
レベル信号となる。入力データが入力端子１に加わり、
しかもエラーが検出されない場合は、ERR出力端子13は
「Ｌ」レベル信号となっている。データ・エラー検出回
路７でパリティー・エラーが検出され、エラーが発生す
るとERR出力端子13は「Ｈ」レベルの信号となり、エラ
ーの有無が確認される。
たは入力データがない時（キャリアのみの時）は「Ｈ」
レベル信号となる。入力データが入力端子１に加わり、
しかもエラーが検出されない場合は、ERR出力端子13は
「Ｌ」レベル信号となっている。データ・エラー検出回
路７でパリティー・エラーが検出され、エラーが発生す
るとERR出力端子13は「Ｈ」レベルの信号となり、エラ
ーの有無が確認される。
ERR出力信号はオーディオ信号データのデジタル処理回
路（図示していない）でエラー補正やミューティング回
路のために利用される。
路（図示していない）でエラー補正やミューティング回
路のために利用される。
デジタル・オーディオ・インターフェース回路は上記の
ように、入力オーディオ・フォーマット信号に同期した
タイミング・クロックや、その他必要な信号（例えばL/
R,SYNC,WC等）を出力すると同時に、パリティー・エラ
ー信号の有無も出力している。
ように、入力オーディオ・フォーマット信号に同期した
タイミング・クロックや、その他必要な信号（例えばL/
R,SYNC,WC等）を出力すると同時に、パリティー・エラ
ー信号の有無も出力している。
（ハ）考案が解決しようとする問題点 しかし上記した従来のデジタル・オーディオ・インター
フェース回路は、PLL回路を使用して各種のタイミング
・クロック信号を発生しているが、PLL回路の引込み用
基準クロック信号を作る発振回路が入力クロック信号に
フェーズ・ロックされ、同期したクロック信号で動作し
ている時にも、なお水晶発振回路は発信している。
フェース回路は、PLL回路を使用して各種のタイミング
・クロック信号を発生しているが、PLL回路の引込み用
基準クロック信号を作る発振回路が入力クロック信号に
フェーズ・ロックされ、同期したクロック信号で動作し
ている時にも、なお水晶発振回路は発信している。
この場合、水晶発振回路の発振出力信号と基準クロック
信号が干渉し、その差の周波数を持ったビート信号が発
生する。このビート信号はビート音として、D/A変換器
を通し音声信号に重畳してしまうという問題点がある。
信号が干渉し、その差の周波数を持ったビート信号が発
生する。このビート信号はビート音として、D/A変換器
を通し音声信号に重畳してしまうという問題点がある。
この考案は上記した点に鑑みてなされたものであり、そ
の目的とするところは、PLL回路で引き込み作用が働い
てフェーズ・ロックし、同期がかかり基準クロック信号
が発生した後は、水晶発振回路の発振を停止させ、上記
干渉によるビート音が発生しないようにした発振停止回
路を付加したデジタル・オーディオ・インターフェース
回路を提供することにある。
の目的とするところは、PLL回路で引き込み作用が働い
てフェーズ・ロックし、同期がかかり基準クロック信号
が発生した後は、水晶発振回路の発振を停止させ、上記
干渉によるビート音が発生しないようにした発振停止回
路を付加したデジタル・オーディオ・インターフェース
回路を提供することにある。
（ニ）問題を解決するための手段 この考案に係る発振停止回路付デジタル・オーディオ・
インターフェース回路は外部より送られてくる、デジタ
ル・オーディオ・フォーマット信号からオーディオ・デ
ータ信号を出力すると同時に、前記デジタル・オーディ
オ・フォーマット信号に同期するPLL回路のフェーズ・
ロック手段と、同期したタイミング・クロック信号、L,
Rチャンネル識別信号を出力し、更にパリティー・エラ
ー検出手段とを備えたデジタル・オーディオ・インター
フェース回路において、 前記デジタル・オーディオ・フォーマット信号の入力時
に、前記PLL回路と同期させるための同期引き込み用発
振回路と、 PLL回路のフェーズ・ロック手段で、前記デジタル・オ
ーディオ・フォーマット信号とフェーズ・ロックした
後、パリティー・エラー出力データから入力信号の有無
を検出する検出手段と、 前記検出手段の結果に基づいて、前記発振回路の発振を
停止させる停止手段とを備えたことを特徴とする発振停
止回路付デジタル・オーディオ・インターフェース回路
である。
インターフェース回路は外部より送られてくる、デジタ
ル・オーディオ・フォーマット信号からオーディオ・デ
ータ信号を出力すると同時に、前記デジタル・オーディ
オ・フォーマット信号に同期するPLL回路のフェーズ・
ロック手段と、同期したタイミング・クロック信号、L,
Rチャンネル識別信号を出力し、更にパリティー・エラ
ー検出手段とを備えたデジタル・オーディオ・インター
フェース回路において、 前記デジタル・オーディオ・フォーマット信号の入力時
に、前記PLL回路と同期させるための同期引き込み用発
振回路と、 PLL回路のフェーズ・ロック手段で、前記デジタル・オ
ーディオ・フォーマット信号とフェーズ・ロックした
後、パリティー・エラー出力データから入力信号の有無
を検出する検出手段と、 前記検出手段の結果に基づいて、前記発振回路の発振を
停止させる停止手段とを備えたことを特徴とする発振停
止回路付デジタル・オーディオ・インターフェース回路
である。
（ホ）作用 デジタル・オーディオ・フォーマット信号を受信し、オ
ーディオ・データ信号を再生するためのインターフェー
ス回路であって、 内部に具備したPLL回路のフェーズ・ロック作用で同期
したタイミング・クロック信号を再生し、一方パリティ
ー・チェック回路を介してデータ・エラーの検出を行な
っている。
ーディオ・データ信号を再生するためのインターフェー
ス回路であって、 内部に具備したPLL回路のフェーズ・ロック作用で同期
したタイミング・クロック信号を再生し、一方パリティ
ー・チェック回路を介してデータ・エラーの検出を行な
っている。
データ入力信号が入力されるとエラー出力端子は「Ｈ」
レベルから「Ｌ」レベルに変化するが、この信号の変化
を利用し、トランジスタ・スイッチ回路によって、水晶
発振回路の発振を停止させる作用を備えたデジタル・オ
ーディオ・インターフェース回路である。
レベルから「Ｌ」レベルに変化するが、この信号の変化
を利用し、トランジスタ・スイッチ回路によって、水晶
発振回路の発振を停止させる作用を備えたデジタル・オ
ーディオ・インターフェース回路である。
（ヘ）実施例 この考案に係る発振停止回路付デジタル・オーディオ・
インターフェース回路の実施例を第１図のブロック図に
よって説明する。
インターフェース回路の実施例を第１図のブロック図に
よって説明する。
第１図は水晶発振回路９に結線されているトランジスタ
ー17と抵抗18によって構成された発振停止回路以外の構
成は第２図の従来例と同じである。
ー17と抵抗18によって構成された発振停止回路以外の構
成は第２図の従来例と同じである。
データ入力端子１からデータ出力12,ERR出力13,クロッ
ク出力14〜16までの各回路の動作、作用はすべて従来例
と同じである。
ク出力14〜16までの各回路の動作、作用はすべて従来例
と同じである。
水晶発振回路９も従来例と同じで、外部端子20,21に水
晶発振子22とCRを接続して、水晶発振回路を構成してい
る。
晶発振子22とCRを接続して、水晶発振回路を構成してい
る。
この水晶発振回路９の水晶振動子22を接続する外部端子
21に、発振停止回路のトランジスター17のコレクターが
結線されている。トランジスター17のベースには抵抗18
を通して、ERR出力端子13に結線されている。
21に、発振停止回路のトランジスター17のコレクターが
結線されている。トランジスター17のベースには抵抗18
を通して、ERR出力端子13に結線されている。
今、データ入力端子１にデジタル・オーディオ・フォー
マット信号が入力されると、PLL回路８とクロック選択
回路10により、引込み作用によってフェーズ・ロック
し、入力クロックに同期したタイミング・パルス・クロ
ック発生回路11のクロック信号を発生する。
マット信号が入力されると、PLL回路８とクロック選択
回路10により、引込み作用によってフェーズ・ロック
し、入力クロックに同期したタイミング・パルス・クロ
ック発生回路11のクロック信号を発生する。
一方、ERR出力端子13はデータ入力端子１にデジタル・
オーディオ・フォーマット信号が入力されると、前述し
たように「Ｈ」レベルから「Ｌ」レベルに変化する。こ
のERR出力信号はトランジスター17のベースに加わり、
トランジスター17のベースを「Ｈ」レベルから「Ｌ」レ
ベルに変える。すなわち、トランジスター17はOFF状態
からON状態にスイッチされ、コレクター電圧は接地され
たエミッター電圧とほぼ等しい電圧になる。
オーディオ・フォーマット信号が入力されると、前述し
たように「Ｈ」レベルから「Ｌ」レベルに変化する。こ
のERR出力信号はトランジスター17のベースに加わり、
トランジスター17のベースを「Ｈ」レベルから「Ｌ」レ
ベルに変える。すなわち、トランジスター17はOFF状態
からON状態にスイッチされ、コレクター電圧は接地され
たエミッター電圧とほぼ等しい電圧になる。
水晶発振回路９の水晶振動子端子21が、トランジスター
17で等価的に接地され、水晶発振回路９は発振を停止す
ることになる。
17で等価的に接地され、水晶発振回路９は発振を停止す
ることになる。
このようにして、PLL回路８のフェーズ・ロックの引込
み作用によって、データ入力端子１に加えられた入力ク
ロックに同期したタイミング・クロックを再生した後、
エラー検出信号によって水晶発振回路９の水晶クロック
の発振は停止する。
み作用によって、データ入力端子１に加えられた入力ク
ロックに同期したタイミング・クロックを再生した後、
エラー検出信号によって水晶発振回路９の水晶クロック
の発振は停止する。
水晶発振回路９の発振停止を行って、デジタル・オーデ
ィオ・インターフェース回路を動作させることによっ
て、基準クロック信号との不要な干渉が発生することな
く動作させることができる。
ィオ・インターフェース回路を動作させることによっ
て、基準クロック信号との不要な干渉が発生することな
く動作させることができる。
この考案の実施例の発振回路は水晶発振回路としたが、
他の実施例（図示せず）として、水晶発振回路９の代り
に安定度の高いLC発振回路を使用することもできる。
他の実施例（図示せず）として、水晶発振回路９の代り
に安定度の高いLC発振回路を使用することもできる。
（ト）考案の効果 この考案に係る発振停止回路付デジタル・オーディオ・
インターフェース回路は、PLL回路によって同期した
後、水晶発振回路の発振を停止させるため、２信号の差
による不要な干渉は一切発生せず、従来から問題になっ
ていたビート音を失くすことができるという効果があ
る。しかも構造が簡単であって、また安価に構成するこ
とができるため実施も容易であるなどの優れた特長を有
している。
インターフェース回路は、PLL回路によって同期した
後、水晶発振回路の発振を停止させるため、２信号の差
による不要な干渉は一切発生せず、従来から問題になっ
ていたビート音を失くすことができるという効果があ
る。しかも構造が簡単であって、また安価に構成するこ
とができるため実施も容易であるなどの優れた特長を有
している。
第１図はこの考案に係る発振停止回路付デジタル・オー
ディオ・インターフェース回路の実施例を示すブロック
図である。第２図は従来のデジタル・オーディオ・イン
ターフェース回路のブロック図である。 主な回路ブロックと番号を示す。 1:データ入力端子 5:パリティ・チェック回路 7:データ・エラー検出回路 8:PLL回路 9:水晶発振回路 10:クロック選択回路 11:タイミング・パルス・クロック発生回路 12:データ出力端子 13:エラー（ERR）出力端子 17:トランジスター 20,21:水晶振動子接続外部端子 22:水晶振動子
ディオ・インターフェース回路の実施例を示すブロック
図である。第２図は従来のデジタル・オーディオ・イン
ターフェース回路のブロック図である。 主な回路ブロックと番号を示す。 1:データ入力端子 5:パリティ・チェック回路 7:データ・エラー検出回路 8:PLL回路 9:水晶発振回路 10:クロック選択回路 11:タイミング・パルス・クロック発生回路 12:データ出力端子 13:エラー（ERR）出力端子 17:トランジスター 20,21:水晶振動子接続外部端子 22:水晶振動子
Claims (1)
- 【請求項１】外部より送られてくる、デジタル・オーデ
ィオ・フォーマット信号からオーディオ・データ信号を
出力すると同時に、前記デジタル・オーディオ・フォー
マット信号に同期するPLL回路のフェーズ・ロック手段
と、同期したタイミング・クロック信号、L,Rチャンネ
ル識別信号を出力し、更にパリティー・エラー検出手段
とを備えたデジタル・オーディオ・インターフェース回
路において、 前記デジタル・オーディオ・フォーマット信号の入力時
に、前記PLL回路と同期させるための同期引き込み用発
振回路と、 PLL回路のフェーズ・ロック手段で、前記デジタル・オ
ーディオ・フォーマット信号とフェーズ・ロックした
後、パリティー・エラー出力データから入力信号の有無
を検出する検出手段と、 前記検出手段の結果に基づいて、前記発振回路の発振を
停止させる停止手段とを備えたことを特徴とする発振停
止回路付デジタル・オーディオ・インターフェース回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11920487U JPH0734540Y2 (ja) | 1987-08-05 | 1987-08-05 | 発振停止回路付デジタル・オ−ディオ・インタ−フェ−ス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11920487U JPH0734540Y2 (ja) | 1987-08-05 | 1987-08-05 | 発振停止回路付デジタル・オ−ディオ・インタ−フェ−ス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6424564U JPS6424564U (ja) | 1989-02-09 |
| JPH0734540Y2 true JPH0734540Y2 (ja) | 1995-08-02 |
Family
ID=31364232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11920487U Expired - Lifetime JPH0734540Y2 (ja) | 1987-08-05 | 1987-08-05 | 発振停止回路付デジタル・オ−ディオ・インタ−フェ−ス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0734540Y2 (ja) |
-
1987
- 1987-08-05 JP JP11920487U patent/JPH0734540Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6424564U (ja) | 1989-02-09 |
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