JPH0548926A - 水平位相補正回路 - Google Patents
水平位相補正回路Info
- Publication number
- JPH0548926A JPH0548926A JP20068591A JP20068591A JPH0548926A JP H0548926 A JPH0548926 A JP H0548926A JP 20068591 A JP20068591 A JP 20068591A JP 20068591 A JP20068591 A JP 20068591A JP H0548926 A JPH0548926 A JP H0548926A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- phase
- signal
- output
- correction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Synchronizing For Television (AREA)
- Details Of Television Scanning (AREA)
Abstract
(57)【要約】
【目的】 回路に使用される素子数を削減して、ＩＣ化
が容易に行なえるとともにコストダウンが図れ、かつ位
相のばらつきがなく、温度特性による補正精度の悪化を
回避する。 【構成】 ＤＳＰ１０とカウンタ２０の出力信号の値が
一致したときに、フリップフロップ５０から出力される
パルス信号で第２ＡＦＣループ回路がロックされ、これ
により水平出力が位相変調される。
が容易に行なえるとともにコストダウンが図れ、かつ位
相のばらつきがなく、温度特性による補正精度の悪化を
回避する。 【構成】 ＤＳＰ１０とカウンタ２０の出力信号の値が
一致したときに、フリップフロップ５０から出力される
パルス信号で第２ＡＦＣループ回路がロックされ、これ
により水平出力が位相変調される。
Description
【０００１】
【産業上の利用分野】本発明は、テレビジョン受像機の
画歪補正を行うのに好適な水平位相補正回路に関する。
画歪補正を行うのに好適な水平位相補正回路に関する。
【０００２】
【従来の技術】テレビジョン受像機の水平同期処理で
は、複合映像信号が同期分離回路に入力されて水平同期
信号が分離され、その水平同期信号がＡＦＣ水平発振回
路に入力される。
は、複合映像信号が同期分離回路に入力されて水平同期
信号が分離され、その水平同期信号がＡＦＣ水平発振回
路に入力される。
【０００３】水平発振回路には発振器が設けられてお
り、発振周波数が入力された水平同期信号に合わせられ
るとともに、偏向位相が信号位相にロックされる。
り、発振周波数が入力された水平同期信号に合わせられ
るとともに、偏向位相が信号位相にロックされる。
【０００４】そして、水平発振回路の出力信号（水平の
タイミング信号）は水平ドライブ回路に入力され、その
タイミング信号から水平出力トランジスタ駆動用のパル
ス信号が生成されて水平偏向回路に入力される。
タイミング信号）は水平ドライブ回路に入力され、その
タイミング信号から水平出力トランジスタ駆動用のパル
ス信号が生成されて水平偏向回路に入力される。
【０００５】この場合、水平同期信号と水平偏向回路の
位相とを合わせる処理が必要となり、その処理は図２に
示された回路で行なわれる。
位相とを合わせる処理が必要となり、その処理は図２に
示された回路で行なわれる。
【０００６】図２において、水平同期信号は、位相比較
器１、フィルター３およびＶＣＯ５で構成されるＰＬＬ
回路（第１ＡＦＣループ回路）に入力され、ＶＣＯ５
（発振器）の位相が水平同期信号にロックされる。
器１、フィルター３およびＶＣＯ５で構成されるＰＬＬ
回路（第１ＡＦＣループ回路）に入力され、ＶＣＯ５
（発振器）の位相が水平同期信号にロックされる。
【０００７】そして、ＶＣＯ５で生成された位相波形に
より、位相比較器７、積分器９、可変位相器１１、水平
ドライブ回路１３及び水平偏向回路１５から構成される
第２ＡＦＣループ回路がロックされる。
より、位相比較器７、積分器９、可変位相器１１、水平
ドライブ回路１３及び水平偏向回路１５から構成される
第２ＡＦＣループ回路がロックされる。
【０００８】このような回路構成を採った場合、画歪、
特に直交歪（平行四辺形歪）や垂直弓曲り歪は偏向ヨー
クや水平偏向回路１５で発生する。
特に直交歪（平行四辺形歪）や垂直弓曲り歪は偏向ヨー
クや水平偏向回路１５で発生する。
【０００９】そこで、これらの歪を補正するには、第２
ＡＦＣループ回路の位相比較器７に位相変調回路１７を
介して外部から補正波形が加えられ、水平位相が垂直同
期信号で変化される。
ＡＦＣループ回路の位相比較器７に位相変調回路１７を
介して外部から補正波形が加えられ、水平位相が垂直同
期信号で変化される。
【００１０】この場合、位相変調回路１７はアナログ回
路で構成されているので、ＤＳＰ等の計算処理部１９か
らデジタル信号で出力される補正データはＤ／Ａ変換器
２１でアナログ信号に変換されて位相変調回路１７に入
力され、そのアナログ信号の値に対応する位相パルスが
生成されて位相比較器７に入力される。
路で構成されているので、ＤＳＰ等の計算処理部１９か
らデジタル信号で出力される補正データはＤ／Ａ変換器
２１でアナログ信号に変換されて位相変調回路１７に入
力され、そのアナログ信号の値に対応する位相パルスが
生成されて位相比較器７に入力される。
【００１１】
【発明が解決しようとする課題】しかしながら、Ｄ／Ａ
変換器２１が使用される構成では、位相補正の範囲があ
る程度広く設定される必要から、細かい補正を行うため
には多くのビット数が必要となり、精度を高めるにはＤ
／Ａ変換器２１は相当大きなものとなる。
変換器２１が使用される構成では、位相補正の範囲があ
る程度広く設定される必要から、細かい補正を行うため
には多くのビット数が必要となり、精度を高めるにはＤ
／Ａ変換器２１は相当大きなものとなる。
【００１２】また、位相変調回路１７にも多くの素子が
必要となるため、全体としての素子数が多く、回路をＩ
Ｃ化する場合、大きな面積を占めてしまうという不都合
があるとともに、コストアップにつながる。
必要となるため、全体としての素子数が多く、回路をＩ
Ｃ化する場合、大きな面積を占めてしまうという不都合
があるとともに、コストアップにつながる。
【００１３】加えて、デジタル信号がアナログ信号に変
換される処理があるため、位相ばらつきや、温度特性に
よる補正精度の悪化を招来するという問題がある。
換される処理があるため、位相ばらつきや、温度特性に
よる補正精度の悪化を招来するという問題がある。
【００１４】本発明の目的は、回路に使用される素子数
を削減して、ＩＣ化が容易に行なえるとともにコストダ
ウンが図れ、かつ位相のばらつきがなく、温度特性によ
る補正精度の悪化が無い水平位相補正回路を提供するこ
とにある。
を削減して、ＩＣ化が容易に行なえるとともにコストダ
ウンが図れ、かつ位相のばらつきがなく、温度特性によ
る補正精度の悪化が無い水平位相補正回路を提供するこ
とにある。
【００１５】
【課題を解決するための手段】本発明に係る水平位相補
正回路は、例えば図１に示されるように、第２ＡＦＣル
ープ回路に与えられる補正データが演算されてデジタル
信号で出力される補正データ演算手段１０と、入力され
たクロック信号がカウントの基準とされるとともに、第
１ＡＦＣループ回路で生成されて入力された位相パルス
信号をタイミングとしてカウントが開始されるカウンタ
２０と、前記デジタル信号の値と、カウンタ２０の出力
信号の値との一致が判定されるとともに、前記補正デー
タに対応するパルス信号が出力される判定回路３０、４
０、５０と、を備え、前記一致が判定されるのに応答し
て、前記パルス信号で第２ＡＦＣループ回路がロックさ
れる、ことを特徴とするものである。
正回路は、例えば図１に示されるように、第２ＡＦＣル
ープ回路に与えられる補正データが演算されてデジタル
信号で出力される補正データ演算手段１０と、入力され
たクロック信号がカウントの基準とされるとともに、第
１ＡＦＣループ回路で生成されて入力された位相パルス
信号をタイミングとしてカウントが開始されるカウンタ
２０と、前記デジタル信号の値と、カウンタ２０の出力
信号の値との一致が判定されるとともに、前記補正デー
タに対応するパルス信号が出力される判定回路３０、４
０、５０と、を備え、前記一致が判定されるのに応答し
て、前記パルス信号で第２ＡＦＣループ回路がロックさ
れる、ことを特徴とするものである。
【００１６】
【作用】本発明に係る水平位相補正回路では、補正デー
タに対応するデジタル信号の値と、カウンタの出力信号
の値との一致が判定されるのに応答して、判定回路から
出力されるパルス信号で第２ＡＦＣループ回路がロック
される。
タに対応するデジタル信号の値と、カウンタの出力信号
の値との一致が判定されるのに応答して、判定回路から
出力されるパルス信号で第２ＡＦＣループ回路がロック
される。
【００１７】従って、従来のようにＤ／Ａ変換器が不要
となるとともに、アナログによる位相変調回路が不要と
なるので、回路に使用される素子の数が大幅に削減され
る。
となるとともに、アナログによる位相変調回路が不要と
なるので、回路に使用される素子の数が大幅に削減され
る。
【００１８】
【実施例】以下、本発明に係る水平位相補正回路の好適
な実施例を、図面に基づいて説明する。
な実施例を、図面に基づいて説明する。
【００１９】図１に示された回路構成は、図２に示され
た従来例の計算処理部１９、Ｄ／Ａ変換器２１および位
相変調回路１７に相当する機能を有し、ＤＳＰ等の補正
データ演算処理部１０（演算手段）から出力されるデジ
タルの補正データは、アナログ信号に変換されることな
く、直接に位相変調部（位相比較器７）に入力される。
た従来例の計算処理部１９、Ｄ／Ａ変換器２１および位
相変調回路１７に相当する機能を有し、ＤＳＰ等の補正
データ演算処理部１０（演算手段）から出力されるデジ
タルの補正データは、アナログ信号に変換されることな
く、直接に位相変調部（位相比較器７）に入力される。
【００２０】補正データ演算処理部１０の出力信号は、
８個のイクスクリーシブオア回路３０の一方の入力端子
に各々入力され、イクスクルージブオア回路３０の他方
の入力端子には、カウンタ２０の出力端子Ｑ1 〜Ｑ8 か
らの出力信号が各々入力される。
８個のイクスクリーシブオア回路３０の一方の入力端子
に各々入力され、イクスクルージブオア回路３０の他方
の入力端子には、カウンタ２０の出力端子Ｑ1 〜Ｑ8 か
らの出力信号が各々入力される。
【００２１】このカウンタ２０には、クロック信号が入
力されて、そのパルス数（時間）が計測され、第１ＡＦ
Ｃループ回路から入力される位相パルス信号がクリアパ
ルス信号とされる。
力されて、そのパルス数（時間）が計測され、第１ＡＦ
Ｃループ回路から入力される位相パルス信号がクリアパ
ルス信号とされる。
【００２２】また、その位相パルス信号は、フリップフ
ロップ５０のリセットタイミング信号としても利用さ
れ、フリップフロップ５０のセット端子にはナンド回路
４０の出力信号が入力されており、このナンド回路４０
には、８個のイクスクルーシブオア回路３０の出力信号
が入力される。
ロップ５０のリセットタイミング信号としても利用さ
れ、フリップフロップ５０のセット端子にはナンド回路
４０の出力信号が入力されており、このナンド回路４０
には、８個のイクスクルーシブオア回路３０の出力信号
が入力される。
【００２３】なお、カウンタ２０に入力されるクロック
信号として、水平周波数に同期したクロックを利用すれ
ば、時間的なばらつきや、温度特性による影響のない位
相変調が行なえる。
信号として、水平周波数に同期したクロックを利用すれ
ば、時間的なばらつきや、温度特性による影響のない位
相変調が行なえる。
【００２４】以上の構成により、第１ＡＦＣループ回路
の位相パルス信号が“Ｌ”から“Ｈ”になると、カウン
タ２０のリセットが解除されてクロック信号のカウント
が開始される。
の位相パルス信号が“Ｌ”から“Ｈ”になると、カウン
タ２０のリセットが解除されてクロック信号のカウント
が開始される。
【００２５】カウンタ２０の出力信号の値は、ＤＳＰ１
０で演算・出力された信号の値（補正データ）と比較さ
れて、一致するか否かが判定される。
０で演算・出力された信号の値（補正データ）と比較さ
れて、一致するか否かが判定される。
【００２６】そして、その一致（補正データ値とカウン
ト値）が判定されると、イクスクルーシブオア回路４０
の出力信号がロウレベルとなり、フリップフロップ５０
がセットされ、フリップフロップ５０からはパルス信号
が出力される。
ト値）が判定されると、イクスクルーシブオア回路４０
の出力信号がロウレベルとなり、フリップフロップ５０
がセットされ、フリップフロップ５０からはパルス信号
が出力される。
【００２７】そのパルス信号は、第１ＡＦＣループ回路
の立ち上がり時から、補正データに応じた時間だけ遅れ
て立ち上がって第２ＡＦＣループ回路に入力され、その
入力された信号の立ち上がりで第２ＡＦＣループ回路が
ロックされるので、水平出力信号が位相変調されること
になる。
の立ち上がり時から、補正データに応じた時間だけ遅れ
て立ち上がって第２ＡＦＣループ回路に入力され、その
入力された信号の立ち上がりで第２ＡＦＣループ回路が
ロックされるので、水平出力信号が位相変調されること
になる。
【００２８】この場合、カウンタ２０に入力されるクロ
ック信号は、位相シフト量の基準となり、そのクロック
信号の１周期が、位相変化の最小時間となる。
ック信号は、位相シフト量の基準となり、そのクロック
信号の１周期が、位相変化の最小時間となる。
【００２９】従って、例えば画面上で縦線が傾けられた
ときに、その縦線を滑らかに傾かせるには、クロック信
号の周波数をある程度上げてその同期を短くすると良
い。
ときに、その縦線を滑らかに傾かせるには、クロック信
号の周波数をある程度上げてその同期を短くすると良
い。
【００３０】以上説明したように、この実施例では、Ｄ
ＳＰ１０とカウンタ２０の出力信号の値が一致したとき
にフリップフロップ５０から出力されるパルス信号で第
２ＡＦＣループ回路がロックされ、これにより水平出力
が位相変調されるので、従来のように、Ｄ／Ａ変換器２
１が不要となるとともに、位相変調部もアナログ回路に
よる位相変調が不要となる。
ＳＰ１０とカウンタ２０の出力信号の値が一致したとき
にフリップフロップ５０から出力されるパルス信号で第
２ＡＦＣループ回路がロックされ、これにより水平出力
が位相変調されるので、従来のように、Ｄ／Ａ変換器２
１が不要となるとともに、位相変調部もアナログ回路に
よる位相変調が不要となる。
【００３１】従って、回路に使用される素子の数が大幅
に削減されるので、回路のＩＣ化が容易となるととも
に、コストダウンを図ることができる。
に削減されるので、回路のＩＣ化が容易となるととも
に、コストダウンを図ることができる。
【００３２】また、ＤＳＰ１０のデジタル信号がそのま
ま位相補正に変換されるので、位相のばらつきがなく、
温度特性による補正精度の悪化を招来することがない。
ま位相補正に変換されるので、位相のばらつきがなく、
温度特性による補正精度の悪化を招来することがない。
【００３３】
【発明の効果】以上の説明で理解されるように、本発明
に係る水平位相補正回路では、補正データに対応するデ
ジタル信号の値と、カウンタの出力信号の値との一致が
判定されるのに応答して、判定回路から出力されるパル
ス信号で第２ＡＦＣループ回路がロックされる。
に係る水平位相補正回路では、補正データに対応するデ
ジタル信号の値と、カウンタの出力信号の値との一致が
判定されるのに応答して、判定回路から出力されるパル
ス信号で第２ＡＦＣループ回路がロックされる。
【００３４】従って、従来のようにＤ／Ａ変換器が不要
となるとともに、アナログによる位相変調回路が不要と
なるので、回路に使用される素子の数が大幅に削減され
る結果、ＩＣ化が容易となるとともに、コストダウンを
図ることができる。
となるとともに、アナログによる位相変調回路が不要と
なるので、回路に使用される素子の数が大幅に削減され
る結果、ＩＣ化が容易となるとともに、コストダウンを
図ることができる。
【００３５】また、デジタル信号がそのまま位相補正に
変換されるので、位相のばらつきがなく、温度特性によ
る補正精度の悪化を招来することがない。
変換されるので、位相のばらつきがなく、温度特性によ
る補正精度の悪化を招来することがない。
【図１】本発明に係る水平位相補正回路の好適な実施例
の回路構成図である。
の回路構成図である。
【図２】従来例の回路構成図である。
１０ ＤＳＰ ２０ カウンタ ３０ イクスクルーシブオア回路 ４０ ナンド回路 ５０ フリップフロップ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 三浦 悟司 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内
Claims (1)
- 【請求項１】 第２ＡＦＣループ回路に与えられる補正
データが演算されてデジタル信号で出力される補正デー
タ演算手段と、 入力されたクロック信号がカウントの基準とされるとと
もに、第１ＡＦＣループ回路で生成されて入力された位
相パルス信号をタイミングとしてカウントが開始される
カウンタと、 前記デジタル信号の値と、カウンタの出力信号の値との
一致が判定されるとともに、前記補正データに対応する
パルス信号が出力される判定回路と、 を備え、 前記一致が判定されるのに応答して、前記パルス信号で
第２ＡＦＣループ回路がロックされる、 ことを特徴とする水平位相補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20068591A JPH0548926A (ja) | 1991-08-09 | 1991-08-09 | 水平位相補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20068591A JPH0548926A (ja) | 1991-08-09 | 1991-08-09 | 水平位相補正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0548926A true JPH0548926A (ja) | 1993-02-26 |
Family
ID=16428552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20068591A Pending JPH0548926A (ja) | 1991-08-09 | 1991-08-09 | 水平位相補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0548926A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6486857B1 (en) | 1999-02-12 | 2002-11-26 | Nec Corporation | Deflection correction circuit for narrowing a pull-in range of a VCO to reduce frequency variations in a horizontal synchronizing signal |
-
1991
- 1991-08-09 JP JP20068591A patent/JPH0548926A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6486857B1 (en) | 1999-02-12 | 2002-11-26 | Nec Corporation | Deflection correction circuit for narrowing a pull-in range of a VCO to reduce frequency variations in a horizontal synchronizing signal |
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