KR100209460B1

KR100209460B1 - 다수의 텔레비전 신호방식에 대응하는 텔레비전 수상기용의 디지탈 발진회로

Info

Publication number: KR100209460B1
Application number: KR1019950054312A
Authority: KR
Inventors: 아키히로 무라야마
Original assignee: 니시무로 타이죠; 가부시끼가이샤 도시바
Priority date: 1994-12-22
Filing date: 1995-12-22
Publication date: 1999-07-15
Also published as: EP0718979B1; JPH08181604A; DE69516650T2; KR960027247A; US5719512A; EP0718979A3; EP0718979A2; DE69516650D1; JP3320576B2

Abstract

본 발명은 회로 규모가 작고, 도입 시간이 짧은 APC(PLL) 회로 등에 사용가능한 발진 회로를 제공한다.

디지탈 발진 회로(11)에서는 아날로그 방식의 클록 발생 회로(12)에 크리스탈(13)을 접속하여 마스터 클록 fCLK 을 발생시킨다. 클록 발생 회로(12)에는 주파수 제어 단자(14)로부터 아날로그 제어신호를 입력한다. 클록 fCLK 을 디지탈 발진기(15)에 공급하여 디지탈 발진기(15)로부터 fsc를 출력단자(16)에 얻는다. 디지탈 발진기(15)에는 제어 단자(17)로부터 텔레비전 방식에 대응한 발진신호 fsc의 전환을 행하는 전환 제어신호를 입력한다. 클록 fCLK 은 소망의 주파수를 얻도록 아날로그적으로 변화하므로, 발진 회로(11)에서의 비트 분해능을 고려할 필요가 없을 뿐만 아니라, 1비트 진동이라는 현상도 발생하지 않으며, 1라인 종료 지점에서의 색위상 변위 검지 한도의 문제도 없어진다.

Description

다수의 텔레비전 신호 방식에 대응하는 텔레비젼 수상기용의 디지탈 발진회로

제1도는 본 발명의 일실시예를 설명하기 위한 시스템도.

제2도는 제1도를 이용한 본 발명의 응용예를 설명하기 위한 시스템도.

제3도는 제2도의 디지탈/아날로그 변환 회로의 구체예를 설명하기 위한 시스템도.

제4도는 제1도를 이용한 본 발명의 다른 응용예를 설명하기 위한 시스템도.

제5도는 제2도의 아날로그 위상 검파 회로에 위상 제어 회로를 부가한 본 발명의 또 다른 응용예를 설명하기 위한 시스템도.

제6도는 제5도의 시스템을 텔레비젼 방식 판별 시스템과 조합한 경우의 보다 구체적인 예를 설명하기 위한 시스템도.

제7도는 본 발명에 따른 발진 주파수의 미세 조정을 설명하기 위한 시스템도.

제8도는 본 발명에 따른 발진 주파수의 다른 미세 조정을 설명하기 위한 시스템도.

제9도는 본 발명의 클록 발생 회로의 외부 부착 변형예를 도시하는 시스템도.

제10도는 종래의 APC 회로를 도시하는 시스템도.

제11도는 종래의 디지탈 발진 회로를 도시하는 시스템도.

제12도는 제11도의 디지탈 발진 회로를 이용한 디지탈 APC 회로를 설명하기 위한 회로도.

제13도는 제12도의 누적 데이타 발생 회로의 구성을 설명하기 위한 회로도.

* 도면의 주요부분에 대한 부호의 설명

11 : 발진 회로 12 : 클록 발생 회로

13 : 수정 진동자 14 : 주파수 제어 단자

15 : 디지탈 발진기 15a : 누적 데이타 발생 회로

15b : 초기 데이타 발생 회로 16 : 출력 단자

17 : 전환 단자 21 : 아날로그 위상 검파 회로

23,23a,73 : D/A 변환 회로 23b : 스퓨리어스 잡음 제거 회로

24,43 : 루프 필터 42 : 디지탈 위상 검파 회로

44 : 아날로그 변환 회로 51 : 위상 제어 회로

61 : 방식 판별 시스템 63 : NTSC 킬러 회로

64 : PAL 킬러 회로 65 : 방식 판별 회로

71 : 마이크로 컴퓨터 72 : 메모리

81 : 가변 저항기

본 발명은 텔레비전 수상기에 사용할 수 있는 발진 회로에 관한 것으로, 특히 다수의 텔레비전 신호 방식에 대응하는 컬러 방식 텔레비젼 수상기용으로 사용하기에 적합한 디지탈 발진 회로에 관한 것이다.

텔레비젼 신호의 색신호 변조 방식에는 NTSC, PAL 및 SECAM 방식이 있다. 이들 중의 복수 개의 방식의 텔레비젼 신호를 수신할 수 있는 지역에서는 복수의 방식 신호를 수신하여 디스플레이할 수 있는 멀티컬러 방식에 대응하는 TV가 사용되고 있다. 상기 3가지 방식 중 PAL 방식에서는 지역에 따라서 다른 색 부반송파 신호(fsc)를 이용하여 변조하고 있으며, 남미에서는 NTSC 방식과 M-PAL, N-PAL 방식이 혼재되어 있다. 텔레비젼 수상기측에서 이 크로마 신호를 수신하는 경우에는 송신된 버스트 신호로부터 색 부반송파를 재생할 필요가 있다. 통상, 아날로그 방식 수상기의 크로마 신호 처리 회로에서는 각 크로마 신호 주파수에 대응하는 복수의 수정 진동자(X'tals)를 포함하고, 이들 수정 진동자를 선택적으로 사용하여 소망의 fsc를 얻고 있다. 이 상태가 제10도에 도시되어 있다.

제10도에 있어서, 입력 단자(101)에 입력된 버스트 신호를 위상 검파 회로(102)의 한 쪽에 입력 단자에 공급한다. 위상 검파 회로(102)의 출력은 수정 발진 회로(103)의 주파수 제어 단자(103a)에 공급되는 동시에 루프 필터(104)에 공급된다. 주파수 제어 단자(103a)에 공급되는 제어 신호에 의해 주파수를 가변하는 발진기(105)에는 발진에 사용되는 수정 진동자(106a~106c)가 접속된다. 수정 발진 회로(103)는 제어 단자(103b)를 갖고, 외부로부터 제어 신호에 의해 수정 진동자(106a~106c) 중 요구된 수정 진동자를 발진기(105)에 접속시킨다. 발진기(105)의 출력은 수정 발진 회로(103)의 출력으로서 출력 단자(103c)에 공급되고, 그 출력이 위상 검파 회로(102)의 다른 쪽의 입력 단자에 공급된다.

종래의 장치는 입력된 버스트 신호와 발진 회로(103)의 출력의 위상을 로크시키도록 동작한다. 이로써 위상이 일치되는 경우에는 그 방식의 크로마 복조 회로가 동작하여 색차 신호를 복조한다. 색 부반송파의 재생에 필요한 이 PLL 루프를 APC (Automatic Phase Control) 루프 또는 APC 회로로 지칭한다.

지역마다에 따라 이러한 시스템을 구성하는 것은 TV 수상기의 샤시의 종류가 증가되고, 제조업체측에서는 제조 공정이 복잡해지므로, 최근에는 이들을 통일하여 전세계적으로 샤시를 표준화하려는 경향이 대두되고 있다. 또한, 남미용 샤시에서는 제10도와 같이 3개의 수정 진동자를 필요로 하며, 수정 진동자가 고가이기 때문에 세트 비용이 상승된다는 문제가 있다.

일반적으로 멀티컬러 TV라고 하면, PAL/NTSC의 양 방식을 수상할 수 있는 것을 나타내지만, 이 경우도 2개의 수정 진동자가 필요하다. SECAM 방식은 변조 방식이 다른 2개와 달리 FM 변조 방식이고, 크로마 복조 처리도 당연히 상이하므로, PAL/NTSC와는 별도의 처리 회로를 설치하는 것이 통상적이며, 또한 발진 회로를 필요로 하지 않는다. 따라서, 발진 회로로는 BG-PAL (4.43), M-PAL(3.575), N-PAL(3.582) 및 NTSC(3.579)의 4개의 주파수에 대응하는 것이 필요하다.

이러한 상황을 근거로 하여, 제10도와 같은 아날로그 기술이 아닌 디지탈 기술을 응용하여 근래에는 제11도와 같은 시스템이 도입되어 있다. 이러한 디지탈 시스템은 CQ 출판사 발행의발진 회로의 설계와 응용의 P.305~P.329의직접 합성 방식 디지탈 신서사이저에 기재되어 있다. 이 문헌에 개시된 디지탈 시스템은 디지탈 발진 회로로 지칭되며, 제10도의 아날로그 TV 세트에서의 수정 발진 회로(103) 대신에 이용된다.

디지탈 발진기(111)에는 클록 발생 회로(112)에서 생성된 클록 신호 f_CLK가 마스터 클록으로서 공급된다. 또한, 디지탈 발진기(111)의 주파수 제어 데이타 입력단(113)에서 공급되는 데이타에 의해 발진 주파수를 가변시킨다. 디지탈 발진회로(114)는 데이타의 변경에 의해 발진 주파수를 임의의 고정밀도로 변경시킬 수 있기 때문에 상기 4종류의 fsc를 전부 발생할 수 있으며, 이러한 디지탈 발진 회로의 동작은 상세히 후술될 것이다. 제11도의 시스템은 마스터 발진용으로 불과 1개의 수정 진동자(115)를 필요로 하므로, 표준화와 비용 절감을 동시에 달성할 수 있다.

크로마 신호 처리부의 APC 주변 부분을 도시하고 있는 제12도에 대해 설명한다. 제12도는 디지탈 샤시에 디지탈 발진 회로의 시스템을 구성한 경우이며, 제11도와 동일 부분에는 동일 도면 부호가 부여되어 있다.

아날로그 복합 영상 신호 중 버스트 신호만을 추출하여 도시하지 않은 A/D변환 회로에서 A/D 변환된다. 디지탈 위상 검파 회로(121)에서는 그 입력 단자(122)에 공급된 디지탈화된 버스트 신호와 출력 단자(123)에서 도출되는 디지탈 발진기(111)의 출력을 위상 비교한다. 비교한 결과를 루프 필터(124)를 통하여 데이타SA로서 디지탈 발진기(111)의 주파수 제어 단자(113)에 공급한다. 이와 별도로, fsc의 방식에 대응한 전환을 행하기 위한 제어 신호가 제어 단자(125)로부터 공급되어 초기 데이타 발생 회로(126)에 접속된다. 초기 데이타 발생 회로(126)에서는 각각의 fsc 발진을 얻기 위한 초기 데이타S0를 발생시키고, 가산기(127)에 출력한다. 초기 데이타S0와 데이타SA를 가산기(127)에 의해 가산하여 가산 데이타S로 하고, 이 데이타를 누적 데이타 발생 회로(128)는 클록 발생 회로(115)로부터의 마스터 클록f_CLK에 의해 동작하며, 발진 데이타를 출력한다.

APC 동작에 관하여 설명하기 전에 누적 데이타 발생 회로의 동작에 관해서 제13도를 이용하여 설명한다. 누적 데이타 발생 회로는 상기한 문헌에서와 같이 누적 가산기(131)와 파형 전환 회로(132)로 구성된다. 누적 가산기(131)는 전가산기(full adder)와 래치로 구성되며, 마스터 클록f_CLK의 1클록마다 전회(前回)가산한 출력 데이타와S를 가산한다. 이러한 구성에서는 누적 가산기(131)의 출력이S 씩 증가하여, 결국 오버플로우를 일으킨다. 이렇게 되면 데이타가 0를 향해 저하하여 톱니파형으로 변화한다. 따라서, 마스터 클록 f_CLK이 일정하고, 또한 가산기의 비트 길이가 결정되면,S를 변경시킴으로써 오버플로우가 발생되는 간격을 변화시킬 수 있다. 이 간격을 발진 주파수라고 간주하면,S에 의해 발진주파수를 제어할 수 있게 된다. 누적 가산기(131)의 출력데이타는 톱니파형이지만, 일반적으로 APC회로에는 정현파형의 신호를 인가하는 것이 바람직하다. 톱니파형과 같이 왜곡이 크면 APC의 위상 검파 동작이 정상적으로 행해지지 않는다. 따라서, 톱니파형의 데이타열을 파형 변환 회로에서 사인파형으로 변환한다.

이 경우에 이용되는 파형 변환 회로의 구체예로서는 상기 문헌에서와 같이 사인 파형 데이타 저장 ROM(Sinusoidal waveform data-storing ROM)이 주로 사용된다. 사인 파형 데이타 저장 ROM에는 미리 SIN 파형 데이타를 어드레스로 할당하여 저장하고, 톱니파형의 데이타열을 어드레스로 간주하여, 대응하는 SIN 파형 데이타를 독출한다. 이렇게 하면, 톱니파형의 데이타열이 사인파형으로 변환되어, APC에 적합한 신호를 출력할 수 있다. 위상 검파 회로는 버스트 신호와 디지탈 발진 회로에서 발생한 발진 회로를 승산하므로, 기본적으로는 발진 신호의 위상이 일정하면 문제가 없다. 50%의 듀티비를 갖는 신호를 얻는 것이 가장 안정적이며, 이러한 목적으로 사인 파형 데이타 저장 ROM을 이용한다. 기본 동작만을 논의하는 것이라면, 사인 파형으로 변환시킬 필요는 없고, 삼각파나 구형파도 가능하다. 따라서, 파형 변환 수단은 파형 데이타 저장 ROM으로 특정되지는 않는다.

디지탈 발진 회로(114)의 발진 주파수 제어는 가산 데이타S를 변경시킴으로써 실현된다. 그러나, APC 회로가 주파수 인입 동작(pull-in operation)을 행하므로, 초기 주파수를 설정하는 데이타와 미소하게 주파수를 변화시키는 데이타가 구분되어 취급된다. 초기 주파수, 즉 비안정 주파수(free run frequency)를 초기 데이타S0로 설정하고, 주파수를 변화시키는 데이타를SA로 설정한다. 위상 검파 회로(121)는 위상 비교 회로이고, 버스트 신호와 누적 데이타 발생 회로(128)의 출력 신호를 승산한다. 승산한 결과로부터 루프 필터 회로(124)를 통해 저역분만 추출한다. 이 추출된 데이타가 미소하게 변하기 때문에, 디지탈 발진 회로(114)의 발진 주파수가 버스트 주파수와 동일하게 되어 최종적으로는 동기하게 된다. 이로써, 버스트 주파수와 동일한 fsc 신호가 재생된다.

이러한 디지탈 발진 회로(114)를 이용한 시스템에서는 디지탈 발진 회로(114)에서 발진하는 데이타 주파수가S, 즉 디지탈 데이타로 결정되기 때문에, 필요 분해능을 얻기 위해서는 누적 데이타 발생 회로(128)에서 요하는 비트 길이가 매우 커져 회로 규모가 대형화되는 동시에 비용이 상승된다는 문제점이 있다. 또한, 디지탈 데이타로 주파수가 제어되기 때문에, 발진 주파수는 이산적인 값이 되므로, 입력된 버스트 주파수와 정확하게 일치하지 않는다. 따라서, 위상 검파 회로(121)의 출력 데이타에는 적어도 1비트의 데이타분에 대응하는 주파수 변동(jump)이 발생되고, 위상 검파마다(1수평 라인에 1회)에서 디지탈 발진 회로(114)의 발진 주파수가 변한다. 발진 주파수가 변하면 fsc 위상이 변화되므로, 복조한 색위상이 바뀐다. 텔레비젼 수상기에 나타나는 이러한 색 위상의 변이가 인간의 눈에 보여지지 않을 정도까지 이 위상 변이를 억제하기 위해서는 1비트 진동의 영향을 매우 작게 할 필요가 있다. 버스트 검파하고 나서 1라인의 영상 신호가 종료될 때까지의 위상 오차의 검지 한계를 0.4도로 가정할 경우 이 검지 한계를 fsc 주파수로 환산하면 30정도가 된다.

이것이 디지탈 발진 회로(114)의 비트 분해능이고, 비트 길이를 N 비트로 하면, 마스터 클록(f_CLK)/2^N을 30이하로 설정할 필요가 있다. 마스터 클록f_CLK을 16로 가정하면, N은 19가 된다. 검지 한계의 마진을 고려하면, N은 22~24정도가 된다. 이 정도의 비트수를 갖는 누적 가산기(131)를 마스터 클록f_CLK에 의해 한 번에 가산할 수 있는지의 여부는 누적 가산기(131)의 스피드에 좌우된다.

그러나, 현재의 디바이스 기술로는 이러한 가산 처리를 한 번에 수행하는 것이 곤란하므로, 통상 데이타를 상위 비트부와 하위 비트부로 구분하여, 하위 비트부의 가산 데이타를 다음 클록에서 상위 비트부로 이동시켜 가산한다. 하위 비트부의 가산 데이타는 래치에 의해 지연되어 전체 비트의 가산 출력 타이밍이 갖추어지도록 한다. 클록이 고속이 될수록 비트 구분을 더 세분할 필요가 있다. 비트 길이가 클수록, 또한 클록이 고속이 될수록 래치에 의해 하위 비트부의 가산 출력이 더욱 지연되어, 래치단의 수가 많아지게 되므로, 가산기(127) 본체와는 별도로 래치의 소자 규모가 커진다.

또한, 위상 검파 회로(121)가 디지탈 회로이면, 동작이 승산 처리되므로 출력이 클록 단위로 지연된다. 또한, APC 정보는 가산기(127)에서의 데이타SA와 초기 데이타S0의 타이밍을 취하기 위한 출력 지연 등에 의해 수 클록 지연되어 디지탈 발진 회로에 제공된다. 이것은 APC의 인입 시간에 막대한 영향을 준다. 제10도의 아날로그 APC의 경우에는 승산 처리가 실시간으로 실시되며, 클록 등의 지연 요인이 없다. 제10도 및 제11도의 위상 검파 회로의 후단에 루프 필터가 위치되어 APC 검파 출력의 저역 주파수 성분만 통과시킨다. 여기서 지연 시간이 발생하지만, 아날로그나 디지탈 어느 쪽도 동일 시간이 되므로, 이 부분은 무시한다. 위상 검파에서부터 디지탈 발진 회로까지의 지연 요소에 의해 결과적으로 APC의 인입 시간이 길어진다는 문제점이 야기된다.

경험적으로 아날로그 APC 시스템의 경우에는 4필드 내에서 APC 인입 동작이 완료되지만, 제12도와 같은 디지탈 시스템의 경우 8필드 정도 소요된다. 일본내에서의 수상기와 같이 수신되는 fsc가 1개로 한정되어 있는 경우, 4필드와 8필드의 시간차, 예컨대 채널 전환시에 요구되는 컬러링 시간(coloring time)은 그다지 문제가 되지 않지만, 멀티 컬러 수상기의 경우에는 문제가 된다. 즉, 제10도에 도시된 바와 같이, 발진기(105)가 발진하는 주파수와 버스트 주파수가 다른 경우, 어느 시간 후에 수정 진동자를 교체하여 별도의 수정 진동자로 재차 APC 검파를 행하는 것과 같은 수정 진동자의 교체를 주기적으로 반복해야 하는 동작을 필요로 한다. APC 인입 동작에 필요한 기간에는 수정 진동자의 교체를 행할 수 없으므로, 수정 진동자의 교체 사이클을 APC 인입 시간과 동일하거나 길게 취한다.

예컨대, 수정 진동자 교체 사이클을 8필드로 하면 3개의 수정 진동자의 교체 동작의 경우에는 APC 인입 동작의 완료까지 최대 31필드가 소요된다. 이것은 0.5초에 상당하며, TV 수상기를 보고있는 사용자에게 불쾌감을 준다. 아날로그의 경우에서도 동일하게 사이클을 4필드로 하면 최대 15필드가 소요되고, 시간으로 환산하면 0.25초가 된다. 이 0.25초의 차는 인간이 식별할 수 있는(지연으로 느끼는)시간차이기 때문에, 시청시의 시각적 감도가 커지게 된다. 실제로는 수정 진동자 교체 사이클을 인입에 필요한 시간보다 길게 취하기 때문에, 절대 시간은 커진다(지연으로 느끼는 정도가 커진다).

상기한 바와 같이, 종래의 직접 합성 방식의 디지탈신서사이저를 이용한 완전 디지탈 구성의 APC 시스템에 이용한 발진 회로에서는 다수의 텔레비젼 신호방식에 대응하는 텔레비젼 수신 시스템에서도 수정 진동자가 1개로 가능한 반면, APC 인입 동작이 늦고, 직접 합성 방식의 디지탈신서사이저의 분해능의 정밀도가 작아지며, 회로 규모가 커지고(23비트), 비용이 상승하는 등의 문제가 있었다.

본 발명의 목적은 회로 규모가 작고, 인입 시간이 짧은 APC(PLL) 회로 등에 사용가능한 발진 회로를 제공하고자 함에 있다.

본 발명의 발진 회로에서는 아날로그의 인가 전압 또는 전류에 의해 주파수가 아날로그적으로 변화하는 클록 발생 회로를 이용하며, 누적 데이타 발생 회로의 비트 길이를 억제하여 초기 발진 주파수의 오차를 허용 가능한 범위에서 크게 취하고, 데이타SA와 초기 데이타S0를 가산하기 위한 가산기가 제거된다. 또, 위상 검파 회로의 출력을 아날로그 방식하에서 취출하여 클록 발생 회로에 인가함으로써 상기 목적을 달성한다.

상기한 수단에 의해, 누적 데이타 발생 회로에서의 비트 길이가 단축되므로 누적 가산기 자체의 규모가 감소된다. 또, 가산 비트를 분할하는 단의 수가 감소되므로, 가산 결과를 지연시키는 래치단의 수도 감소될 수 있다. 또한, 데이타SA와 초기 데이타S0를 가산하는 가산기를 포함하지 않으므로, 디지탈 발진기에서의 소자 감소 효과를 보다 크게 할 수 있다. 아날로그 동작으로 위상 검파 회로로부터 마스터 클록 f_CLK를 제어하므로, 종래 이산적이던 디지탈 발진기의 발진 주파수를 아날로그 동작으로 취할 수 있으며, 디지탈 발진기에서의 주파수 분해능의 제한을 제거할 수 있다.

이하, 본 발명의 실시예에 관해서 도면을 참조하여 상세히 설명한다.

제1도는 본 발명의 일실시예를 설명하기 위한 시스템도이다. 도면 부호 11은 디지탈 발진 회로이며, 이 발진 회로(11)에서는 아날로그 방식의 클록 발생 회로(12)에 1개의 수정 진동자(13)를 접속하여 마스터 클록 f_CLK을 발생시킨다. 클록 발생 회로(12)에는 주파수 제어 단자(14)로부터 아날로그 제어 신호가 입력된다. 이 클록 발생 회로(12)는 마스터 클록 f_CLK을 디지탈 발진기(15)에 공급하고, 디지탈 발진기(15)의 출력 단자(16)로부터는 fsc 가 출력된다. 디지탈 발진기(15)에는 제어 단자(17)로부터 텔레비젼 방식에 대응한 신호 fsc의 전환을 행하는 전환 제어 신호가 입력된다.

상세하게 후술되는 바와 같이, 발진 회로(11)는 제12도에서 설명된 데이타SA의 입력을 갖지 않으며, 따라서 제12도의 가산기(127)를 포함하지 않는다. 마스터 클록 f_CLK이 소망의 주파수가 얻어지도록 아날로그적으로 변화하므로, 디지탈 발진 회로(11)에서의 비트 분해능을 고려할 필요가 없다. 그 외에도, 1비트의 데이타에 대응하는 주파수 변동 또한 완전한 위상 동기에 의해 발생되지 않고, 1라인 종료 지점에서의 색위상 변위 검지 한계를 논의할 필요도 없다.

제2도는 제1도의 시스템을 TV 수상기의 APC 회로로서 적용한 경우의 예이며, 제1도와 동일 부분에는 동일 부호가 부여되어 있다.

복호 영상 신호로부터 분리된 버스트 신호를 아날로그 위상 검파 회로(21)의 입력 단자(22)에 입력하고, 여기서 발진 회로(11)의 출력을 D/A 변환 회로(23)를 통해 아날로그로 변환한 신호와 위상 비교한다. 루프 필터(24)에서 저역성분만을 추출한 출력 신호를 클록 발생 회로(12)의 주파수 제어 단자(14)에 접속한다. 클록 발생 회로(12)는 주파수 제어 신호에 의해 발진 주파수가 변화한다. 클록 발생 회로(12)에서 얻어진 발진 신호를 마스터 클록 f_CLK으로 하여 디지탈 발진기(15)를 구성하는 누적 데이타 발생 회로(15a)에 입력한다. 한편, fsc의 주파수를 전환하는 신호를 전환 단자(17)로부터 디지탈 발진기(15)를 구성하고 있는 초기 데이타 발생 회로(15b)에 입력한다. 초기 데이타는 fsc의 초기 발진 주파수를 설정하기 위한 데이타이고, 전환신호에 따라서 소정의 초기 데이타S0=S로 전환시킨다. 누적 데이타 발생 회로(15a)의 누적 데이타에는 비교 결과 데이타SA가 존재하지 않으므로,S=S0가 된다. 종래예에서 설명한 바와 같이, 누적 데이타 발생 회로(15a)에서는S를 마스터 클록 f_CLK마다 가산한다. 데이타의 양이 증가되어 오버플로우가 발생하므로, 톱니파형의 데이타열을 얻을 수 있으며, 이것을 파형(사인) 변환함으로써 왜곡이 적은 데이타열 출력을 얻는다.

디지탈 발진기(15)의 출력으로부터 D/A 변환 회로(23)를 통하여 얻어진 아날로그 출력 신호와 입력 버스트 신호를 위상 검파 회로(21)에서 위상 비교하여 비교 결과를 아날로그로 얻는다. 이 신호는 루프 필터(24)를 통하여 저역 성분만 추출되고, 아날로그의 상태로 클록 발생 회로(12)에 공급된다. 클록 발생 회로(12)에서는 이 신호에 의해 주파수가 미소하게 변화되고, 결과적으로 디지탈 발진기(15)의 출력 주파수를 변화시킨다. 최종적으로, 위상 검파 회로(21)는 디지탈 발진기(15)의 발진 주파수를 조정(drive)하여 버스트 신호에 완전히 위상 동기시킨다. 데이타S로는 초기 발진 주파수의 제어만을 행한다. 위상 검파 제어를 마스터 클록 f_CLK으로 행하고 있으므로, 제어 파라미터가 2개로 나뉘어져 데이타S상에 APC 제어 정보를 추가시킬 필요가 없다. 일반적으로 말하면, fsc 전환 단자(17)가 발진 주파수의 개략 조정을 담당하고, 주파수 제어 단자(14)가 발진 주파수의 미세 조정을 담당한다.

제10도의 종래의 시스템에서는 발진 회로(103)의 주파수 가변폭(variable limit)이 fsc에 대하여500~700정도이므로, 제2도의 클록 발생 회로(12)에서도 같은 비율, 즉 마스터 클록 f_CLK이 fsc의 약 4배인 예컨대 16이면,2~3의 주파수의 가변폭을 가지면 좋다. 이러한 설정은 아날로그 회로로 충분히 가능하다. 디지탈 발진기(15)에서는 마스터 클록이 가변되므로,S에 의한 초기 발진 주파수의 fsc로부터의 오차는 커도 무방하지만, 이보다는 제9도의 종래의 발진 회로의 초기 발진 주파수 오차 정도가 좋으며, 이것은50~100정도이다. 어떤 마스터 클록 f_CLK에 대하여, 누적 데이타 발생 회로의 비트 길이를 M(정수)으로 하면, 디지탈 발진기(15)의 발진 주파수 fosc는,

로 제공된다. 데이타S가 정수치이기 때문에, 4가지 방식의 fsc에 대하여100이내에 있는 M을 구하면, 마스터 클록 f_CLK이 16일 때 M=15가 된다. 이 정도의 비트 길이에서는 누적 데이타 발생 회로의 비트 길이를 2~3비트 정도 길게 하더라도 fosc의 정밀도는 거의 변하지 않으며, 그 이유는S를 구할 때의 정수화 오차가 포함되어 있기 때문이다. 따라서, 비트 길이가 15로 된다면, 종래에 비하여 7~9비트의 감소가 가능하며, 비율로는 2/3 정도가 된다. 당연히 래치단의 수도 비례하여 감소된다.

종래 기술을 설명하고 있는 제12도의 초기 데이타S0는 BG-PAL 방식의 경우에 (1)식으로부터 산출하면 M=22이 되고,S=1162247이 된다. 이 초기 데이타는 가산기(127)에 21비트, 즉 누적 데이타 발생 회로(128)의 누적 가산과 거의 동일한 비트 길이가 필요하다. 그러나, 본 실시예의 경우에는 이 가산기가 불필요해지므로, 발진 회로(11)의 시스템 전체의 규모를 거의 절반 정도로 축소할 수 있는 효과를 얻을 수 있다.

아날로그 위상 검파 회로(21)의 출력은 클록 지연이라는 요소가 없으며, 실시간으로 얻을 수 있다. 또한, 종래 제12도의 가산기(127)에서 데이타SA와 초기 데이타 S0의 타이밍을 맞추기 위해 필요했던 클록 지연 요인도 없으므로, 제10도의 APC와 동일한 인입 시간을 얻을 수 있다. 따라서, 제11도에서는 8필드가 소요되던 것이, 본 실시예에서는 4필드로 가능하며, 시감상의 개선 효과가 매우 크다.

여기서, 제2도의 누적 데이타 발생 회로(15a)는 제12도의 누적 데이타 발생회로(128)와 동일한 구성을 이루고 있고 그 구성예 또한 제13도와 동일하기 때문에 상세한 설명은 생략하지만, 구성되어 있는 비트 길이가 상이하므로 제13도의 구성예와 동일한 것으로 간주되어서는 안된다.

다음에, 제3도를 이용하여 제2도의 D/A 변환 회로(23)의 구체예에 관해서 설명한다. D/A 변환 회로(23)는 누적 데이타 발생 회로(15a)로부터 입력된 데이타열을 아날로그 신호로 변환하는 회로이다. 입력 단자(16)에는 누적 데이타 발생 회로(15a)로부터의 데이타열이 입력된다. 이것을 D/A변환 회로(23a)가 아날로그 신호로 변환된다. 그러나, 이 출력 신호는 아직 샘플링되어 있으며, 단지 전압 신호로 변환되었을 뿐이다. 따라서, 거짓 신호(alias)를 포함하는 스퓨리어스 성분이 대부분 잔류되어 있으므로, 이것을 제거할 필요가 있다. 이 스퓨리어스 잡음을 제거 회로(23b)에서 제거하고, 아날로그의 fsc 출력을 출력 단자(31)에서 얻는다. 제13도의 종래의 회로에서는 D/A 변환 회로(23)는 없지만, 아날로그 시스템에 제11도의 발진 회로(114)를 접속시키기 위해서는 아날로그 출력이 당연히 필요하고, 이를 위해서는 이 D/A 변환 회로가 동일하게 필요하다.

제4도는 아날로그 위상 검파 회로가 아닌 디지탈 위상 검파 회로를 포함하는 본 발명의 APC 회로의 다른 시스템을 설명하기 위한 시스템도이다. 입력 단자(41)에 의해 도시되지 않은 A/D 변환 회로에서 변환된 디지탈 데이타의 버스트 신호를 디지탈 위상 검파 회로(42)의 한 쪽에 입력하고, 발진 회로(11)의 출력 단자(16)로부터의 디지탈 출력을 다른 쪽의 입력에 공급하여 위상 검파한다. 검파된 출력 데이타를 루프 필터(43)를 통하여 아날로그 변환 회로(44)에 공급한다. 아날로그 변환된 신호를 발진 회로(11)의 주파수 제어 입력 단자(14)에 공급하고, 클록 발생 회로(12)의 발진 주파수를 제어한다. 이렇게 하여도, 여전히 클록은 아날로그적으로 제어되므로, 발진 회로(11)의 비트 길이를 작게 하고, 비용을 감소하는 것이 가능하다.

단지, 제4도의 경우에는 위상 검파 출력이 디지탈 신호를 나타내기 때문에, 제12도에서 설명한 1비트의 데이타분에 대응하는 주파수 변동이 발생한다. 그 주파수 변동의 정도는 아날로그 변환이나 위상 검출 출력의 비트수에 좌우된다. 그러나, 루프 필터(43)를 아날로그 동작하도록 구성하여 아날로그 변환 회로(44)와 루프 필터(43)의 위치를 반전시키거나, 루프 필터(43)의 특성을 적절하게 조정함으로써 개선이 가능하다. 적어도, 제4도의 경우에서도 제12도의 가산기(127)에서 발생하고 있는 지연 요소가 존재하지 않으므로, 제12도의 시스템에 비해 APC 인입 시간의 개선을 도모할 수 있다.

이와 같이, 본 발명을 적용한 APC 회로에서는 위상 검파 회로가 디지탈인지 아날로그인지에 따라 정도의 차이가 있지만 본질적인 효과에 지장을 주지는 않는다.

또, 제5도를 이용하여 설명을 계속한다. 제2도의 아날로그 위상 검파 회로(21)에 대하여 위상 제어 회로(51)를 부가한 것이 제5도의 시스템도이다. 특수한 용도로는 위상 검파 회로에 공급하는 신호와 그 외의 회로 블록에서 이용하는 신호와의 위상을 상이하게 하는 경우가 있다. 이 경우에는 아날로그 변환 회로(23)의 아날로그 변환된 출력 신호의 뒤에 위상 제어 회로(51)를 설치하고, 이 제어 회로(51)의 출력을 위상 검파 회로(21)에 공급한다. 위상 검파 회로(21)에 공급되는 신호와는 별도의 제어를 행한 신호를 fsc 출력으로서 취출한다. 또, 제4도에 위상 제어 회로를 삽입하는 경우는 발진 회로(11)의 출력 단자(16)와 위상 검파 회로(42)의 사이에 배치하면 된다.

제5도의 응용예를 더욱 구체적으로 설명하기 위해서, 텔레비젼 방식 판별 시스템과 통합한 경우에 관해서 제6도를 이용하여 설명한다. 또한, 텔레비젼 수상기에서의 fsc 전환 단자(17)의 기능에 관해서도 설명한다. 따라서, 제6도 또한 아날로그 위상 검파 회로 구성을 기초로 한다.

제6도에서, 발진 회로(11)의 출력을 D/A 변환 회로(23)로 아날로그 변환하고, 위상 제어 회로(51)에 입력한다. 위상 제어 회로(51)의 한 출력을 아날로그 위상 검파 회로(21)에 접속한다. 방식 판별 시스템(61)을 설치하고, 위상 제어 회로(51)의 출력 신호와, 입력 단자(22)에 공급된 입력 버스트 신호, 또 입력 단자(62)로부터의 클록 신호 CK를 입력한다. 판별 시스템(61)으로부터의 출력은 fsc 전환 신호이며, 이것을 발진 회로(11)의 전환 단자(17)에 공급한다. 방식 판별 시스템(61)은 NTSC 방식 및 PAL 방식의 킬러 회로(63,64)를 구비하며, 이들 킬러 회로는 입력 단자(22)로부터의 버스트 신호가 각각 입력된다. 위상 제어 회로(51)로부터는 각 킬러 판별에 알맞게 위상 제어된 fsc 신호가 출력된다. 각 킬러 회로(63,64)의 출력을 방식 판별 회로(65)에 출력하고, 수신 시스템을 결정한다.

NTSC 킬러 회로(63)에서는 위상 제어된 fsc 신호와 버스트 신호로부터 NTSC 방식 신호인지의 여부를 판별한다. PAL 킬러 회로(64)도 동일하지만, PAL 방식의 버스트 신호는 라인마다 위상이 다르기 때문에, 이것에 동기하여 위상 제어된 fsc 신호를 제공한다. 발진 회로(11)의 위상 검파 회로(21)의 사이에 위상 제어 회로를 위치시키는 이유는 TV 수상기의 fsc 처리에 있어서 상기한 바와 같은 위상 관리가 필요하기 때문이며, 이 밖에도 복조기에 공급하는 fsc 신호에도 위상 제어가 필요하다. 방식 판별 회로(65)에 입력하는 클록 신호 CK는 예컨대 4필드 사이클의 클록 신호이고, 이것을 바탕으로 fsc 전환 신호를 발생한다. 일예로, 신호가 NTSC 방식과 PAL 방식 모두에 대해 관련이 없는 경우에는 4필드마다 fsc 신호의 주파수를 전환한다. 초기 데이타 발생 회로(15b)에서는 이 전환 신호를 바탕으로S의 값을 전환한다. 이렇게 함으로써, 입력 크로마 신호의 방식이 어떤 방식인지를 검사할 수 있다.

PAL 방식 신호가 수신된 경우, PAL 방식 컬러 신호이면 PAL 킬러 회로(64)가 판별 출력을 출력한다. 방식 판별 회로(65)에서는 이 출력을 수신하여 NTSC 킬러 회로(63)의 출력이나 어떤 fsc 에서 발진하고 있는지를 참조하면서, PAL 방식인 것으로 판정한다. 이 때에는 fsc 전환 신호를 정지시키고, 그 시점에서의 fsc 주파수를 유지시킨다. 또, 도시하지 않은 PAL 방식의 복조 회로를 활성화시켜 PAL 복조 색차 신호를 재생한다. NTSC 방식 수신시에도 동일하다.

SECAM 방식은 PAL/NTSC 와는 다른 처리를 행하기 때문에, 원래 fsc 발진에는 관계가 없다. 그러나, SECAM 수신시의 fsc의 발진 회로(11)가 발진 주파수를 전환하고 있으면, 그 누설 신호 등에 의해 화면의 크로마 신호가 영향을 받는다. 그래서, SECAM 수신시에는 fsc를 예컨대 PAL 방식에 고정하는 것이 통례이다. 그래서, 방식 판별 회로(65)에서는 SECAM 방식의 킬러 정보도 모니터할 필요가 있다. SECAM 방식까지 수신가능한 세트인 경우에는 SECAM 킬러 회로(66)의 킬러 정보도 입력하여 종합적인 방식 판별을 행한다. SECAM 방식을 포함하는 풀멀티 컬러까지 생각하는 경우에는 fsc의 전환을 주기적으로 행하면, 수신기측에서는 수신 시스템을 자동적으로 판별해 낼 수 있다.

남미에서 사용하기 위한 텔레비젼 수상기의 경우에는S를 NTSC 방식용과 M-PAL, N-PAL 방식용으로 준비해 두면 되고, 유럽이나 아시아에서 사용하기 위한 텔레비젼 수상기의 경우에는 BG-PAL 방식과 NTSC 방식의 2개의 방식을 전환하도록 하면 된다.

한편, PAL 방식인 경우에는 그 색 부반송파가 소위 1/4 라인 오프셋 기술에 의해 수평 주파수의 사이에 상호 배치되어 있다. 버스트 신호가 1라인마다 90도 위상 제어되어 있어 외견상의 주파수는 단일하지 않다. 주파수 축상에는 이들 조작에 의한 측대역(sideband) 성분이 혼재하므로, 일반적으로 수신측의 fsc 인입 범위가 넓으면, 이들 측대역 성분에 미스로크(mislock)하는 오동작을 일으킬 경우가 있다. 그래서, fsc 발진에는 수정 진동자와 같이 기준 발진이 정확하고 Q가 높으며 주파수 가변폭이나 초기 발진 주파수 오차가 PPM(10^-6) 단위인 정밀한 소자를 이용하고 있다.

실제로는 예컨대 제10도의 발진 회로(103)의 경우, PAL 방식 수정 진동자를 접속시키는 단자의 댐핑 저항(damping resestance)을 작게 하여 Q를 감소시키고, 주파수 대역을 넓게 하여 가변폭이 미스로크를 초래하는 주파수까지 확장되지 않도록 하고 있다. 이것을 본 발명의 실시예의 회로에 관해서 생각해 보면, 어떤 수법이 필요하므로, 이것에 관해서 설명한다.

본 발명의 디지탈 발진 회로의 경우, 4방식의 fsc 중 어느 한 주파수로 발진하고 있더라도, 클록 발생 회로(12)의 발진 주파수는 변하지 않는다. 그러나, 초기 데이타 발생 회로(15b)의S를 방식 판별 회로(65)가 제어하고 있으므로, 발진 주파수가 PAL 방식에 사용되는 주파수인지 아니면 그 외의 주파수인지의 식별이 가능하다. 따라서, PAL 주파수로 발진하고 있는 경우에는 발진 회로(11)의 주파수 대역을 그 외의 주파수로 발진하고 있는 경우보다도 좁게 하고, 적응형의 제어를 하는 것이 가능하다. 일반적으로, 발진 회로(11)는 댐핑 저항을 이용하여 주파수 대역을 변경시킬 수 있지만, 그 외에 벡터 합성비를 변경시킴으로써 주파수 대역을 변경시키는 방법도 있다.

발진 회로(11)의 구성에 관해서는 예컨대 일본국 특허 공보 평성 2-200002호전압 제어 발진 회로를 참조한다. 이 벡터 합성비를 작게 함으로써, 주파수 대역을 외부로부터 제어할 수 있다. 따라서, PAL 주파수로 발진하고 있을 때는 벡터 합성비가 작아지도록 제어 또는 전환하면 된다. 물론, PAL 주파수로 발진하는 경우, 소정의 가변폭을 설정하고 그 외의 fsc에서 발진하는 경우에 가변폭을 넓게 해도 된다.

상기 한 실시예의 설명에서는 제1도의 시스템을 PLL 루프에 적응하는 경우에 관하여 설명하였지만, PLL 루프로 하지 않더라도 양호한 경우에 관하여 이하에 설명한다.

어떤 용도에서는 발진 회로의 발진 주파수가 단계적으로 변화함으로써 주파수 로크가 필요하지 않는 경우가 있다. 예컨대, 멀티 컬러 텔레비젼의 SIF(Sound IF: 음성 중간 주파)처리를 들 수 있다. 텔레비젼 신호에는 SIF가 4개의 방식이 있다. 일본내에서는 4.5이고, 해외에서는 이외에 5.5, 6.0, 6.5의 3개가 있다. 이들을 1개의 텔레비젼으로 수신하는 경우, 주파수 변환하여 1개의 IF로 함으로써 이 신호를 1개의 음성 검파 회로로 처리하는 수법을 취하고 있다. 주파수 배치에는 여러가지 예가 있지만, 예컨대, 주파수 변환 후의 제2 IF를 500로 하면, 4.5수신시에는 4.0에서 발진하도록 하고, 6.5수신시에는 6.0에서 발진하도록 하기 위해 각 방식의 주파수에 추종하는 국부 발진기가 필요하다. 본 발명은 이 국부 발진기에 이용하기에 적합하다. 제2 IF 로서는 수신 신호를 대략 500정도 저하시키면 되고, 0.1% 정도의 트래킹 성능을 얻을 수 있으면 된다. 통상, 이러한 용도에는 기준 발진기를 1개 설치하고, 주파수 신서사이저를 이용하여 기준 신호의 정수배의 주파수를 생성하고, 이 주파수를 국부 발진 주파수로 하여 발진기를 발진시킬 필요가 있다. 이 경우, 주파수 신서사이저 자체가 PLL 구성으로 배열되어 있으므로, 다수의 분주 회로와 루프 필터가 필요하다.

이에 대해, 본 발명의 발진 회로에서는 임의의 주파수를 1개의 기준 신호로부터 만들 수 있으며, 또한 루프 필터를 필요로 하지 않으므로 매우 적합하다. 이상과 같이, 종래 기술의 주파수 신서사이저로는 기준 신호 정밀도를 양호하게 할 수는 있지만 국부 발진부에서 이용되는 발진기의 초기 발진 주파수를 예컨대 IC 내장 시상수의 변동(dispersion)으로 인해 특정할 수 없기 때문에 PLL을 이용하고 있으나, 본 발명은 PLL을 필요로 하지 않는다. 더구나, 디지탈 발진 회로(11)로 얻어지는 신호의 스펙트럼이 기준 신호에 대한 클록 발생 회로(12)로 얻어지는 신호의 스펙트럼이 기준 신호에 대한 클록 발생 회로(12)의 정밀도와 동일하므로, 스퓨리어스 잡음이 적은 고순도의 색표시(color representation)를 제공한다. APC(PLL)루프는 필요없지만, 클록 발생 회로(12)에서의 초기 발진 오차나 누적 데이타 발생 회로(15a)의 비트 길이를 억제함에 따른 초기 발진 데이타의 오차에 의해, 트래킹 주파수에 미소한 변위가 발생될 수 있다. 이러한 트래킹 주파수의 미소 변위의 보정에 관해서 제7도와 제8도를 이용하여 설명한다. 4가지 방식의 SIF의 어느 주파수로 수신할지는 마이크로 컴퓨터로부터의 지시에 좌우된다. 따라서, 4가지 방식에 대응하는 보정을 취하면, 오차를 제거할 수 있다.

제7도에 있어서, 마이크로 컴퓨터(71)로부터 메모리(72)에 보정 데이타를 출력한다. 메모리(72)의 출력은 D/A 변환 회로(73)에 공급되며, D/A 변환 회로(73)의 출력은 발진 회로(11)의 주파수 제어 단자(14)에 공급된다. 이러한 구성에 의해, 마이크로 컴퓨터(71)로부터의 보정 데이타를 아날로그 전압 또는 전류로 변환하여 클록 주파수를 제어한다. 메모리(72)는 RAM 또는 ROM 모두가 사용 가능하며 한번 조정한 데이타를 매회 마이크로 컴퓨터(71)에 기록해도 되고, ROM에 미리 조정 데이타를 기록하여 4가지의 방식 중 어떤 SIF로 전환할지에 관한 전환 신호에 따라서 독출 데이타를 전환시켜도 된다. 또한, 전환 단자(17)를 이용한 SIF 주파수 전환의 정밀도를 충분히 얻을 수 있는 경우에는 마이크로 컴퓨터(71)로부터의 제어 데이타를 마스터 클록 f_CLK의 조정에 사용해도 좋다. 이와 같이 하면, 상이한 주파수를 우수한 정밀도와 순도로 출력할 수 있으며, 양산 라인에서는 데이타를 마이크로 컴퓨터로부터 제어하여 조정하므로 조정 방법이 단순화되어 극히 적합하다.

마이크로 컴퓨터로부터의 조정이 불가능한 경우에는 제8도에 도시된 바와 같이 수동 조정도 가능하다. 이 경우에는 가변 저항기(81) 등으로 각각의 주파수에 대응하는 변위 또는 마스터 클록 f_CLK의 조정을 행한다. 조정된 주파수 또는 마스터 클록을 DC-DC 변환 회로(82)를 통하여 발진 회로(11)의 주파수 제어 단자(14)에 입력하면 된다. 또, 클록 발생 회로(12)가 직접 제어 가능하다면, DC-DC 변환 회로(82)를 제거하여도 된다. 이 경우에도 조정 범위의 설정을 임의로 할 수 있다는 점과 발진에 관여하는 용량 소자를 직접 조작하지 않는다는 점에서 이점이 있다.

또, 클록 발생 회로(12)의 공진 소자로서, 텔레비젼에 사용하기 위한 용도에 맞추어 수정 진동자를 이용하여 설명하였지만, 주파수 선택성을 갖는 공진 소자라면 어떠한 것이라도 가능하다. 제9도에 그 일예를 도시한다. 제9도에서는 LC 병렬 공진 회로(91)를 이용하였다. 물론, 직렬 공진 회로를 사용하는 것도 가능하다. 클록 발생 회로(12)에서는 공진 소자를 이용하고 그 발진 주파수가 제어 단자(14)로부터의 제어 신호에 따라 내부 회로에 의해 변경되면 된다.

이상의 설명에서는 본 발명의 회로를 텔레비젼 수상기에 적용하여 설명하였으므로, 누적 데이타 발생 회로(15a)를 이용하고 있지만, 그 외의 경우에는 반드시 누적 데이타 발생 회로를 필요로 하지는 않는다. 텔레비젼 신호의 fsc가 방식에 따라 다른 것은 당연하지만, 원래 수평 주파수와 정수비의 상관을 갖지 않도록 주파수 오프셋되어 있고, 다른 방식의 fsc 간에 정수비의 상관은 정상적인 경우에는 없다. 그러나, 일반적으로 상관이 있는 경우도 있으며, 그 경우에는 누적 데이타 발생 회로가 아닌 카운터를 이용하여도 된다. 상기 문헌의 P.295~P.304의디지탈 방식 파형 발생 회로에 기재되어 있는 바와 같이, 마스터 클록 f_CLK을 카운트하고, 이것을 어드레스로 간주하여 파형 데이타를 독출하면 동일한 효과를 얻을 수 있다. 디지탈 발진 회로 또는 카운터에서 톱니파형으로 변화하는 데이타열이 발생하면 본 발명의 효과는 동일하다.

다만, 카운터를 이용할 때에는 2가지의 사용 방법이 있다. 그 하나는 분주비를 변경시켜서 발생하는 데이타열의 최대치 즉, 진폭을 변경시키는 방법이다. 이 경우는 분주비를 임의로 변경시킴으로써 미소한 주파수 설정이 가능하다. 또 하나는 데이타열의 카운트 사이클을 고정하여 독출 비트를 전환하는 방법이다. 이 경우, 카운터는 2^L(L은 정수)의 2진 카운터로 하고, 데이타열의 발생 사이클을 고정한다. 카운터 출력의 최상위 비트로부터 하위 비트를 독출하면, 가장 낮은 주파수의 데이타열이 얻어지며, 최상위 비트의 다음 비트로부터 하위 비트를 독출하면 상기의 2배의 주파수가 된다.

따라서, 이 구성은 2^K(K는 정수)의 비가 되는 주파수를 형성하고자 하는 경우로 한정된다. 2^K의 주파수비에 매우 가깝지만 정확하게는 다른 주파수를 작성하고자 하는 경우에는 클록 발생 회로의 주파수 가변 범위를 그만큼 넓게 취하면 되고, 누적 가산기를 이용하지 않더라도, 같은 효과를 얻을 수 있다.

또한, 본 발명은 복수의 주파수를 1개의 마스터 클록으로부터 고정밀도로 발생하기 위해 사용될 수도 있다. 이러한 회로에서는 복수의 주파수중 어느 주파수가 최종 발진 주파수로 사용될지를 판단하는 회로가 필요하게 된다. TV 수신기의 경우에는 킬러 회로가 이러한 기능을 담당하지만, 일반적으로는 위상 검파 상태를 검출하는 회로가 사용되며, 이러한 회로는 본 발명을 이용하는 장치에 요구되는 성능에 따라 상이하게 된다. 여기서 판단 회로라는 의미는 위상 검파 상태를 검출하는 회로를 포함하는 것으로 정의된다.

본 발명의 회로를 이용하면, 시스템의 회로 규모를 축소하여 비용을 절감할 수 있는 디지탈 발진 회로를 실현할 수 있으며, 이 발진 회로를 APC(PLL) 회로에 이용하면, 인입 시간이 단축된다.

Claims

주파수를 제어할 수 있는 클록 발생 회로와; 상기 클록 발생 회로에 접속되며, 상기 클록 발생 회로에 의해 발생된 클록 신호에 의해 발진 주파수가 제어될 수 있도록 상기 클록 신호의 주파수에 관련된 발진 주파수를 갖는 데이타열 파형을 발생하는 디지탈 발진기와; 상기 디지탈 발진기의 데이타열 파형을 텔레비젼 방식을 식별하기 위한 발진기 출력 신호로 변환하며, 이 발진기 출력 신호가 상기 클록 발생 회로로부터의 클록 신호의 주파수를 제어하기 위한 주파수 제어 신호로서 사용되는 변환 수단을 구비하는 것을 특징으로 하는 디지탈 발진 회로.
제1항에 있어서, 상기 디지탈 발진기는 상기 데이타열 파형을 임의의 출력 파형으로 변화시키는 파형 변환기를 포함하는 것을 특징으로 하는 디지탈 발진 회로.
제1항에 있어서, 상기 클록 발생 회로는 공진 소자와의 접속을 위한 입력 단자와 상기 주파수 제어 신호를 수신하기 위한 입력 단자를 갖는 것을 특징으로 하는 디지탈 발진 회로.
제1항에 있어서, 상기 디지탈 발진기는 초기 데이타를 발생하는 초기 데이타 발생 회로와, 상기 초기 데이타를 누적 가산하고 상기 데이타열 파형을 발생하는 누적 데이타 발생 회로를 포함하는 것을 특징으로 하는 디지탈 발진 회로.
제4항에 있어서, 상기 누적 데이타 발생 회로는 누적 가산기와 래치를 포함하는 것을 특징으로 하는 디지탈 발진 회로.
제4항에 있어서, 상기 누적 데이타 발생 회로는 카운터를 포함하는 것을 특징으로 하는 디지탈 발진 회로.
제1항에 있어서, 상기 클록 신호의 주파수는 DC 전압 또는 DC 전류에 의해 제어되는 것을 특징으로 하는 디지탈 발진 회로.
제1항에 있어서, 상기 변환 수단은 상기 디지탈 발진기의 출력을 아날로그 신호로 변환하는 D/A 변환기와, 상기 D/A 변환기의 출력을 수신하고 상기 주파수 제어 신호를 출력하는 아날로그 위상 검파 회로를 포함하는 것을 특징으로 하는 디지탈 발진 회로.
주파수를 제어할 수 있는 클록 발생 회로와; 상기 클록 발생 회로에 접속되며, 상기 클록 발생 회로에 의해 발생된 클록 신호에 의해 발진 주파수가 제어될 수 있도록 상기 클록 신호의 주파수에 관련된 발진 주파수를 갖는 데이타열 파형을 발생하는 디지탈 발진기와; 상기 디지탈 발진기로부터의 데이타열 파형에 의거한 발진기 출력 신호를 텔레비젼 방식을 식별하기 위한 아날로그 신호로 변환하여 출력하는 변환 회로와; 상기 변환 회로로부터 출력된 아날로그 신호의 위상을 입력 신호와 비교하여 위상 차분 신호를 출력하는 아날로그 위상 검파 회로와; 상기 아날로그 위상 검파 회로에 접속되며, 상기 위상 차분 신호를 필터링하며, 그 필터링된 출력 신호를 상기 클록 발생 회로에 출력하여 상기 클록 발생 회로의 주파수를 제어하는 루프 필터를 구비하는 것을 특징으로 하는 디지탈 발진 회로 장치.
제9항에 있어서, 상기 변환 회로는 D/A 변환기와 스퓨리어스 잡음 제거 회로를 포함하는 것을 특징으로 하는 디지탈 발진 회로 장치.
제10항에 있어서, 상기 변환 회로의 출력은 위상 제어 회로를 통하여 상기 아날로그 위상 검파 회로에 접속되는 것을 특징으로 하는 디지탈 발진 회로 장치.
주파수를 제어할 수 있는 클록 발생 회로와, 상기 클록 발생 회로에 접속되며, 상기 클록 발생회로에 의해 발생된 클록 신호에 의해 발진 주파수가 제어될 수 있도록 상기 클록 신호의 주파수에 관련된 발진 주파수를 갖는 데이타열 파형을 발생하는 디지탈 발진기와; 상기 데이타열 파형에 의거한 발진기 출력신호의 위상과 입력 신호의 위상을 비교하여 그 위상 차분 신호를 출력하는 디지탈 위상 검파 회로와; 상기 디지탈 위상 검파 회로에 접속되며, 상기 위상 차분 신호를 필터링하고 그 필터링된 출력을 출력하는 디지탈 필터와; 상기 디지탈 필터에 접속되며, 상기 필터링된 출력을 텔레비젼 방식을 식별하기 위한 아날로그 신호로 변환하고, 그 아날로그 신호를 상기 클록 발생회로에 출력하여 상기 클록 발생 회로의 클록 주파수를 제어하는 D/A 변환기를 구비하는 것을 특징으로 하는 디지탈 발진 회로 장치.
제12항에 있어서, 상기 디지탈 발진기의 발진기 출력 신호는 위상 제어 회로를 통하여 상기 디지탈 위상 검파 회로에 입력되는 것을 특징으로 하는 디지탈 발진 회로 장치.
주파수를 제어할 수 있는 클록 발생 회로와; 상기 클록 발생 회로에 접속되며, 상기 클록 발생 회로에 의해 발생된 클록 신호에 의해 발진 주파수가 제어될 수 있도록 상기 클록 신호의 주파수에 관련된 발진 주파수를 갖는 데이타열 파형을 발생하며, 상기 클록 발생 회로의 주파수 대역이 특정 텔레비젼 방식을 식별하기 위해 내부에 포함되어 있는 누적 데이타 발생기의 주파수 전환 상태를 함수로 하여 변화될 수 있는 디지탈 발진기와; 상기 디지탈 발진기의 출력단에 접속되며, 상기 디지탈 발진기로부터의 데이타열 파형에 의거한 발진기 출력 신호를 텔레비젼 방식을 식별하기 위한 아날로그 신호로 변환하여 출력하는 변환 회로와; 상기 변환 회로로부터 출력된 아날로그 신호의 위상을 입력 신호와 비교하며, 위상 차분 신호를 출력하는 아날로그 위상 검파 회로와; 상기 아날로그 위상 검파 회로에 접속되며, 상기 위상 차분 신호를 필터링하고, 그 필터링된 출력 신호를 상기 클록 발생 회로에 출력하여 상기 클록 발생 회로의 주파수를 제어하는 루프 필터를 구비하는 것을 특징으로 하는 디지탈 발진 회로 장치.
주파수를 제어할 수 있는 클록 발생 회로와, 상기 클록 발생 회로에 접속되며, 상기 클록 발생회로에 의해 발생된 클록 신호에 의해 발진 주파수가 제어될 수 있도록 상기 클록 신호의 주파수에 관련된 발진 주파수를 갖는 데이타열 파형을 발생하는 디지탈 발진기와; 상기 디지탈 발진기의 출력단에 접속되며, 상기 디지탈 발진기로부터의 데이타열 파형에 의거한 발진기 출력 신호를 텔레비젼 방식을 식별하기 위한 아날로그 신호로 변환하여 출력하는 변환 회로와; 상기 변환 회로로부터 출력된 아날로그 신호의 위상을 입력 신호와 비교하고, 위상 차분 신호를 출력하는 아날로그 위상 검파 회로와; 상기 아날로그 위상 검파 회로에 접속되며, 상기 위상 차분 신호를 필터링하며, 그 필터링된 출력 신호를 상기 클록 발생 회로에 출력하여 상기 클록 발생 회로의 주파수를 제어하는 루프 필터와; 상기 입력 신호와 상기 발진기 출력 신호의 동기 상태를 식별하며, 그 식별 결과 출력에 의거하여 상기 클록 발생 회로의 주파수 대역을 변경시키는 판별 수단을 구비하는 것을 특징으로 하는 디지탈 발진 회로 장치.
제15항에 있어서, 상기 입력 신호는 텔레비젼 신호이며, 상기 판별 수단은 텔레비젼 시스템의 유형을 식별하는 회로인 것을 특징으로 하는 디지탈 발진 회로 장치.
제16항에 있어서, 상기 판별 수단은 한 시간 구간에 걸쳐 상기 클록 발생 회로의 주파수 대역을 반복적으로 변경시키고 소정 텔레비젼 방식의 수신이 식별되었을 때 상기 클록 발생 회로의 주파수 대역의 변경을 종료함으로써 복수의 텔레비젼 방식중에서 수신된 신호의 텔레비젼 방식을 판별하는 것을 특징으로 하는 디지탈 발진 회로 장치.
제17항에 있어서, 상기 판별 수단은 텔레비젼 방식 식별에 필요한 위상 제어된 신호를 위상 제어 회로로부터 수신하는 것을 특징으로 하는 디지탈 발진 회로 장치.
주파수를 제어할 수 있는 클록 발생 회로와; 상기 클록 발생 회로에 접속되며, 상기 클록 발생 회로에 의해 발생된 클록 신호에 의해 발진 주파수가 제어될 수 있도록 상기 클록 신호의 주파수에 관련된 발진 주파수를 갖는 데이타열 파형을 발생하며, 텔레비젼 방식을 식별하기 위해 상기 데이타열 파형에 의거한 발진기 출력 신호를 출력하는 디지탈 발진기와; 외부의 디지탈 데이타를 저장하고, 이 외부 디지탈 데이타에 의거한 메모리 회로 출력을 발생하는 메모리 회로와; 상기 메모리 회로 출력을 클록 주파수를 제어하기 위한 신호로 아날로그 변환하는 수단을 구비하는 것을 특징으로 하는 디지탈 발진 회로 장치.