JPH06343041A

JPH06343041A - シンセサイザ回路

Info

Publication number: JPH06343041A
Application number: JP5130201A
Authority: JP
Inventors: Masayuki Ishikawa; 正幸石川; Akihiro Yamagishi; 明洋山岸
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1993-06-01
Filing date: 1993-06-01
Publication date: 1994-12-13

Abstract

(57)【要約】【目的】携帯電話などの無線通信システムに用いられる
８００ＭＨzから２ＧＨz程度の動作周波数において、低
消費電力で動作し、かつ、高速に周波数の切替えを行う
ことのできるシンセサイザ回路を実現する。【構成】波形生成論理回路２とディジタル・アナログ変
換回路３とよりなる波形生成回路９により、周波数設定
端子１より入力された信号に応じて所望の周波数の信号
波形を生成し、これを２つの入力端子６，７を有する周
波数合成回路５の第１の入力端子６に入力し、第２の入
力端子７には外部から第２の周波数の信号を入力して、
これら２つの入力信号の和の周波数の信号を生成し、シ
ンセサイザ回路全体の出力信号として出力端子１０より
出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、シンセサイザ回路に係
り、特に、周波数を短時間に切り替えられる直接周波数
合成形式のシンセサイザ回路に関するものである。

【０００２】

【従来の技術】図１０は、従来の直接周波数合成形式の
シンセサイザ回路の構成を示す図である。例えば、第１
５回ヨーロッパ固体回路会議予稿集（１９８９年）、２
５６頁（Ｐroceedings of １５th Ｅuropean Ｓolid‐
Ｓtate Ｃircuits Ｃonference（１９８９）、２５６）
を参考論文として挙げることができる。

【０００３】図１０において、周波数設定端子１から入
力されるデータに応じて波形生成論理回路２はディジタ
ル値で表された波形、例えば正弦波を発生し、これをデ
ィジタル・アナログ変換回路３でアナログ信号に変換
し、目的とするアナログ信号を端子４に発生させる。こ
の場合、所望のシンセサイザ出力周波数に対して、ディ
ジタル・アナログ変換回路３、および波形生成論理回路
２は２倍以上のクロック周波数で動作させることが必要
であり、通常は、３〜４倍のクロック周波数が用いられ
る。例えば上記参考論文では、最大５００ＭＨzの信号
を得るために、２ＧＨz以上のクロックを用いている。

【０００４】本構成において、ある周波数のアナログ信
号から別の周波数のアナログ信号に変化させるまでの時
間（以下、周波数切り替え時間と称す）は、周波数設定
端子１に入力するデータが変化してから波形生成論理回
路２で新しい周波数のディジタル信号を作成するまでの
時間と、ディジタル・アナログ変換回路３の遅延時間と
の合計によって決まる。したがって、長い時定数のＰＬ
Ｌループを持つ周波数シンセサイザに比べて、短時間で
所望の周波数に切り替えられる利点がある。

【０００５】

【発明が解決しようとする課題】携帯電話などの無線通
信システムでは、８００ＭＨzから２ＧＨz程度の周波数
において、高速に周波数を切り替えられるシンセサイザ
が要求されている。このようなシステムに図１０に示す
ような従来の直接周波数合成形式のシンセサイザ回路を
適用しようとすると、例えば２ＧＨzの信号を発生する
ためには、クロック周波数として前記のごとく３〜４倍
の周波数のクロックを用いなければならず、６〜８ＧＨ
zのクロックで動作する波形生成論理回路２とディジタ
ル・アナログ変換回路３とが必要となる。しかし、この
ような高周波で動作する回路、特にディジタル・アナロ
グ変換回路に関しては、現在のところ、まだ実現されて
いない。また、前記参考論文の回路では５００ＭＨzの
信号を発生させるのに２Ｗ以上の膨大な電力を必要とし
ており、このようなシンセサイザ回路は実現できたとし
ても、携帯機器に搭載できないほど大きな電力を消費す
るという欠点がある。

【０００６】本発明はこのような課題を解決するために
なされたもので、低消費電力で動作し、かつ、周波数切
り替え時間の速いシンセサイザ回路を提供することを目
的とする。

【０００７】

【課題を解決するための手段】この目的を達成するため
に、本発明においては、周波数を指定する信号に応じて
所望の周波数の信号波形を表すディジタルデータを発生
する波形生成論理回路とディジタル・アナログ変換回路
とからなる波形生成回路と、第１と第２の２つの入力端
子に入力する２つの周波数の信号の和あるいは差の周波
数の信号を生成する周波数合成回路とを有し、上記波形
生成回路の出力信号を第１の周波数として上記周波数合
成回路の第１の入力端子に、また、外部から与えられる
第２の周波数の信号を第２の入力端子にそれぞれ入力す
る。

【０００８】また、上記シンセサイザ回路において、波
形生成回路と周波数合成回路との間に、入力周波数の２
倍の周波数の信号を出力する逓倍回路を１段以上縦続接
続した逓倍ブロックを設け、波形生成回路の出力を逓倍
ブロックの入力端子に入力し、逓倍ブロックの出力信号
を第１の周波数として周波数合成回路の第１の入力端子
に入力する。

【０００９】また、上記の波形生成回路の代わりに、信
号に応じて所望の周波数のパルス波形を発生するパルス
発生回路を用い、このパルス発生回路の出力信号を第１
の周波数の信号として上記周波数合成回路の第１の入力
端子に入力してもよい。

【００１０】そして、これらのシンセサイザ回路におい
て、周波数合成回路の第１の入力端子に入力する信号の
周波数の最低値をｆ₁、最高値をｆ₂としたとき、ｆ₂を
ｆ₁の２倍よりも低い周波数に制限する。

【００１１】

【作用】このシンセサイザ回路においては、回路の後段
にある周波数合成回路により、出力信号の周波数をより
高い周波数に変換できるため、前段の波形生成回路やパ
ルス発生回路で発生する信号周波数を低く抑えることが
できる。このため、波形生成回路やパルス発生回路の動
作周波数を低く下げることができ、消費電力を大幅に小
さくできるので、結果として、周波数切り替え時間の遅
れを生じることなく、シンセサイザ回路全体の消費電力
を低く抑えることができる。

【００１２】また、周波数合成回路の第１入力端子に入
力する信号の周波数の最高値ｆ₂を最低値ｆ₁の２倍以下
に制限することによって、回路中で発生する不要波信号
の周波数と目的とする信号の周波数とが重なることが避
けられる。

【００１３】ところで、波形生成回路で生成する信号の
周波数を下げることにより、シンセサイザ回路で生成で
きる周波数の範囲が狭くなるが、携帯電話などの無線通
信システムでは、通常、広い周波数範囲の信号を発生さ
せる必要はなく、例えば、８００ＭＨz近傍の２０ＭＨz
程度、あるいは、２ＧＨz近傍の２０ＭＨz程度の範囲内
で信号を発生させればよいので、特に問題が生じること
はない。

【００１４】

【実施例】

（実施例１）図１は、本発明に係るシンセサイザ回路の
第１の実施例の構成を示す図である。

【００１５】まず、周波数設定端子１から入力されるデ
ータに応じて、波形生成論理回路２はディジタル値で表
された波形を生成し、ディジタル・アナログ変換回路３
でアナログ信号に変換される。ここまでは波形生成回路
９であり、従来例を示す図１０と同じである。次に、従
来例である図１０と異なるところは、ディジタル・アナ
ログ変換回路３の出力アナログ信号を周波数合成回路５
の第１の入力端子６に入力し、第２の入力端子７には外
部からアナログ信号を入力し、出力端子８には両者の周
波数を加算した周波数、あるいは減算した周波数の信号
を出力するように構成していることである。ディジタル
・アナログ変換回路３から周波数ｆa１からｆa２までの
信号を発生させ、図１中の端子７に供給される信号の周
波数をfbとし、周波数合成回路５に入力する２つの周波
数を加算した信号をシンセサイザ回路の出力とする場合
には、シンセサイザ回路の出力端子１０にはｆb＋ｆa１
からｆb＋ｆa２までの周波数の信号が現れ、周波数シン
セサイザ回路として機能する。

【００１６】なお本構成では端子７に入力する信号を作
る回路が新たに必要になる。しかし、本構成では波形生
成回路９からの信号の周波数を変えることによって複数
の周波数を出せるようにしているため、端子７に与える
信号の周波数は変化する必要がなく、固定の周波数で良
いため、通常のＰＬＬ回路などで発生させれば少ない消
費電力で済む。図７に固定周波数を発振させるＰＬＬ回
路の一例を示す。基準発振器４０、位相比較器４１、低
域通過フィルタ４２、電圧制御発振器４３、１／Ｎ分周
器４４で構成され、１／Ｎ分周器４４の分周数Ｎは、基
準発振器４０の発振周波数をｆr、電圧制御発振器４３
で発振すべき周波数をfＶＣＯとすると、Ｎ＝fＶＣＯ／
ｆrとなるようにＮを選べばよい。例えば、基準発振器
４０の発振周波数ｆrを１０ＭＨzとし、電圧制御発振器
４３から２ＧＨzの周波数を発振させるとすれば、Ｎ＝
２００と選べば良い。このように高周波を必要とする回
路は電圧制御発振器４３と１／Ｎ分周器４４の一部のみ
であり、全体としては少ない消費電力で動作させること
ができる。

【００１７】一例として、波形生成回路９から１０ＭＨ
zから１５ＭＨzの信号を１ＫＨz間隔で発生させ、周波
数合成回路５の端子７に与えられる信号の周波数を２Ｇ
Ｈｚとすれば、シンセサイザ回路として２.０１ＧＨzか
ら２.０１５ＧＨzの範囲で１ＫＨz間隔の周波数の信号
を生成することができる。この場合、波形生成論理回路
２、ディジタル・アナログ変換回路３の動作速度は、波
形生成回路９で生成する最大の周波数１５ＭＨzの高々
４倍の６０ＭＨz程度で良く、直接２ＧＨz程度の信号を
波形生成論理回路２とディジタル・アナログ変換回路３
で作る場合に比べ、大幅な低電力化が可能である。

【００１８】一方このような構成をとった場合のシンセ
サイザ回路の周波数切り替え時間は、端子１に与えられ
る周波数設定信号が切り替えられてから波形生成論理回
路２で新たな波形を生成する時間と、ディジタル・アナ
ログ変換回路３、周波数合成回路５の遅延時間を加算し
たものによって決まり、長い応答時間をもつＰＬＬルー
プなどを含まないため、高速な周波数切り替え時間が得
られる。なお、端子７に与える固定周波数の信号をＰＬ
Ｌ回路で作ったとしても、ＰＬＬ回路の出力信号の周波
数は変える必要がないため、シンセサイザ回路の周波数
切り替え時間に影響は与えない。

【００１９】以上により、本構成のシンセサイザ回路で
は、高速の周波数切り替え時間と低消費電力を両立させ
ることができる。

【００２０】次に、図２に、周波数合成回路５の最も簡
単な一例を示す。これは、例えば、アラン・Ｂ・グレベ
ン著の「バイポーラアンドモスアナログインテグレ
ーテッドサーキットデザイン」（ウィリーインタサイ
エンス社）（Ａlan．Ｂ．Ｇrebene：「Ｂipolar and Ｍ
os Ａnalog Ｉntegrated Ｃircuit Ｄesign」（Ｗiley
−Ｉnterscience Ｃo．））にも掲載されているギルバ
ートセル乗算器と呼ばれる回路である。いま、入力端子
ＩＮ１に周波数ｆ₁の信号を、入力端子ＩＮ２に周波数
ｆ₂の信号を入力し、ｆ₂＞ｆ₁とすると、差動の出力端
子ＯＵＴには、両者の差の周波数ｆ₂−ｆ₁と和の周波数
ｆ₂＋ｆ₁の信号がほぼ同じ強度で、それより弱い強度で
ｎ×ｆ₂−ｆ₁，ｎ×ｆ₂＋ｆ₁（ｎは２以上の整数）など
の周波数の信号が出力させる。したがって、このような
構成により、所望の周波数の信号、例えば、周波数ｆ₂
＋ｆ₁の信号を発生させることができる。ここで、前述
のように周波数ｆ₂−ｆ₁，ｎ×ｆ₂−ｆ₁，ｎ×ｆ₂＋ｆ₁
等の不要な信号（以下不要波と呼ぶ）も発生するが、自
動車電話などのシステムではアンテナの近傍などに不要
な周波数成分を通過させないようにするフィルタ回路を
持つため、この不要波が出ても問題ない場合も多く、こ
の場合には図２に示した簡単な周波数合成回路が使え
る。一方、周波数ｆ₂−ｆ₁等の信号が発生しては困る場
合には、次に述べる不要波を除去する機能を持つ周波数
合成回路を使えば良い。

【００２１】図３に不要波を除去する機能を持つ周波数
合成回路の一例を示す。これは図２に示したギルバート
セル乗算器の出力端子に一定の周波数の信号のみを通過
させる機能を持つフィルタ回路ＦＩＬを付加したもので
ある。ここでフィルタ回路ＦＩＬを周波数ｆ₂＋ｆ₁の所
望波のみを通過させ、他の不要波を遮断するように構成
すれば、所望波のみをシンセサイザ回路から取り出すこ
とができる。この構成によれば、アンテナ近傍のフィル
タ回路がない場合や、あっても不十分な場合にも高い性
能のシンセサイザ回路として動作させることができる。

【００２２】（実施例２）図４に、本発明に係るシンセ
サイザ回路の第２の実施例の構成を示す。

【００２３】図４において、第１の実施例の図１と異な
るところは、波形生成回路９と周波数合成回路５との間
に逓倍回路２０を持つことである。これにより波形生成
回路９で生成すべき信号の周波数を１／２に低減できる
ため、波形生成回路９での消費電力を更に小さくするこ
とができる。この場合には新たに逓倍回路２０が必要に
なるため、そこでの消費電力が新たに発生するが、通
常、逓倍回路２０の付加による電力の増加よりも波形生
成回路９での消費電力低減の効果の方が大きいため、シ
ンセサイザ回路全体としての消費電力も低減できる。な
お逓倍回路２０としては、図２あるいは図３に示した周
波数合成回路の２つの入力端子ＩＮ１，ＩＮ２に同一の
周波数の信号を入力すれば実現できる。

【００２４】一例として、波形生成回路から５ＭＨzか
ら７.５ＭＨzの信号を０.５ＫＨz間隔で発生させ、周波
数合成回路５の端子７に与えられる信号の周波数を２Ｇ
Ｈzとすれば、図１に示した第１の実施例の場合と同様
に、シンセサイザ回路として２.０１ＧＨzから２.０１
５ＧＨzの範囲で１ＫＨz間隔の周波数の信号を生成する
ことができる。この場合には、波形生成論理回路２、デ
ィジタル・アナログ変換回路３の動作速度は、波形生成
回路９で生成する最大の周波数７.５ＭＨzの高々４倍の
３０ＭＨz程度で良く、図１の動作速度６０ＭＨzと比べ
ても半分の動作速度で良く、さらに低電力化が可能であ
る。一方、周波数切り替え時間に関しては、第１の実施
例の場合と同様に長い応答時間を持つループを持たない
ため高速である。従って本構成によれば、第１実施例の
場合と同様の高速な周波数切り替え時間を、より少ない
消費電力で実現できる。

【００２５】なお、図４の実施例では、逓倍回路２０を
１つ持つ例を示したが、複数段縦続に接続した逓倍ブロ
ックを用いてもよい。例えば、ｍ段縦続に接続した逓倍
ブロックによれば、波形生成回路９で生成すべき信号の
周波数を２のｍ乗分の１に低減でき、更に消費電力を低
減できる。

【００２６】（実施例３）図５，６は、本発明に係るシ
ンセサイザ回路の第３の実施例の構成を示す図である。

【００２７】まず、図５における回路構成は、第１実施
例を示す図１において、波形生成論理回路２とディジタ
ル・アナログ変換回路３からなる波形生成回路９の代わ
りに、パルス発生回路３０を用いたものである。一般
に、パルス波形はその繰り返し周波数成分の他にその整
数倍の不要周波数成分を持つが、アンテナの近傍などに
不要な周波数成分を通過させないようにするフィルタ回
路を持つ場合には、これら不要波が出ても問題ない場合
が多い。一般に、同一の周波数の信号を発生させる場
合、アナログ信号をディジタル・アナログ変換回路を用
いて発生させる場合に比べ、パルスを発生させる方が低
消費電力でできる。このため、図１あるいは図４に示す
実施例の場合よりも、更に少ない電力のシンセサイザ回
路が実現できる。

【００２８】また、図６は、図５の回路構成を少し変形
したもので、パルス発生回路３０で発生する不要周波数
成分を除去するために、パルス発生回路３０と周波数合
成回路５との間にフィルタ回路３１を設置したものであ
る。これにより、図１あるいは図４に示したディジタル
・アナログ変換回路３を用いた場合と同様に、単一の周
波数の信号（正弦波）を得ることができる。また、一般
に、フィルタ回路はコンデンサ、コイルなどの受動部品
のみで実現でき、電力を消費しないため、サイズの増大
は招くが、消費電力としては図５の場合と同じである。

【００２９】そして、これらの図５，６に示した構成で
は、ディジタル・アナログ変換回路が不要になり、設計
が容易になる利点がある。

【００３０】（実施例４）いままでの説明では、ディジ
タル・アナログ変換回路３や逓倍回路２０からは所望の
周波数、例えばディジタル・アナログ変換回路３からは
周波数ｆaの信号のみが、逓倍回路２０からはその信号
を２逓倍した周波数２ｆaの信号のみが出力されるとし
て説明してきたが、一般的には、それらを構成するトラ
ンジスタの持つ非直線特性により高調波歪成分（所望の
周波数の整数倍の周波数成分）も併せて発生する。一例
として、第２実施例を示す図４を用いてその影響を示
す。ディジタル・アナログ変換回路３からは所望の周波
数ｆaの他にその２倍、３倍等の不要な周波数（高調波
と呼ぶ）２ｆa，３ｆaの周波数が、そして、逓倍回路２
０の出力端子からは所望の周波数２ｆaの他に４ｆa，６
ｆa等の周波数も発生し、周波数合成回路５の出力には
多くの不要成分が含まれることになる。これら不要周波
数成分の強度が大きくても、シンセサイザ回路からは不
要な周波数成分が出ないようにする構成が、以下に述べ
る実施例４の場合である。

【００３１】図８は、図１あるいは図４に示した周波数
合成回路５の第１の入力端子６に入力する信号の周波数
をｆxからｆyまでとし、端子７に与える信号の周波数を
ｆbとし、２×ｆx＞ｆyとした場合の、周波数合成回路
５の出力端子８に出力される周波数の中で、所望周波数
であるｆb＋ｆxからｆb＋ｆyまでの近傍に現れる不要周
波数の配置を示す図である。なお周波数合成回路５の第
１の入力端子６に入力する信号とは、図１の回路におい
て波形生成回路９、図４においては波形生成回路９と逓
倍回路２０で生成する信号のことである。以下に図８の
中のそれぞれの不要波の意味を示す。

【００３２】不要波１：周波数合成回路５に与えられる
２つの信号の差の周波数を持つ成分、不要波２a，２b，３a，３b：端子６に与えられる信号の
高調波成分と端子７に与えられる信号周波数の和あるい
は差の成分、不要波４：端子７に与えられる信号が周波数合成回路５
の出力端子８に洩れこむ成分、ここでシンセサイザ回路の所望の周波数をｆb＋ｆxから
ｆb＋ｆyまでとし、周波数合成回路として、図３に示す
ような不要波を除去する機能を持つ周波数合成回路を使
用し、図３中のフィルタ回路ＦＩＬではｆb＋ｆxからｆ
b＋ｆyまでの周波数は通過させ、他の周波数を全て遮断
するような回路となるように構成すれば、これらの不要
周波数成分は全て遮断され、シンセサイザ回路の出力端
子１０からは所望の周波数、ｆb＋ｆxからｆb＋ｆy、の
みを取り出すことができる。

【００３３】一方、２×ｆx＜ｆyの場合には、図９に示
すように、所望波の周波数領域、ｆb＋ｆx〜ｆb＋ｆyと
不要波２aの領域が重なり、フィルタ回路で所望波のみ
を取り出すことが不可能になる。

【００３４】以上により、本構成では、ディジタル・ア
ナログ変換回路３、あるいは逓倍回路２０から高調波成
分が発生しても、それをフィルタ回路で除去することが
できるため、ディジタル・アナログ変換回路３に高い線
形性を要求する必要がなくなり、その設計が容易にな
る。

【００３５】なお、以上の説明では周波数合成回路５と
して、図３に示すような不要波を除去する機能を持つ周
波数合成回路を使用するものとして説明してきたが、例
えば、アンテナ近傍などに不要な周波数成分を通過させ
ないようにするフィルタ回路を持つ場合には、周波数合
成回路５として、図２に示すような簡単な回路を用いて
もよい。

【００３６】

【発明の効果】以上説明したように、本発明に係るシン
セサイザ回路においては、周波数合成回路の使用により
出力信号の周波数をより高い周波数に変換できるため、
波形生成論理回路とディジタル・アナログ変換回路とか
らなる波形生成回路、あるいはパルス発生回路の動作周
波数を低くすることができ、シンセサイザ回路全体の消
費電力を大きく低減することができ、かつ、短い時間で
周波数の切替えを行うことができる。

【図面の簡単な説明】

【図１】本発明に係るシンセサイザ回路の第１実施例の
構成図である。

【図２】周波数合成回路の一例を示す回路図である。

【図３】同上の回路図である。

【図４】本発明に係る第２実施例の構成図である。

【図５】本発明に係る第３実施例の構成図である。

【図６】同上の他の構成図である。

【図７】固定周波数を発振するＰＬＬ回路の一例を示す
図である。

【図８】本発明に係る第４実施例の場合に、周波数合成
回路から出力される周波数を示す図である。

【図９】上記の条件を満たさない場合に、周波数合成回
路から出力される周波数を示す図である。

【図１０】従来の技術による直接周波数合成形式のシン
セサイザ回路の構成図である。

【符号の説明】

１…周波数設定端子２…波形生成論理回路３…ディジタル・アナログ変換回路４…出力端子５…周波数合成回路６…周波数合成回路の第１の入力端子７…周波数合成回路の第２の入力端子８…周波数合成回路の出力端子９…波形生成回路１０…出力端子２０…逓倍回路２１…逓倍回路の入力端子３０…パルス発生回路３１…フィルタ回路４０…基準発振器４１…位相比較器４２…低域通過フィルタ４３…電圧制御発振器４４…１／Ｎ分周器

Claims

【特許請求の範囲】

【請求項１】周波数を指定する信号に応じて所望の周波
数の信号波形を表すディジタルデータを発生する波形生
成論理回路とディジタル・アナログ変換回路とからなる
波形生成回路と、第１と第２の２つの入力端子を有し、
該第１、第２の入力端子に入力する２つの周波数の信号
の和あるいは差の周波数の信号を生成する周波数合成回
路とで構成され、上記波形生成回路の出力信号を第１の
周波数として上記周波数合成回路の上記第１の入力端子
に、また、外部から与えられる第２の周波数の信号を該
周波数合成回路の上記第２の入力端子にそれぞれ入力し
たことを特徴とするシンセサイザ回路。
【請求項２】上記波形生成回路と上記周波数合成回路と
の間に、入力周波数の２倍の周波数の信号を出力する逓
倍回路を１段あるいは複数段縦続接続した逓倍ブロック
を設け、上記波形生成回路の出力を上記逓倍ブロックの
入力端子に入力し、該逓倍ブロックの出力信号を第１の
周波数として上記周波数合成回路の第１の入力端子に入
力したことを特徴とする請求項１に記載のシンセサイザ
回路。
【請求項３】周波数を指定する信号に応じて所望の周波
数のパルス波形を発生するパルス発生回路と、第１と第
２の２つの入力端子を有し、該第１、第２の入力端子に
入力する２つの周波数の信号の和あるいは差の周波数の
信号を生成する周波数合成回路とで構成され、上記パル
ス発生回路の出力信号を第１の周波数の信号として上記
周波数合成回路の第１の入力端子に入力し、外部から与
えられる第２の周波数の信号を該周波数合成回路の第２
の入力端子にそれぞれ入力したことを特徴とするシンセ
サイザ回路。
【請求項４】上記周波数合成回路の上記第１の入力端子
に入力する信号の周波数の最低値をｆ₁、最高値をｆ₂と
したとき、ｆ₂をｆ₁の２倍よりも低い周波数としたこと
を特徴とする請求項１、２または３に記載のシンセサイ
ザ回路。