JPH03243015A - Ｐｌｌ制御回路 - Google Patents
Ｐｌｌ制御回路Info
- Publication number
- JPH03243015A JPH03243015A JP2041531A JP4153190A JPH03243015A JP H03243015 A JPH03243015 A JP H03243015A JP 2041531 A JP2041531 A JP 2041531A JP 4153190 A JP4153190 A JP 4153190A JP H03243015 A JPH03243015 A JP H03243015A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- input
- output
- terminal
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000005070 sampling Methods 0.000 claims abstract description 6
- 230000010355 oscillation Effects 0.000 claims description 10
- 230000001360 synchronised effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 abstract description 8
- 239000003990 capacitor Substances 0.000 abstract description 7
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000012952 Resampling Methods 0.000 description 1
Landscapes
- Television Systems (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＰＬＬ制御回路に関し、特にＥＤＴＶやＨＤ
ＴＶに使用するデジタル処理回路のクロックパルスを発
生させるラインロツタクロックパルス発生回路等に使用
するＰＬＬ制御回路に関する。
ＴＶに使用するデジタル処理回路のクロックパルスを発
生させるラインロツタクロックパルス発生回路等に使用
するＰＬＬ制御回路に関する。
近年のＥＤＴＶやＨＤＴＶでは、信号再生用のデジタル
処理回路に使用されるクロックパルス信号は正確に水平
同期信号の位相にロックさせたものを使用する必要があ
る。
処理回路に使用されるクロックパルス信号は正確に水平
同期信号の位相にロックさせたものを使用する必要があ
る。
従来のクロックパルス発生用のＰＬＬ制御回路は第２図
に示すような回路が使用され、ＥｘＯＲ回路ｌ回路ｌ子
同期信号とＶＣＯ回路１２より出力されるクロックパル
スをカウンタ１３で分周したクロックパルスとが入力さ
れており、再入力信号の位相が同期して再入力信号のＨ
レベルとＨレベル、あるいはＬレベルとＬレベルが入力
された場合は、ＥｘＯＲ回路１０からはＬレベルの信号
が出力され、再入力信号の位相が非同期状態となり再入
力信号がＨレベルとＬレベルになるとＥｘＯＲ回路１０
からＨレベルの信号を出力してアナログＬＰＦＩＩに入
力され、アナログＬＰＦＩＩで妨害信号除去特性を良く
するため高周波成分を減衰させ、またＨレベルの信号を
平均化した電圧としてＶＣＯ回路１２に入力し、ＶＣＯ
回路１２で入力された電圧レヘルに対応して発振周波数
を変化せしめて前記水平同期信号とＶＣＯ００回路１り
出力されるクロックパルスとの位相を合わせるようにし
ていた。
に示すような回路が使用され、ＥｘＯＲ回路ｌ回路ｌ子
同期信号とＶＣＯ回路１２より出力されるクロックパル
スをカウンタ１３で分周したクロックパルスとが入力さ
れており、再入力信号の位相が同期して再入力信号のＨ
レベルとＨレベル、あるいはＬレベルとＬレベルが入力
された場合は、ＥｘＯＲ回路１０からはＬレベルの信号
が出力され、再入力信号の位相が非同期状態となり再入
力信号がＨレベルとＬレベルになるとＥｘＯＲ回路１０
からＨレベルの信号を出力してアナログＬＰＦＩＩに入
力され、アナログＬＰＦＩＩで妨害信号除去特性を良く
するため高周波成分を減衰させ、またＨレベルの信号を
平均化した電圧としてＶＣＯ回路１２に入力し、ＶＣＯ
回路１２で入力された電圧レヘルに対応して発振周波数
を変化せしめて前記水平同期信号とＶＣＯ００回路１り
出力されるクロックパルスとの位相を合わせるようにし
ていた。
ところがＥｘＯＲ回路１０から出力されるＨレヘルの信
号に外来ノイズが重畳すると、ノイズレヘルも平均化さ
れてＶＣＯ００回路１入力されてＶＣＯ００回路１発信
周波数が不安定となる。
号に外来ノイズが重畳すると、ノイズレヘルも平均化さ
れてＶＣＯ００回路１入力されてＶＣＯ００回路１発信
周波数が不安定となる。
従って、パルス安定度が要求されるＥＤＴＶやＨＤＴＶ
に使用するには、従来のクロックパルス発生用のＰＬＬ
制御回路では不安定であるといった問題点があった。
に使用するには、従来のクロックパルス発生用のＰＬＬ
制御回路では不安定であるといった問題点があった。
本発明は、外来ノイズの影響を受けることのない安定し
たクロックパルス発生用のＰＬＬＩＩＩ？ＩＤ回路を提
供することを目的とする。
たクロックパルス発生用のＰＬＬＩＩＩ？ＩＤ回路を提
供することを目的とする。
第１図に示すように本発明では、人力信号を一定の周期
毎にサンプリングするラッチ回路としてＤ型フリップフ
ロップ回路２を設け、前記ラッチ回路出力を積分する積
分回路として抵抗器３及びコンデンサ４からなる回路を
設け、前記積分回路よりの入力電圧レベルの変化に対応
して発振周波数を可変としたＶＣＯ００回路、前記ＶＣ
Ｏ回路５の出力パルスを分周して前記り型フリップフロ
ップ回路２にサンプリング用のラッチ信号を入力してい
るカウンタ回路６からなるラインロッククロックパルス
発生用Ｐ Ｌ Ｌ制御回路としている。
毎にサンプリングするラッチ回路としてＤ型フリップフ
ロップ回路２を設け、前記ラッチ回路出力を積分する積
分回路として抵抗器３及びコンデンサ４からなる回路を
設け、前記積分回路よりの入力電圧レベルの変化に対応
して発振周波数を可変としたＶＣＯ００回路、前記ＶＣ
Ｏ回路５の出力パルスを分周して前記り型フリップフロ
ップ回路２にサンプリング用のラッチ信号を入力してい
るカウンタ回路６からなるラインロッククロックパルス
発生用Ｐ Ｌ Ｌ制御回路としている。
本発明では、第１図の如＜ ＰＬＬ制御回路を使用して
ラインロンクク口、クパルスを発生させており、Ｄ型フ
リップフロ、プ回路２に水平同期信号を増幅器１でＴＴ
Ｌレヘルの信号に変換してＤ型フリップフロップ回路２
のＤ入力ビンに第３図（ａ）及び（ｂ）の■に示す波形
を入力しており、また、同り型フリンプフロノプ回路２
のサンプリング用のラッチ信号として第３図（ａ）及び
（ｂ）の■に示すような波形を、ｖＣＯ回ｌ？３５の出
力パルスをカウンタ回路６で分周してカウンタ回路６よ
り供給している。
ラインロンクク口、クパルスを発生させており、Ｄ型フ
リップフロ、プ回路２に水平同期信号を増幅器１でＴＴ
Ｌレヘルの信号に変換してＤ型フリップフロップ回路２
のＤ入力ビンに第３図（ａ）及び（ｂ）の■に示す波形
を入力しており、また、同り型フリンプフロノプ回路２
のサンプリング用のラッチ信号として第３図（ａ）及び
（ｂ）の■に示すような波形を、ｖＣＯ回ｌ？３５の出
力パルスをカウンタ回路６で分周してカウンタ回路６よ
り供給している。
Ｄ型フリップフロップ回路２としてはアップエツジ動作
型のものを使用し、第３図（ａ）及び（ｂ）の■に示す
波形をＤ型フリップフロップ回路２０ラッチ信号入力端
子に入力すると、第３図（ａ）及びＯ：１）の■に示す
波形の立ち上がりの矢印の部分に相当するＤ入力ピンに
加えられている第３図（ａ）及びら）の■に示す波形の
部分がラッチされてＱ出力ピンより第３図（ａ）及び（
ｂ）の■に示すような波形が出力される。矢印の部分に
相当する第３図（ａ）及び（ｂ）の■の波形の部分がＯ
であればＱ出力ピンより第３図（ｂ）の■に示すように
Ｏが、矢印の部分に相当する第３図（ａ）及び（ｂ）の
■の波形の部分が１であればＱ出力ビンより第３図（ａ
）の■に示すように１が出力され、次の波形の立ち上が
りの矢印の部分で再サンプリングされる迄同じ出力状態
が維持される。
型のものを使用し、第３図（ａ）及び（ｂ）の■に示す
波形をＤ型フリップフロップ回路２０ラッチ信号入力端
子に入力すると、第３図（ａ）及びＯ：１）の■に示す
波形の立ち上がりの矢印の部分に相当するＤ入力ピンに
加えられている第３図（ａ）及びら）の■に示す波形の
部分がラッチされてＱ出力ピンより第３図（ａ）及び（
ｂ）の■に示すような波形が出力される。矢印の部分に
相当する第３図（ａ）及び（ｂ）の■の波形の部分がＯ
であればＱ出力ピンより第３図（ｂ）の■に示すように
Ｏが、矢印の部分に相当する第３図（ａ）及び（ｂ）の
■の波形の部分が１であればＱ出力ビンより第３図（ａ
）の■に示すように１が出力され、次の波形の立ち上が
りの矢印の部分で再サンプリングされる迄同じ出力状態
が維持される。
サンプリングは各水平同期信号毎に行い、Ｄ型フリップ
フロップ回路２の出力を抵抗器３とコンデンサ４からな
る積分回路に入力し、同積分回路の時定数を水平同期信
号の数倍になるように選択して一定の期間のＤ型フリッ
プフロップ回路２の出力パルスを積分して第４図に示す
ような入力電圧としてＶＣＯ００回路入力して、ＶＣＯ
００回路発振周波数を前記入力電圧レベルの変化に対応
して変化せしめるようにしている。
フロップ回路２の出力を抵抗器３とコンデンサ４からな
る積分回路に入力し、同積分回路の時定数を水平同期信
号の数倍になるように選択して一定の期間のＤ型フリッ
プフロップ回路２の出力パルスを積分して第４図に示す
ような入力電圧としてＶＣＯ００回路入力して、ＶＣＯ
００回路発振周波数を前記入力電圧レベルの変化に対応
して変化せしめるようにしている。
ＶＣＯ００回路発振周波数と水平同期信号との位相が第
３図（ａ）の状態になったときは第４図に示すようにＶ
ＣＯ００回路入力される電圧レベルは高くなり、ＶＣＯ
００回路発振周波数と水平同期信号との位相が第３図（
ｂ）の状態になったときはＶＣＯ００回路入力される電
圧レベルは低くなり、前記電圧のレベル差Δ■によりＶ
ＣＯ００回路発振周波数は回路動作がスタートした直後
等では変動するが、△■の値は次第に小さくなり、水平
同期信号に位相がロングされたクロックパルスを発生さ
せることが可能となる。
３図（ａ）の状態になったときは第４図に示すようにＶ
ＣＯ００回路入力される電圧レベルは高くなり、ＶＣＯ
００回路発振周波数と水平同期信号との位相が第３図（
ｂ）の状態になったときはＶＣＯ００回路入力される電
圧レベルは低くなり、前記電圧のレベル差Δ■によりＶ
ＣＯ００回路発振周波数は回路動作がスタートした直後
等では変動するが、△■の値は次第に小さくなり、水平
同期信号に位相がロングされたクロックパルスを発生さ
せることが可能となる。
第１図は本発明の一実施例を示すラインロッククロック
パルス発生用ＰＬＬ制御回路のブロック図で、１は増幅
器であり入力信号として一端に水平同期信号が人力され
ており、増幅器１で水平同期信号をＴＴＬレベルの信号
に変換してＤ型フリップフロップ回路２のＤ入力ピンに
ＴＴＬレベルに変換された水平同期信号を入力しており
、同り型フリしブフロソプ回路２のラッチ信号入力端子
にはＶＣＯ００回路出力パルスをカウンタ回路６で分周
してカウンタ回路６よりラッチ信号を入力している。
パルス発生用ＰＬＬ制御回路のブロック図で、１は増幅
器であり入力信号として一端に水平同期信号が人力され
ており、増幅器１で水平同期信号をＴＴＬレベルの信号
に変換してＤ型フリップフロップ回路２のＤ入力ピンに
ＴＴＬレベルに変換された水平同期信号を入力しており
、同り型フリしブフロソプ回路２のラッチ信号入力端子
にはＶＣＯ００回路出力パルスをカウンタ回路６で分周
してカウンタ回路６よりラッチ信号を入力している。
Ｄ型フリンプフロノプ回路２は第３図（ａ）及び（ｂ）
の■に示すラッチ信号に対応したＤ入力ピンに加λられ
ている第３図（ａ）及び（ｂ）の■に示す入力信号をＱ
出力端子より第３図（ａ）及び（ｂ）の■に示すように
出力し、同出力を抵抗器３の一端に入力している。抵抗
器３の他端は他端がアースに接続されているコンデンサ
４の一端に接続されており、抵抗器３とコンデンサ４は
積分回路を構成し、Ｄ型フリップフロップ回路２のＱ出
力端子より出力されるパルス信号を一定の時定数で積分
を行い、第４図に示すような直２ｉｔ電圧を得て、入力
電圧としてＶＣＯ回路５に入力している。
の■に示すラッチ信号に対応したＤ入力ピンに加λられ
ている第３図（ａ）及び（ｂ）の■に示す入力信号をＱ
出力端子より第３図（ａ）及び（ｂ）の■に示すように
出力し、同出力を抵抗器３の一端に入力している。抵抗
器３の他端は他端がアースに接続されているコンデンサ
４の一端に接続されており、抵抗器３とコンデンサ４は
積分回路を構成し、Ｄ型フリップフロップ回路２のＱ出
力端子より出力されるパルス信号を一定の時定数で積分
を行い、第４図に示すような直２ｉｔ電圧を得て、入力
電圧としてＶＣＯ回路５に入力している。
前記積分回路の時定数は例えば、
ＲＣ＝ｌＯＸ（水平同期信号の周期）
Ｃｏ０．１μＦ
とし、ＶＣＯ００回路発振周波数の変動等の特性により
選択して使用するようにする。
選択して使用するようにする。
Ｄ型フリップフロップ回路２のＱ出力端子より出力され
るパルス信号は積分回路を使用して積分しており、外来
ノイズが同フリップフロップ回路２の出力信号に重畳さ
れても積分回路の時定数以下の外来ノイズは積分回路で
除去されるためノイズのないＶＣＯ００回路入力電圧を
得ることができる。
るパルス信号は積分回路を使用して積分しており、外来
ノイズが同フリップフロップ回路２の出力信号に重畳さ
れても積分回路の時定数以下の外来ノイズは積分回路で
除去されるためノイズのないＶＣＯ００回路入力電圧を
得ることができる。
ＶＣＯ回路５は発振周波数を前記入力電圧レベルに対応
して変化させて、ラインロッククロックパルス発生用ｐ
ｔ、Ｌ＠１１回路に入力される水平同期信号に位相がロ
ックされたクロックパルスを発生させて出力し分周用の
カウンタ回路６にクロックパルスを供給する他、ＨＤＴ
ＶやＨＤＴＶのデジタル処理回路に同クロックパルスを
供給して信号処理を行わせることができる。
して変化させて、ラインロッククロックパルス発生用ｐ
ｔ、Ｌ＠１１回路に入力される水平同期信号に位相がロ
ックされたクロックパルスを発生させて出力し分周用の
カウンタ回路６にクロックパルスを供給する他、ＨＤＴ
ＶやＨＤＴＶのデジタル処理回路に同クロックパルスを
供給して信号処理を行わせることができる。
なお、ＶＣＯ００回路してｖｃｘｏ回路を使用すれば、
さらに安定したＰＬＬＩＩＩ′ａ回路とすることができ
る。
さらに安定したＰＬＬＩＩＩ′ａ回路とすることができ
る。
以上説明したように、本発明によれば回路の入力信号に
位相がロックされたライン口・ンククロツタパルス発生
用の外来ノイズの影響を受けにくい安定したＰＬＬ制御
回路を提供することができる。
位相がロックされたライン口・ンククロツタパルス発生
用の外来ノイズの影響を受けにくい安定したＰＬＬ制御
回路を提供することができる。
第１図は本発明の一実施例を示すライン口・ンククロッ
クパルス発生用ＰＬＬ制御回路のプロ、ンク図、第２図
は従来のクロックパルス発生用のＰＬＬ制御回路のブロ
ック図、第３図は説明用の各部の波形図、第４図は同上
のＶＣＯ回路の入力波形図である。 １−−一増幅器、２ ・−・・Ｄ型フリップフロ・ンプ
回路、３−・抵抗器、４− コンデンサ、５．１２ＶＣ
Ｏ１６，１３・−・・−カウンタ、１０−ＥｘＯＲｌｌ
ｌ−・−アナログ用ＬＰＦ。 時間
クパルス発生用ＰＬＬ制御回路のプロ、ンク図、第２図
は従来のクロックパルス発生用のＰＬＬ制御回路のブロ
ック図、第３図は説明用の各部の波形図、第４図は同上
のＶＣＯ回路の入力波形図である。 １−−一増幅器、２ ・−・・Ｄ型フリップフロ・ンプ
回路、３−・抵抗器、４− コンデンサ、５．１２ＶＣ
Ｏ１６，１３・−・・−カウンタ、１０−ＥｘＯＲｌｌ
ｌ−・−アナログ用ＬＰＦ。 時間
Claims (1)
- 入力信号を一定の周期毎にサンプリングするラッチ回路
と、前記ラッチ回路出力を積分する積分回路と、前記積
分回路よりの入力電圧レベルの変化に対応して発振周波
数を可変としたＶＣＯ回路と、前記ＶＣＯ回路の出力パ
ルスを分周して前記ラッチ回路にサンプリング用のラッ
チ信号を入力しているカウンタ回路からなり、前記入力
信号と位相の同期した出力パルスを前記ＶＣＯ回路から
出力することを特徴とするＰＬＬ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2041531A JPH03243015A (ja) | 1990-02-21 | 1990-02-21 | Ｐｌｌ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2041531A JPH03243015A (ja) | 1990-02-21 | 1990-02-21 | Ｐｌｌ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03243015A true JPH03243015A (ja) | 1991-10-30 |
Family
ID=12610996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2041531A Pending JPH03243015A (ja) | 1990-02-21 | 1990-02-21 | Ｐｌｌ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03243015A (ja) |
-
1990
- 1990-02-21 JP JP2041531A patent/JPH03243015A/ja active Pending
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