CN1347588A - 可消除杂波信号(Spur)的直接数字频率合成器 - Google Patents
可消除杂波信号(Spur)的直接数字频率合成器 Download PDFInfo
- Publication number
- CN1347588A CN1347588A CN00806326A CN00806326A CN1347588A CN 1347588 A CN1347588 A CN 1347588A CN 00806326 A CN00806326 A CN 00806326A CN 00806326 A CN00806326 A CN 00806326A CN 1347588 A CN1347588 A CN 1347588A
- Authority
- CN
- China
- Prior art keywords
- digital
- signal
- analog
- loop
- frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000008030 elimination Effects 0.000 title 1
- 238000003379 elimination reaction Methods 0.000 title 1
- 238000000034 method Methods 0.000 claims abstract description 21
- 239000003990 capacitor Substances 0.000 claims description 23
- 230000010354 integration Effects 0.000 claims description 5
- 230000008859 change Effects 0.000 claims description 4
- 230000013011 mating Effects 0.000 claims 1
- 238000005070 sampling Methods 0.000 description 15
- 230000000694 effects Effects 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 238000001914 filtration Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 4
- 230000008901 benefit Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03C—MODULATION
- H03C3/00—Angle modulation
- H03C3/02—Details
- H03C3/09—Modifications of modulator for regulating the mean frequency
- H03C3/0908—Modifications of modulator for regulating the mean frequency using a phase locked loop
- H03C3/0991—Modifications of modulator for regulating the mean frequency using a phase locked loop including calibration means or calibration methods
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03C—MODULATION
- H03C3/00—Angle modulation
- H03C3/02—Details
- H03C3/09—Modifications of modulator for regulating the mean frequency
- H03C3/0908—Modifications of modulator for regulating the mean frequency using a phase locked loop
- H03C3/0916—Modifications of modulator for regulating the mean frequency using a phase locked loop with frequency divider or counter in the loop
- H03C3/0933—Modifications of modulator for regulating the mean frequency using a phase locked loop with frequency divider or counter in the loop using fractional frequency division in the feedback loop of the phase locked loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03C—MODULATION
- H03C3/00—Angle modulation
- H03C3/02—Details
- H03C3/09—Modifications of modulator for regulating the mean frequency
- H03C3/0908—Modifications of modulator for regulating the mean frequency using a phase locked loop
- H03C3/0941—Modifications of modulator for regulating the mean frequency using a phase locked loop applying frequency modulation at more than one point in the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03C—MODULATION
- H03C3/00—Angle modulation
- H03C3/02—Details
- H03C3/09—Modifications of modulator for regulating the mean frequency
- H03C3/0908—Modifications of modulator for regulating the mean frequency using a phase locked loop
- H03C3/095—Modifications of modulator for regulating the mean frequency using a phase locked loop applying frequency modulation to the loop in front of the voltage controlled oscillator
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03C—MODULATION
- H03C3/00—Angle modulation
- H03C3/02—Details
- H03C3/09—Modifications of modulator for regulating the mean frequency
- H03C3/0908—Modifications of modulator for regulating the mean frequency using a phase locked loop
- H03C3/0966—Modifications of modulator for regulating the mean frequency using a phase locked loop modulating the reference clock
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/1806—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop the frequency divider comprising a phase accumulator generating the frequency divided signal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Testing Of Devices, Machine Parts, Or Other Structures Thereof (AREA)
- Measurement Of Mechanical Vibrations Or Ultrasonic Waves (AREA)
- Testing Electric Properties And Detecting Electric Faults (AREA)
- Gyroscopes (AREA)
- Electrophonic Musical Instruments (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
本发明,通常的说,提供了一些改进的方法,用于生成清晰的、精确调制的波形,在其中至少部分地使用了数字技术。本发明的一个特征,是提供了“误差生成器”,用于生成数字信号,该信号体现了数字频率和模拟频率之间的频率误差。频率误差能够被用于数字积分,生成一段数字信号体现相位误差。“误差生成器”可以被引入PLL,其中模拟频率来自于PLL中的VCO的输出信号。对PLL输出信号进行直接调制可以以数字的形式进行。通过进一步提供辅助调制线路,并且在直接调制线路和辅助调制线路之间进行校准,调制特性能够从环路带宽限制中被分离出来。特别的,PLL的环路带宽可以被作得很低,以至于可以把杂波(spur)降低到任意低的水平(与DDS技术有关)。PLL的环路滤波器可以以数字的形式实现。使用数字环路滤波器通常需要使用高分辨率DAC。文中阐述了很多技术可以用来降低对DAC的分辨率要求。
Description
本发明涉及直接数字频率合成器。
数字频率合成器(DDFS)包括：使用逻辑电路和/或者数字计算机生成所需信号的数字表示形式，然后使用数模转换器(DAC)把数字信号转化成模拟信号。这样的系统可以是精简的，低功耗的，在瞬时切换频率时仍然能够提供很好的频率分辨率。
图1所示是一种已知的DDFS系统。一个数字信号被输入到DDS累加逻辑，该装置的输出将会作为一个只读存储器(ROM)的索引。从ROM中的输出信号将会被数模转换器(DAC)转换成模拟信号。DAC输出信号可能会被一个滤波器进行平滑处理(图中为显示)，产生周期性的信号(如正弦波)。图1的DDFS被美国专利4,746,880引述为例，本文中在此引用作为参考。
图2、3、4所示是其他的DDFS系统。图2中，图1所示的DDFS系统本合并到一个传统的PLL结构中，该结构包括一个相位/频率检测器(phase/frequency detector或者PFD)，一个模拟环路滤波器和一个电压控制振荡器(VCO)。在图3中，图2中的ROM和DAC被略掉了，DDS模块输出的最高有效位(MSB)被直接输入到PFD。在图4中，DDS模块的输出信号通过一个直接时间滤波器进行滤波，美国专利号5,247,469一文中阐述，本文在此引用作为参考。
DDFS的一个挑战是生成清晰的、精确调制的波形。由于有限的时间分辨率和边界的不一致，会出现杂波的输出信号(spur)。
精确调制在常规的使用PLL的模拟频率合成器中也是一个问题。问题之所以出现是因为PLL把信号调制视为信号漂移并且试图取消这种调制。图5和图6是两种电路方案试图解决这个问题。在图5中，在环路滤波器之后是一个加号节点，调制信号会施加到该环路滤波器。加号节点的细节内容在一个扩展的视图中有说明。图6所示是Ewart调制器，在环路滤波器的接地参考中插入一个电阻分压器网络(Resistive DividerNetwork)，同时一个调制信号将会施加到该电阻分压器网络上，如图所示。在效果上，环路滤波器的接地参考由于调制信号的作用而发生偏移，导致环路滤波器的输出信号被一定量的调制信息造成偏移。在图7中，调制信号通过电容与环路滤波器电路节点相连。此前的电路方案并没有体现DDS的优势。
因此，有必要设计一种合成器，即有DDS的优点又能生成清晰的、精确调制的波形。
本发明，通常的说，提供了一些改进方法，用于生成清晰的、精确调制的波形，至少部分地使用了数字技术。本发明的一个特征是提供了一个“误差生成器(difference engine)”用于生成数字信号，反映数字频率和模拟频率之间的频率误差。频率误差可以被数字积分生成一段数字信号显示相位误差。误差生成器可以被引入到PLL结构，其中模拟频率是PLL的VCO的输出信号。对PLL输出信号进行直接调制可能以数字的形式实现。通过进一步提供一个辅助调制线路，并且同时在直接调制线路与辅助调制线路之间进行校准，调制特征可以从环路带宽限制中分离出来。特别的，PLL的环路带宽可以制造的很低以至可以把杂波(通常与DDS技术有关)降到非常低的水平。PLL的环路滤波器能够以数字的形式实现。使用数字环路滤波器通常要求使用高分辨率DAC。有很多技术可以用于降低DAC的分辨率要求。
图1是一个已知的DDFS系统的模块图。
图2是一个已知的使用DDS的PLL模块图。
图3是另一个已知的使用DDS的PLL模块图。
图4是一个使用直接时间滤波器的DDS合成器模块图。
图5是一个合成器的部分电路图，用于说明一种已知的调制技术。
图6是一个合成器的部分电路图，用于说明另一种已知的调制技术。
图7是一个合成器的部分电路图，用于说明另一种已知的调制技术。
图8是一个合成器所使用的数字“误差生成器”的模块图。
图9所示是图8中DDS模块的详细图。
图10所示是图8中数据取样(Data Sample)模块的详细图。
图11是图10中数据取样(Data Sample)模块的操作时序图。
图12所示是图10中的数据取样(Data Sample)模块的时序图，指出该模块一种可能的亚稳态条件。
图13所示是一个基本的PLL结构图，该PLL结构使用了图8中的“误差生成器”。
图14所示是一个PLL结构图，该结构有一个数字调制输入和一个辅助调制线路。
图15是一个改进后的PLL结构图。
图16是一个PLL结构图，该结构有一个数字环路滤波器，滤波器后面连接一个DAC。
图17是一个PLL结构图，其中有一个数字FIR滤波器用于校准工作。
图18所示是一个与图16相似的PLL图，但是由一个与DAC相连的辅助调制线路。
图19所示是一个PLL结构图，该结构使用了较低分辨率的微分DAC。
图20是一个模拟积分器电路图。该模拟积分电路可以应用于图19中的PLL结构。
图21是一个带有预置电路的PLL结构图。
图22是一个进一步改进的PLL结构图。
图23是图22中的PLL结构的另一种结构图。
图8中是本发明的一个特征：误差生成器(Difference Engine)的模块图。误差生成器的基本功能使生成数字数据流，反映模拟频率和数字频率之间的频率误差和(可选择的)相位误差。一个参考时钟和一个数字频率作为DDS模块的输入。根据参考时钟和数字频率，DDS模块会输出一段数字数据流，体现该数字频率。类似的，参考时钟和一段模拟信号作为数据取样模块的输入。数据取样模块输出一段数字数据流以表示该模拟频率。两条数字数据流会按照相反极性进行取和。结果是一条数字数据流表示模拟频率和数字频率之间的频率误差，数字流的值分别为+1、-1、0。如果模拟频率和数字频率完全一致，表示频率误差的数字数据流全部是0值。通过使用数字积分器可以对频率误差进行数字积分，生成一段数字流表示模拟频率和数字频率之间的相位误差(PhaseError)。
DDS模块可用一个累加器来实现，如图9所示。另外的，DDS模块在顺序上可以是第二位而不是第一位。数据取样模块可以按照如图10中所示实现。在所述的实施实例中，假定时钟信号的比例是：在一个较慢的时钟周期内，较快时钟的上升缘不超过一次。在其他的实施实例中，本假定可能不成立。
俘获电路(capture circuit)包括一个输入部分1001和一个输出部分1003。输入部分又包括两个部分CH1和CH2，两者必须相互匹配把误差降到最小。每个部分包括一系列的(两个或者多个)D触发器，触发器彼此相连。在下面的叙述中，将使用相同的参考数据，用于考察各个触发器和各自的输出信号。
在每个部分中，第一个触发器使用取样时钟信号Fx作为时钟信号。后面接着的触发器使用取样时钟信号Fs作为时钟信号。在上方部分的触发器Q1的D输入与该触发器的输出
Q相连。下方部分的第一个触发器的D输入与上方部分的第一个触发器的输出Q相连。两个部分的其余的触发器按照顺序依次连接，比如，Q与D连接，Q与D连接。
输入部分的功能是1)产生两个信号，彼此之间是逻辑逆关系，在时钟信号Fx的上升缘进行转换。2)在时钟信号Fs的上升缘锁住两个信号的值。3)检测从一个时钟到另外一个时钟的转换。相邻级的触发器Q3和Q4可以被用来减少亚稳态，该状态是由于两个时钟信号的异步而产生的，事实上，在特定的设计中，这样的触发器可以有很多级。
输出部分包括，在本发明的一种实施实例中，有三个两输入的与非门(NAND gate)。与非门N1和N2分别与一个输入部分最后一级的触发器的D和
Q相连，两个与非门N1和N2的输出信号再一次输入与非门N3进行处理，产生俘获电路最终的输出结果。
输出部分的功能是在上下两个输入部分产生的信号中检测一个取样时钟与另一个取样时钟之间的输入时钟信号水平的变化。两个输入部分工作于一种交替使用的状态(ping-pong fashion)，交替的检测输入时钟信号水平的变化。
图10中的俘获电路如果能参考图11中的时序图那么能够获得更好的效果。在两个频道的第一级中，在输入时钟信号的上升缘的时刻产生相反的信号Q1和Q2。从信号Q1和Q2中取样分别得到信号Q3和Q4，取样是根据取样时钟进行的。Q5和Q6是信号Q3和Q4信号的复制，时间上有延迟。与非门共同实现了逻辑函数
在图11中的示例，示例信号都是理想的方波信号。事实上，信号有有限的上升和下降次数。信号Q1和Q2的有限上升和下降次数和电路的异步所带来的可能的影响是亚稳态，如图12所示。这里，信号Q3和Q5以及信号Q4和Q6在一个周期内的状态是不可确定的。电路的输出结果可能是正确或者是错误的。但是，因为结果是由一个“闭合的呼叫(closecall)”开始的，所以偶然性的误差在电路的运行中可以被忽略不计。通过增加线路中的总增益可以减小不稳定性的时间窗口。如果Q3和Q9的增益已经足够把误差的可能性降低到一个可接受的水平，那么不需要附加的电路。如果不够，需要有附加的电路增加增益。
如果数据取样模块能够实现如图10所示，那么如果DDS模块在第二位，那么数字流将不能完全匹配，即使模拟频率与数字频率完全一致。把DDS模块放在第二位的结构可以有利于降低噪声。
图8所示的误差生成器能够被用来实现一种基本的PLL，如图13所示。相位误差信号输入一个电荷泵，该电荷泵有一个拉高的电流源(pull-upcurrent source)和一个降低的电流源(pull-down current source)。根据数字相位误差数据流的值不同，会激活一个或者另外一个电流源，或者两者都不被激活。电荷泵的输出信号被输入到环路滤波器。环路滤波器的输出又被输入到一个压控振荡器(Voltage-controlled Oscillator或者VCO)。最后，VCO的输出被输入到数据取样模块作为模拟频率，完成环路。
与常规的使用相位/频率误差检测器(PFD)的PLL相比，图13中的PLL能够实现平滑的加锁而且不会“意外开锁”。
在图13的PLL中，数字频率可以被调制从而实现调制。这种“直接调制”在现有技术条件下受到环路带宽的限制。图14所示是一个改进调制特性的PLL。一个数字调制输入被施加到误差生成器用于直接调制。此外，数字调制输入施加到DAC上。DAC的输出电压被施加到一个环路滤波器的节点上。图13的PLL有特点：如果直接调制增益与辅助调制线路中的增益匹配，PLL的输出频率可以被改变而不会改变闭环调制电压Vmci。这个特性同时也意味着这种调制不再受到环路带宽的限制。环路的带宽可以被设置到一个非常低的水平，例如，允许DDS的杂波在经过滤波之后被降低到任意低的水平。
根据图15，允许直接调制增益在辅助调制线路中得到匹配，并提供了一个倍增器。该倍增器在数字调制输入信号到达DAC之前对该信号施加了一个比例因子。这个方法可以用于确定适当的比例因子。
根据图15，为了获得较低的环路带宽(比如，可以用于降低杂波)，需要在环路滤波器中使用大容量的电容器。大容量电容器既笨重又昂贵。而且，大容量电容器的VI特性会带来一些不希望出现的非线性，这些非线性是由于介质吸收而引起的。可以使用一个数字环路滤波器然后连接一个DAC来获得低环路带宽，如图16所示，其中省略了分离的调制线路。
根据图17，前文所述比例因子可以通过测量最大频率阶跃(maximumfrequency step)来确定，该测量需要使用一个数字滤波器。为了做到这一点，最小数字频率首先施加到误差生成器上。然后施加最大数字频率，误差生成器产生的频率误差信号通过一个有限脉冲响应滤波器(FIR)进行滤波。这个FIR滤波器测量最大频率阶跃。用希望得到的最大频率阶跃分割待测的最大频率阶跃可以确定适当的比例因子。对比例因子的计算最好可以迭代多次。对于每次连续的迭代计算，所得到的比例因子值会更加接近完全匹配的比例因子。校准工作可以在开机的时刻进行，也可以在以后的间隔时间进行，或者按照要求进行。
根据图18，在数字滤波器后接一个DAC得情况下，使用一个求和DAC可以实现辅助调制线路。一个模拟调制信号与数字环路滤波器一起直接输入DAC。在图18所示的实施实例中避免了使用大容量电容器。但是，根据应用的要求，图18所示的实施实例可能要求一个高分辨率的DAC。在VCO敏感度在40MHz/V的情况下，如果要求精确，就需要一个20位的DAC。获得这样的分辨率既很困难又很昂贵。有很多不同的技术可以用来降低对DAC的分辨率要求。图19和图21就是两种这样的技术。
根据图19，使用一个微分DAC后面连接一个模拟积分器就可以避免使用高分辨率DAC。与图18中的20位DAC相比，在图19的实施实例中，DAC可以是一个12位的Sigma-Delta DAC。模拟积分器可以使用一个电荷泵连接一个积分电容器，如图20所示。
根据图21所示，一个电荷泵与一个可调电容和一个预置输入相连。从调制DAC输出的电压通过一个电阻分压器与可调电容器的底端一极相连。如果调制DAC输出的电压由于电阻分压器的作用而严重衰减，那么DAC将获得较低的分辨率，比如14位。在图21中，与图19中相似，上方的(主环路)DAC是一个微分DAC，产生所需电压的微分结果，该微分结果经过电荷泵和电容器的共同作用进行积分生成电压，然后该电压施加到VCO上。图21所示的电路特别适合一些蜂窝式应用，比如，发送器会跳到一个特定的频带以发送一个短脉冲。为了做到这一点，一个预置信号施加到预置电路上使PLL跳到一个需要的频带。然后取消预置信号，之后一个脉冲被发送出去。相同顺序的时间可能会在其后重复多次，图21所示的电路假定了一种时分多路复用的工作模式，因为电容器漏电会导致较长时间的频率漂移。
使用改进的电路可以获得较好的噪声特性和较低的驱动要求，如图22所示。图22所示的电路使用了与图7相似的调制注入机制(modulationinjection scheme)。根据图22，误差生成器接收VCO产生的模拟频率和一个调制的数字频率比特流。误差生成器的输出信号将使用一个数字滤波器进行滤波。该滤波器后面连接一个DAC。在本发明的一个实施实例中，DAC是一个Sigma-Delta DAC，输出波形的周期根据外加的电压进行调制。DAC的输出信号通过一个电阻施加到一个积分电容器C2上(没有使用电荷泵电流源)。在积分电容器中存储的电压被施加到VCO。
根据前面所述的原理，一个分离的调制线路被用来向电路注入调制电压。一个数字调制信号被施加到一个调制DAC(也是Sigma-Delta的)。调制DAC的输出信号通过一个电阻施加到一个电容器C1，该电容器与积分电容器C2构成一个电容分亚器网络，在图7的方式之后。在调制线路中的一系列RC组合对调制DAC的输出信号有着良好的滤波效果。
需要指出，调制在电路中两个不同地方注入，通过主环路和通过分离的调制线路。当调制被改变的时候，两个地点将同时改变。为了确保正常工作，有必要从分离的调制线路向主环路注入部分调制信号。为了完成该工作，分离调制线路的调制输入信号按照比例因子进行放缩，并输入主环路的求和DAC，在本发明的实施实例中，K＝C1/(C1+C2)。
根据图23，在另一实施实例中，这种注入信号操作可以用模拟方式实现：在调制线路的DAC的输出和积分电容器的顶极之间使用一个电阻R2。在本发明的一个实施实例中，R1/R2＝C1/C2。
Claims (33)
1.可用于合成一段模拟信号的方法，包括：
使用数字逻辑生成第一条数字比特流，作为对一个数字频率的相应；
对一段模拟频率信号取样生成第二条数字比特流；
并且把第一条和第二条数字比特流进行合成，生成一段数字信号，在数字频率和模拟频率之间至少反映出频率误差和相位误差的一种。
2.权利要求1中的方法，包括使用所述的数字信号驱动一个锁相环路(phase lock loop)的正向环路(forward loop)，该锁向环路包括一个可控振荡器，其中可控振荡器生成所述的模拟频率信号。
3.权利要求2中的方法，包括一个辅助调制线路，该调制线路与正相环路中的一个电路节点相连。
4.权利要求3中的方法，其中辅助调制线路包括一个比例操作(scaling operation)，该操作包括实现校准工作以确定比例因子，并且在比例操作中使用比例因子。
5.权利要求4中的方法，其中比例因子是确定的，而且锁相环路的直接调制增益和辅助调制线路的增益相等。
6.权利要求3中的方法，其中锁相环路包括一个模拟环路滤波器，其中包括辅助调制线路，该调制线路与模拟环路滤波器中的节点连接。
7.权利要求3中的方法，其中锁相环路包括一个数字环路滤波器，其中包括辅助调制线路，该调制线路与数字环路滤波器之后的节点相连。
8.权利要求7中的方法，其中锁相环路包括一个数字模拟转换器，该数模转换器与数字环路滤波器的输出相连。包括辅助调制线路，该调制线路与数模转换器的输入相连。
9.权利要求8中的方法，其中锁相环路包括一个预置信号和一个可调电容器，并且包括把数字模拟转换器的输出信号连接到可调电容器的一极。
10.权利要求9中的方法，包括：在数模转换器的输出信号到达可调电容器之前，对该输出信号进行衰减。
11.权利要求8中的方法，其中数模转换器是一个微分数模转换器，产生的输出信号与输入信号的变化率成比例，此外包括对输出信号进行模拟积分。
12.一个频率合成器电路包括：
数字逻辑，用于生成第一条数字比特流，作为相应数字频率；
对模拟频率信号取样的装置，用于生成第二条数字比特流；
对第一条和第二条比特流进行合成的装置，用于产生信号，该信号至少反映了数字频率和模拟频率之间频率误差和相位误差的一个。
13.权利要求12的装置，一个有可控振荡器的锁相环路，其中数字信号被用于驱动锁相环路的正向环路，可控振荡器生成所述的模拟频率信号。
14.权利要求13的装置，包括一个辅助调制线路，与正向环路中的电路节点相连。
15.权利要求14的装置，其中辅助调制线路包括一个频率倍增器(scaler)，用于在锁相环路的直接调制增益和辅助调制线路增益进行匹配。
16.权利要求14的装置，其中锁相环路包括一个模拟环路滤波器，并且辅助调制线路与模拟环路滤波器的节点相连。
17.权利要求14的装置，其中锁相环路包括一个数字环路滤波器，并且辅助调制线路与数字环路滤波器之后的节点相连。
18.权利要求17的装置，其中锁相环路包括一个数模转换器，该数模转换器与数字环路滤波器的输出信号相连，并且同时辅助调制线路与数模转换器的一个输入相连。
19.权利要求18的装置，其中锁相环路包括一个预置信号和一个可调电容，并且数模转换器的一个输出信号与可调电容器的一极相连。
20.权利要求19中的装置，其中数模转换器的输出通过一个电阻分压器与可调电容器相连。
21.权利要求19中的装置，其中预置电路包括一个可调电容器，并且数模转换器的输出信号与可调电容器的一极相连。
22.权利要求18中的装置，其中数模转换器是一个微分数模转换器，此外包括一个模拟积分器对数模转换器的输出信号进行模拟积分。
23.一个锁相环路(phase lock loop)，包括：
一个装置，该装置根据一段具有一种频率特性的模拟波形和一段体现所需波形的输入的比特流能够生成一段输出比特流，以体现模拟波形和所需波形之间的误差量；
一个滤波器和一个数模转换器相互合作生成滤波后的模拟误差信号；
一个可控振荡器用于生成模拟波形；
第一个电容器，该电容器将滤波后的模拟误差信号与一个可控振荡器的输入接线端相连。
24.权利要求23中的装置，其中滤波器是一个数字滤波器。
25.权利要求23中的装置，其中第一个电容器是一个旁路电容器，电容器的一极与电路的参考电位相连。
26.权利要求23中的装置，包括一个分离调制线路，用于向锁相环路的主环路注入调制信号，分离调制线路内产生的调制信号至少通过前述的第一个电容器与可控振荡器的输入接线端相连。
27.权利要求26中的装置，包括第二个电容器，并且与前述的第一个电容器一起构成电容分压器，其中调制信号通过电容分压器施加到可控振荡器的输入接线端上。
28.权利要求27中的装置，其中第二个电容器是串联电容。
29.权利要求28中的装置，包括一个电阻，并且该电阻与第二个电容器串联起来。
30.权利要求29中的装置，其中滤波后的模拟误差信号通过一个电阻施加到第一个电容器。
31.权利要求26中的装置，包括一个旁路线路，该旁路线路位于分离的调制线路和锁相环路的主环路之间，并且旁路第二个电容器。
32.权利要求31中的装置，其中旁路线路包括一个数字倍增器。
33.权利要求31中的装置，其中旁路线路包括一个电阻。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/268,731 | 1999-03-17 | ||
| US09/268,731 US6094101A (en) | 1999-03-17 | 1999-03-17 | Direct digital frequency synthesis enabling spur elimination |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1347588A true CN1347588A (zh) | 2002-05-01 |
| CN1211915C CN1211915C (zh) | 2005-07-20 |
Family
ID=23024224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB008063265A Expired - Fee Related CN1211915C (zh) | 1999-03-17 | 2000-03-16 | 可消除杂波信号的直接数字频率合成器 |
Country Status (11)
| Country | Link |
|---|---|
| US (1) | US6094101A (zh) |
| EP (2) | EP1214790B1 (zh) |
| JP (1) | JP4452410B2 (zh) |
| KR (1) | KR100696756B1 (zh) |
| CN (1) | CN1211915C (zh) |
| AT (2) | ATE308159T1 (zh) |
| AU (1) | AU4010300A (zh) |
| DE (2) | DE60023526T2 (zh) |
| ES (1) | ES2251370T3 (zh) |
| TW (1) | TW486872B (zh) |
| WO (1) | WO2000055973A2 (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102656804A (zh) * | 2009-12-07 | 2012-09-05 | 高通股份有限公司 | 具有用于模拟积分的数字补偿的锁相环路 |
| US8884672B2 (en) | 2009-12-07 | 2014-11-11 | Qualcomm Incorporated | Configurable digital-analog phase locked loop |
Families Citing this family (49)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6526265B1 (en) * | 1999-09-14 | 2003-02-25 | Skyworks Solutions, Inc. | Wireless transmitter having a modified translation loop architecture |
| FR2804808B1 (fr) * | 2000-02-03 | 2002-03-15 | Ipanema Technologies | Procede d'optimisation dynamique de la qualite de service dans un reseau de transmission de donnees |
| GB0202884D0 (en) | 2002-02-07 | 2002-03-27 | Nokia Corp | Synthesiser |
| US7302237B2 (en) | 2002-07-23 | 2007-11-27 | Mercury Computer Systems, Inc. | Wideband signal generators, measurement devices, methods of signal generation, and methods of signal analysis |
| US7298854B2 (en) * | 2002-12-04 | 2007-11-20 | M/A-Com, Inc. | Apparatus, methods and articles of manufacture for noise reduction in electromagnetic signal processing |
| US7340007B2 (en) * | 2003-09-16 | 2008-03-04 | M/A-Com, Inc. | Apparatus, methods and articles of manufacture for pre-emphasis filtering of a modulated signal |
| US6924699B2 (en) * | 2003-03-06 | 2005-08-02 | M/A-Com, Inc. | Apparatus, methods and articles of manufacture for digital modification in electromagnetic signal processing |
| US7245183B2 (en) * | 2002-11-14 | 2007-07-17 | M/A-Com Eurotec Bv | Apparatus, methods and articles of manufacture for processing an electromagnetic wave |
| US7203262B2 (en) * | 2003-05-13 | 2007-04-10 | M/A-Com, Inc. | Methods and apparatus for signal modification in a fractional-N phase locked loop system |
| US7551685B2 (en) * | 2003-08-25 | 2009-06-23 | M/A-Com, Inc. | Apparatus, methods and articles of manufacture for signal correction using adaptive phase re-alignment |
| US7526260B2 (en) * | 2002-11-14 | 2009-04-28 | M/A-Com Eurotec, B.V. | Apparatus, methods and articles of manufacture for linear signal modification |
| US7187231B2 (en) * | 2002-12-02 | 2007-03-06 | M/A-Com, Inc. | Apparatus, methods and articles of manufacture for multiband signal processing |
| US6891432B2 (en) * | 2002-11-14 | 2005-05-10 | Mia-Com, Inc. | Apparatus, methods and articles of manufacture for electromagnetic processing |
| US7545865B2 (en) * | 2002-12-03 | 2009-06-09 | M/A-Com, Inc. | Apparatus, methods and articles of manufacture for wideband signal processing |
| WO2004034665A2 (en) * | 2002-10-08 | 2004-04-22 | M/A-Com, Inc. | Apparatus and method for adaptively re-aligning a modulated output signal |
| US6859098B2 (en) | 2003-01-17 | 2005-02-22 | M/A-Com, Inc. | Apparatus, methods and articles of manufacture for control in an electromagnetic processor |
| US7447272B2 (en) | 2003-04-22 | 2008-11-04 | Freescale Semiconductor, Inc. | Filter method and apparatus for polar modulation |
| US7480511B2 (en) * | 2003-09-19 | 2009-01-20 | Trimble Navigation Limited | Method and system for delivering virtual reference station data |
| US7091778B2 (en) | 2003-09-19 | 2006-08-15 | M/A-Com, Inc. | Adaptive wideband digital amplifier for linearly modulated signal amplification and transmission |
| US7343138B2 (en) * | 2003-12-08 | 2008-03-11 | M/A-Com, Inc. | Compensating for load pull in electromagentic signal propagation using adaptive impedance matching |
| US7356091B2 (en) * | 2003-12-09 | 2008-04-08 | M/A-Com, Inc. | Apparatus, methods and articles of manufacture for signal propagation using unwrapped phase |
| US6937175B1 (en) | 2004-04-21 | 2005-08-30 | Hrl Laboratories, Llc | Amplifier linearization using delta-sigma predistortion |
| US7026846B1 (en) | 2004-07-09 | 2006-04-11 | Analog Devices, Inc. | Synthesizer structures and methods that reduce spurious signals |
| US20070018699A1 (en) * | 2005-07-20 | 2007-01-25 | M/A-Com, Inc. | Partial cascode phase locked loop architecture |
| US20070018701A1 (en) * | 2005-07-20 | 2007-01-25 | M/A-Com, Inc. | Charge pump apparatus, system, and method |
| US7610023B2 (en) * | 2005-07-22 | 2009-10-27 | Pine Valley Investments, Inc. | Voltage controlled oscillator band switching system |
| US7417513B2 (en) * | 2005-08-17 | 2008-08-26 | M/A-Com, Inc. | System and method for signal filtering in a phase-locked loop system |
| DE102005050621B4 (de) * | 2005-10-21 | 2011-06-01 | Infineon Technologies Ag | Phasenregelkreis und Verfahren zum Betrieb eines Phasenregelkreises |
| US7636386B2 (en) | 2005-11-15 | 2009-12-22 | Panasonic Corporation | Method of continuously calibrating the gain for a multi-path angle modulator |
| US7482885B2 (en) * | 2005-12-29 | 2009-01-27 | Orca Systems, Inc. | Method of frequency synthesis for fast switching |
| US7599448B2 (en) * | 2006-02-03 | 2009-10-06 | Pine Valley Investments, Inc. | Multi-mode selectable modulation architecture calibration and power control apparatus, system, and method for radio frequency power amplifier |
| US7599418B2 (en) * | 2006-02-16 | 2009-10-06 | Pine Valley Investments, Inc. | Method and apparatus for a frequency hopper |
| US7519349B2 (en) * | 2006-02-17 | 2009-04-14 | Orca Systems, Inc. | Transceiver development in VHF/UHF/GSM/GPS/bluetooth/cordless telephones |
| US20070216455A1 (en) * | 2006-03-17 | 2007-09-20 | M/A-Com, Inc. | Partial cascode delay locked loop architecture |
| DE102006017973B4 (de) | 2006-04-13 | 2014-05-28 | Atmel Corp. | Direkt modulierender Frequenzmodulator |
| FR2905040B1 (fr) * | 2006-08-21 | 2008-10-31 | St Microelectronics Sa | Procede d'elaboration d'un mot numerique representatif d'un rapport non-entier entre les periodes respectives de deux signaux, et dispositif correspondant |
| US7649428B2 (en) * | 2007-03-13 | 2010-01-19 | Pine Valley Investments, Inc. | Method and system for generating noise in a frequency synthesizer |
| US8223909B2 (en) * | 2007-06-15 | 2012-07-17 | Panasonic Corporation | Digital sampling apparatuses and methods |
| US20090253398A1 (en) * | 2008-04-04 | 2009-10-08 | Sheehy Paul B | Modulation and upconversion techniques |
| US7786771B2 (en) * | 2008-05-27 | 2010-08-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Phase lock loop (PLL) with gain control |
| US7746187B2 (en) * | 2008-06-02 | 2010-06-29 | Panasonic Corporation | Self-calibrating modulator apparatuses and methods |
| US7983643B2 (en) * | 2008-07-03 | 2011-07-19 | Panasonic Corporation | Frequency demodulation with threshold extension |
| US20100009641A1 (en) * | 2008-07-11 | 2010-01-14 | Matsushita Electric Industrial Co.,Ltd. | Digital rf phase control in polar modulation transmitters |
| US7848266B2 (en) | 2008-07-25 | 2010-12-07 | Analog Devices, Inc. | Frequency synthesizers for wireless communication systems |
| US20100097150A1 (en) * | 2008-10-16 | 2010-04-22 | Keisuke Ueda | Pll circuit |
| KR20120082817A (ko) * | 2009-08-28 | 2012-07-24 | 마크로스 저팬 주식회사 | 휴대 전화 통신 기능 억제 장치 |
| JP2011151473A (ja) | 2010-01-19 | 2011-08-04 | Panasonic Corp | 角度変調器、送信装置及び無線通信装置 |
| CN102651649B (zh) * | 2012-03-14 | 2014-06-18 | 北京航空航天大学 | 一种低相噪的微波宽带频率合成器设计方法 |
| JP6331918B2 (ja) * | 2014-09-19 | 2018-05-30 | 三菱電機株式会社 | 位相同期回路 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59101910A (ja) * | 1982-12-02 | 1984-06-12 | Fujitsu Ltd | 周波数変調器 |
| US4746880A (en) | 1987-02-06 | 1988-05-24 | Digital Rf Solutions Corporation | Number controlled modulated oscillator |
| GB2228840B (en) * | 1989-03-04 | 1993-02-10 | Racal Dana Instr Ltd | Frequency synthesisers |
| US5028887A (en) * | 1989-08-31 | 1991-07-02 | Qualcomm, Inc. | Direct digital synthesizer driven phase lock loop frequency synthesizer with hard limiter |
| AU6643790A (en) * | 1989-11-09 | 1991-06-13 | Roger Reed | Digital circuit for a frequency modulation and carrier synthesis in a digital radio system |
| US5247469A (en) | 1991-05-23 | 1993-09-21 | Proxim, Inc. | Digital frequency synthesizer and method with vernier interpolation |
| JPH0763124B2 (ja) * | 1993-02-24 | 1995-07-05 | 日本電気株式会社 | 直接デジタル周波数シンセサイザ |
| JPH06343041A (ja) * | 1993-06-01 | 1994-12-13 | Nippon Telegr & Teleph Corp <Ntt> | シンセサイザ回路 |
| FR2717971A1 (fr) * | 1994-03-23 | 1995-09-29 | Trt Telecom Radio Electr | Dispositif de synthèse d'une forme de signal, poste émetteur et poste récepteur comprenant un tel dispositif. |
| JP2836526B2 (ja) * | 1995-04-10 | 1998-12-14 | 日本電気株式会社 | 周波数シンセサイザ |
| JPH10242762A (ja) * | 1997-02-21 | 1998-09-11 | Kokusai Electric Co Ltd | ダイレクトデジタルシンセサイザ発振器 |
| US5952895A (en) * | 1998-02-23 | 1999-09-14 | Tropian, Inc. | Direct digital synthesis of precise, stable angle modulated RF signal |
| DK1603872T3 (da) * | 2003-03-11 | 2011-07-18 | Pharmacia Corp | S-[2-[(1-iminoethyl)amino]ethyl]-2-methyl-l-cystein-maleat-hydrochlorid krystallinsk salt |
-
1999
- 1999-03-17 US US09/268,731 patent/US6094101A/en not_active Expired - Lifetime
-
2000
- 2000-03-16 DE DE60023526T patent/DE60023526T2/de not_active Expired - Lifetime
- 2000-03-16 CN CNB008063265A patent/CN1211915C/zh not_active Expired - Fee Related
- 2000-03-16 KR KR1020017011763A patent/KR100696756B1/ko not_active IP Right Cessation
- 2000-03-16 DE DE60036426T patent/DE60036426T2/de not_active Expired - Lifetime
- 2000-03-16 JP JP2000605310A patent/JP4452410B2/ja not_active Expired - Fee Related
- 2000-03-16 EP EP00919409A patent/EP1214790B1/en not_active Expired - Lifetime
- 2000-03-16 ES ES00919409T patent/ES2251370T3/es not_active Expired - Lifetime
- 2000-03-16 AT AT00919409T patent/ATE308159T1/de not_active IP Right Cessation
- 2000-03-16 AT AT05107961T patent/ATE373337T1/de not_active IP Right Cessation
- 2000-03-16 TW TW089104818A patent/TW486872B/zh not_active IP Right Cessation
- 2000-03-16 EP EP05107961A patent/EP1619790B1/en not_active Expired - Lifetime
- 2000-03-16 AU AU40103/00A patent/AU4010300A/en not_active Abandoned
- 2000-03-16 WO PCT/US2000/006757 patent/WO2000055973A2/en active IP Right Grant
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102656804A (zh) * | 2009-12-07 | 2012-09-05 | 高通股份有限公司 | 具有用于模拟积分的数字补偿的锁相环路 |
| US8884672B2 (en) | 2009-12-07 | 2014-11-11 | Qualcomm Incorporated | Configurable digital-analog phase locked loop |
| CN104901688A (zh) * | 2009-12-07 | 2015-09-09 | 高通股份有限公司 | 具有用于模拟积分的数字补偿的锁相环路 |
| CN104901688B (zh) * | 2009-12-07 | 2019-02-01 | 高通股份有限公司 | 具有用于模拟积分的数字补偿的锁相环路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4452410B2 (ja) | 2010-04-21 |
| WO2000055973A2 (en) | 2000-09-21 |
| EP1619790B1 (en) | 2007-09-12 |
| WO2000055973A3 (en) | 2000-12-28 |
| ATE308159T1 (de) | 2005-11-15 |
| EP1619790A1 (en) | 2006-01-25 |
| DE60036426T2 (de) | 2008-06-05 |
| DE60023526T2 (de) | 2006-07-20 |
| TW486872B (en) | 2002-05-11 |
| CN1211915C (zh) | 2005-07-20 |
| EP1214790B1 (en) | 2005-10-26 |
| AU4010300A (en) | 2000-10-04 |
| DE60023526D1 (de) | 2005-12-01 |
| JP2002539705A (ja) | 2002-11-19 |
| EP1214790A2 (en) | 2002-06-19 |
| KR100696756B1 (ko) | 2007-03-19 |
| DE60036426D1 (de) | 2007-10-25 |
| ES2251370T3 (es) | 2006-05-01 |
| KR20020010894A (ko) | 2002-02-06 |
| ATE373337T1 (de) | 2007-09-15 |
| US6094101A (en) | 2000-07-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1211915C (zh) | 可消除杂波信号的直接数字频率合成器 | |
| US10615807B2 (en) | Sub-sampling phase-locked loop | |
| CN101536314B (zh) | 用于直接数字插值合成的方法和设备 | |
| US5159205A (en) | Timing generator circuit including adjustable tapped delay line within phase lock loop to control timing of signals in the tapped delay line | |
| CN1095248C (zh) | 全数字化锁相回路 | |
| US20060145902A1 (en) | Method and a digital-to-analog converter for converting a time varying digital input signal | |
| CN102291125A (zh) | 自动校准分数型锁相回路的快速锁相系统 | |
| CN1023368C (zh) | 相位检测器 | |
| CN1447935A (zh) | 噪声整形数字频率合成 | |
| CN101714875B (zh) | 锁相回路电路 | |
| US7576615B2 (en) | Multi-point modulation and VCO compensation | |
| US6065140A (en) | Optimized computation of first and second divider values for a phase locked loop system | |
| CN1951014A (zh) | 用于可编程时钟发生器的设备和方法 | |
| CN1825769A (zh) | 使用纯数字鉴相器的分数n频率合成器和调制器 | |
| CN1232043C (zh) | 混合式锁相回路及其控制方法 | |
| CN1761157A (zh) | 适用各种环振锁相环的动态电压模相位内插电路 | |
| US6833765B2 (en) | Frequency locked loop with improved stability using binary rate multiplier circuits | |
| US9048850B2 (en) | Frequency synthesizer apparatus and methods for improving capacitor code search accuracy using LSB modulation | |
| CN1031786A (zh) | 立体声译码器的振荡频率控制装置 | |
| JP3505263B2 (ja) | Ｐｌｌシンセサイザ | |
| CN113098447A (zh) | 占空比采样电路、占空比采样方法以及led驱动电路 | |
| CN1100855A (zh) | 收端再调整减小抖动的方法及装置 | |
| CN113326757A (zh) | 基于卷积神经网络的频率合成器类型识别方法 | |
| GB2110031A (en) | Loop filter for phase locked loop | |
| Pontikakis et al. | A novel phase-locked loop (PLL) architecture without an analog loop filter for better integration in ultra-deep submicron SoCs |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: PANASONIC ELECTRIC EQUIPMENT INDUSTRIAL CO.,LTD. Free format text: FORMER OWNER: TROPIAN, INC. Effective date: 20070209 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20070209 Address after: Osaka Japan Patentee after: Matsushita Electric Industrial Co., Ltd. Address before: American California Patentee before: Tropian, Inc. |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20160902 Address after: American California Patentee after: Intel Corporation Address before: Osaka Japan Patentee before: Matsushita Electric Industrial Co., Ltd. |
|
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20050720 Termination date: 20180316 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |