CN104901688A - 具有用于模拟积分的数字补偿的锁相环路 - Google Patents
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Abstract
本申请涉及具有用于模拟积分的数字补偿的锁相环路。一种锁相环路PLL装置包含数字微分器，所述数字微分器经配置以对数字环路信号进行微分，以至少部分地补偿模拟积分器对模拟电流信号的积分。数字到模拟转换器DAC包含电流源输出级，所述电流源输出级基于数字输入信号产生所述模拟电流信号。所述模拟积分器对所述模拟电流信号进行积分以产生用于控制压控振荡器VCO的电压控制信号。
Description
本申请为申请号为201080055238.4、申请日为2010年12月7日、发明名称为“具有用于模拟积分的数字补偿的锁相环路”的发明专利申请的分案申请。
技术领域
本发明一般来说涉及锁相环路，且更具体来说涉及具有用于模拟积分的数字补偿的锁相环路。
背景技术
锁相环路(PLL)相对于参考信号产生信号。锁相环路电路基于参考信号与PLL输出信号的相位和/或频率的差而调整所述输出信号的频率。输出信号的频率基于所述差而增大或减小。因此，锁相环路为使用负反馈的控制系统。锁相环路用于例如收音机、电信电路，和计算机等电子装置以及其它装置中。
PLL常使用谐振调谐式压控振荡器(VCO)来产生PLL输出信号。谐振调谐式VCO常包含电容性装置和谐振电感－电容(LC)电路。电容性装置通常包含具有电容的至少一个可变电抗器，所述至少一个可变电抗器响应调谐电压以改变PLL输出信号的频率。
一些常规PLL包含一个或一个以上数字组件。此些PLL在一些方面具有优于模拟环路的优点。令人遗憾的是，这些PLL也具有一些缺点。因此，需要具有模拟和数字环路两者的优点的PLL。
发明内容
一种锁相环路(PLL)装置包含数字微分器，所述数字微分器经配置以对数字环路信号进行微分以至少部分地补偿由模拟积分器对模拟电流信号的积分。数字到模拟转换器(DAC)包含电流源输出级，所述电流源输出级基于数字输入信号产生模拟电流信号。所述模拟积分器对所述模拟电流信号进行积分以产生用于控制压控振荡器(VCO)的电压控制信号。
附图说明
图1为根据本发明的示范性实施例的锁相环路装置的前向部分的框图。
图2为PLL装置的前向部分的框图，其中将数字微分器实施为数字处理电路的部分且将模拟积分器实施为模拟电路的部分。
图3为根据示范性实施例的包含数字相位检测器的PLL装置的框图。
图4为将数字微分器实施为数字滤波器的部分的PLL装置的框图。
图5为根据示范性实施例的包含在参考路径中具有低频率端口的两点调制的PLL装置的框图。
图6为图5的PLL装置的示范性实施的框图。
图7为根据示范性实施例的包含相位到数字转换器(PDC)的PLL装置的框图。
图8为将数字微分器实施为数字滤波器的部分的包含相位到数字转换器(PDC)的PLL装置的框图。
图9为根据示范性实施例的包含在反馈路径中具有较低频率端口的两点调制的PLL装置的框图。
图10为根据示范性实施例的包含在反馈路径中具有积分三角调制较低频率端口的两点调制的PLL装置的框图。
图11为具有电流源输出级的电流导引DAC的示意性表示。
图12为根据另一配置的具有电流源输出级的电流导引DAC的示意性表示。
图13A为具有电流源输出级的示范性电流脉冲DAC的示意性表示。
图13B为具有三角积分调制器和电流源输出级的示范性电流DAC的示意性表示。
图14为管理具有数字微分以补偿模拟积分的锁相环路的方法的流程图。
图15为管理在参考路径和环路控制路径中包含两点调制的PLL的方法的流程图。
图16为管理在反馈路径和环路控制路径中包含两点调制的PLL的方法的流程图。
图17为管理包含数字滤波器的PLL装置中的具有数字微分以补偿模拟积分的锁相环路的方法的流程图。
图18为将参考路径和DCO控制路径中的两点调制应用于包含用于补偿模拟积分的数字微分的PLL的方法的流程图。
图19为将反馈路径和DCO控制路径中的两点调制应用于包含补偿模拟积分的数字微分的PLL的方法的流程图。
具体实施方式
词语“示范性”在本文中用以表示“充当实例、例子或例证”。本文中描述为“示范性”的任何实施例不必被解释为比其它实施例优选或有利。
图1为根据本发明的示范性实施例的锁相环路装置的前向部分100的框图。数字输入信号102由电流输出数字到模拟转换器(电流输出DAC)104处理以产生模拟电流信号106。由电流输出DAC的电流源输出级108提供的模拟电流信号106在作为控制电压信号112被施加到模拟压控振荡器(VCO)114之前由模拟积分器110进行积分。数字微分器116处理数字环路信号118以形成数字输入信号102且至少部分地补偿由模拟积分器110执行的积分。如以下所描述，数字环路信号118是基于PLL内的反馈信号与参考信号之间的差。数字环路信号的内容取决于PLL的特定实施。举例来说，在PLL包含调制功能性的情况下，数字环路信号可包含数据。另外，数字滤波器可连接于相位检测器与数字微分器之间以使得数字环路信号可为基于反馈信号与参考信号之间的差的经滤波信号。如以下参看图2所论述，数字微分器可实施为其它数字处理电路的部分，其中数字环路信号可被解译为由数字处理电路处理的信号或信号的组合。
电流输出DAC 104为接收数字输入信号且产生模拟电流信号的任何装置，其中模拟电流信号是由电流源输出级108提供。电流源输出级108是使用例如晶体管等有源装置实施。以下参看图11、图12、图13A和图13B论述合适电流输出DAC的实例。
模拟积分器110为执行对模拟电流信号106的积分功能的任何装置或布置。合适模拟积分器110的实例为电容器。数字微分器116为对数字环路信号118进行微分的任何装置或处理器。因此，所述数字微分器可为执行差分方程函数的任何装置或电路，其中输出是基于先前输入。合适数字微分器的实例包含执行例如y[t]＝x[t]-x[t-1]等差分方程的装置，其中y为输出，x为输入，且t为取样时间，且t-1为前一个取样时间。此函数也可在Z域中表达为1-z^-1。
在操作期间，电流输出DAC 104将数字输入信号102转换为模拟电流信号106。模拟积分器110对模拟电流信号106进行积分以产生控制电压信号112。举例来说，在模拟积分器110为接地的并联电容器的情况下，根据模拟电流信号112的积分而产生跨电容器两端的电压。VCO输出信号(模拟输出信号)具有基于控制电压信号112的频率。VCO输出信号被反馈且与参考信号比较以产生信号，其中数字环路信号118是至少部分地基于所产生信号。数字微分器116处理数字环路信号118以至少部分地补偿模拟积分器110的积分。
许多常规锁相环路(PLL)在PLL的前向部分中不包含DAC，且所有环路滤波不是在模拟域中执行就是在数字域中执行。在PLL的前向部分中包含DAC的一些常规PLL在DAC之后具有低通滤波器而非积分器。关于在DAC之后跟着低通滤波器的PLL的论述可见于第5,999,060号、第6,094,101号和第6,188,288号美国专利，以及第2009/0010372号、第2007/0195917号和第2007/0036238号美国公开案中。DAC输出在无积分器或低通滤波器的情况下直接连接到VCO的实例论述于第5,648,964号美国专利中。在PLL的前向部分中包含DAC且在DAC之后具有积分器的其它PLL使用具有电压模式输出的DAC。此些实例论述于第6,094,101号美国专利和第2009/0108891号美国专利公开案中。因此，当将两点调制应用于PLL时，常规PLL技术需要用于环路的前向路径和高通调制输入的单独DAC。
图2为PLL装置的前向部分200的框图，其中将数字微分器116实施为数字处理电路202的部分，且将模拟积分器110实施为模拟电路204的部分。PLL内的数字处理电路202可包含各种数字处理功能中的任一者，例如数字滤波、PLL带宽控制、适用于确保PLL控制系统稳定性的频率响应的建立，和突波和噪声消除。数字处理电路202可接受针对诸图中所展示的彼等功能的额外输入。举例来说，突波和噪声消除功能可能需要额外输入。因此，数字处理电路202的至少一部分包含数字滤波器。在示范性实施例中，数字滤波器执行与常规模拟PLL中的模拟环路滤波器相关联的所有功能，例如带宽控制、稳定性控制、步进输入阻尼响应和锁定时间控制，同时也另外致能针对传统模拟滤波器中不可用的噪声和突波消除的可编程性和灵活性。
数字处理电路202也包含执行微分功能的至少一部分。因此，数字微分器116以数字方式处理数字信号以产生数字环路信号的导数。尽管其它处理通过数字处理电路执行，但数字微分器116至少部分地补偿由模拟积分器110执行的模拟积分。
对于图2的实例来说，模拟积分器110为模拟电路204的部分。模拟电路204可为电容器，或可为在电容器后再跟着叠接RC部分，其中与所述RC部分相关联的频率响应在数字滤波器操作的低频下为平坦的且在远高于数字滤波器的频率下提供衰减。来自叠接RC部分的额外滤波也可由有源滤波器电路提供，只要所述频率响应满足是低通的以上条件(其中低通拐点显著超过数字环路滤波器中的主要极点的频率)即可。模拟电路204的作用包含积分功能。因此，在一些实施中，模拟积分器可为模拟滤波器的部分。
在一些情况下，模拟积分器为独立电路或元件，且数字微分器为数字处理电路的部分。在其它情况下，数字微分器为独立装置，且模拟积分器被实施为执行其它功能的模拟电路的部分。
图3为根据示范性实施例的包含数字相位检测器302的PLL装置300的框图。VCO产生经由PLL的反馈306部分反馈的模拟输出信号304。取决于特定实施，反馈306可包含前置分频器(prescaler)、分频器，和/或其它处理。所得反馈信号308在数字相位检测器302处被接收，在数字相位检测器302处，对反馈信号308与参考信号310进行比较。数字相位检测器302产生数字校正信号312，所述数字校正信号312是基于反馈信号308的相位与参考信号310的相位之间的差。数字相位检测器302为可基于两个输入信号的相位差产生数字数值信号的任何装置。数字相位检测器302的合适实施的实例包含使用相位到数字转换器(PDC)。在此实施中，反馈信号和参考信号通常为模拟信号。PDC对参考信号310的上升边缘与经分频反馈信号312的上升边缘之间的反相器延迟的数目进行计数。PDC的相位检测器部分产生输出脉冲，所述输出脉冲的持续时间对应于参考信号的上升边缘与经分频反馈信号的上升边缘之间的差。所述脉冲的持续时间为表示参考信号的相位与经分频反馈信号的相位之间的差的误差信号。接着在时间到数字转换器(TDC)中将所述脉冲的持续时间转换为数字数值以产生数字校正信号。数字环路信号118是基于数字校正信号312。如下文所描述，可将调制端口和其它处理插入于数字相位检测器与数字微分器之间，因此，尽管由数字微分器接收的数字环路信号是基于数字校正信号，但其通常并非同一信号。通常在数字相位检测器与数字微分器116之间插入至少某一数字滤波功能。对于所述实例，数字滤波器314对数字校正信号312进行滤波以产生形成数字环路信号118的滤波器输出信号316。数字滤波器314执行与常规模拟PLL中的模拟环路滤波器相关联的所有功能，例如带宽控制、稳定性控制、步进输入阻尼响应和锁定时间控制，同时也另外致能针对传统模拟滤波器中不可用的噪声和突波消除的可编程性和灵活性。
数字相位检测器302的合适实施的另一实例包含在反馈中使用时间到数字转换器(TDC)和相位累加器。在此实施中，反馈信号和参考信号为数字信号。所述反馈基于VCO的模拟输出信号提供数字反馈信号。更具体来说，相位累加器对VCO模拟输出循环的整数数目进行计数，且TDC对VCO模拟输出信号的小部分周期内的反相器延迟的数目进行计数。将相位累加器的输出与TDC所产生的正规化数字数值信号进行组合。因此，在此实例中，反馈信号是由反馈中的TDC所提供的分数相位和相位累加器所提供的整数相位组成。整数相位为VCO模拟输出信号在一个或一个以上参考信号周期期间的完整RF循环的总数。在反馈信号中指示且被提供到相位检测器的总相位因此为分数和整数相位的和。数字相位检测器基于反馈信号与参考信号之间的相位差产生数字校正信号。
图4为将数字微分器116实施为数字滤波器314的部分的PLL装置400的框图。图4的PLL装置400如以上所论述般操作，只是微分功能是由也执行数字环路滤波的装置执行。数字校正信号312是由数字滤波器314处理。所述处理的结果包含对由模拟积分器110执行的模拟积分的至少部分补偿。在此实例中，数字环路信号118为通过数字滤波器314处理的信号或信号的组合。
图5为根据示范性实施例的包含在参考路径中具有低频率端口502的两点调制的PLL装置500的框图。两点调制接口包含较低频率端口502和较高频率端口504。较低频率端口502耦合于PLL的参考分支内。数据506在数字相位检测器302之前与参考信号310组合。如以下进一步详细描述，所述组合可包含对两个信号求和，或可包含组合数据506与参考信号310的其它形式。通过数字相位检测器302将组合信号508与反馈信号308比较以产生数字校正信号312。数字滤波器314对数字校正信号312进行滤波以提供滤波器输出信号316。较高频率端口504耦合数据与滤波器输出信号316。如以下所描述，在示范性实施例中使用求和器来组合数据信号506与滤波器输出信号316。然而，在一些情况下，可使用用于组合两个信号的其它技术。数字环路信号118是基于组合数据和滤波器输出信号。在将数字环路信号118呈现到数字微分器116之前，可执行其它处理。举例来说，可应用增益调整。电流输出DAC 104基于数字环路信号118产生模拟电流信号，数字环路信号118是基于经微分的组合数据和滤波器输出信号。模拟积分器110对模拟电流信号106进行积分以将电压控制信号提供到VCO 114。反馈306将所述信号耦合回到数字相位检测器。
图6为图5的PLL装置500的示范性实施600的框图。示范性实施600包含相位调制部分602、环路控制部分604、参考部分和反馈306。
相位调制部分602通过处理数据506并在两个点处将数据506引入到PLL中而致能两点调制。在一些情况下，输入相位数据506由接口块(未图示)接收并处理，所述接口块提供对输入相位数据的任何所需信号缓冲、时钟率转换和带宽调整。所得的经处理数据提供到参考路径，且在注入到环路控制部分604中之前由增益调适装置608和正规化装置610进一步处理。环路增益调适装置608测量实际模拟环路增益与由模拟积分器中的电流对电压增益、VCO中的电压对频率增益和DAC中的任一增益误差所产生的预期模拟环路增益之间的差。接着通过环路增益正规化装置610将所得的环路增益差乘以经处理的输入相位数据。经正规化数据612接着与数字环路滤波器输出信号316组合且注入到环路控制路径中。因此，对于经由参考部分606和高通调制部分504的低通调制路径来说，增益调适和正规化部分602建立自输入相位数据到VCO输出的相等通带增益。
参考部分606可包含用以将与数据组合的参考信号耦合到环路控制部分604的任何数目个电路和装置。在一些情况下，参考信号310为可在参考路径处被接收为整数部分和分数部分的数字参考信号614。所述参考信号与数据信号组合，所述数据信号是在相位调制路径处接收且可至少部分地由接口块处理，所述接口块提供对输入相位数据的任何所需信号缓冲、时钟率转换和带宽调整。相位组合器616组合两个信号以产生组合信号618，在一些情况下，在将组合信号618提供到环路控制部分604之前可进一步处理所述信号。尽管在示范性实施例中相位组合器616为求和器，但在一些情况下，可使用其它技术来组合数据与参考信号。
环路控制部分604中的数字相位检测器620比较组合信号618与从反馈306接收的反馈信号308。对于图6的实例来说，数字相位检测器为提供基于两个数字信号之间的相位差的数字校正信号的数字相位检测装置。因此，在此实例中，反馈信号308和组合信号618都是数字信号。数字校正信号312被提供到数字环路滤波器314、相位调制部分的环路增益调适装置608，且被提供到粗调机构622。数字环路滤波器614对数字校正信号312进行滤波以将经滤波信号316提供到求和器624。求和器624组合从相位调制部分602接收的较高频率数据612与经滤波信号316以产生包含数据信息的数字环路信号118。数字微分器116至少部分地补偿通过模拟积分器110的积分以将数字输入信号102提供到电流输出DAC 104。电流输出DAC 104将数字输入信号102转换为模拟电流信号106。在电流输出DAC 104为电流脉冲DAC的情况下，模拟电流信号106为具有对应于数字环路信号118的正负号的极性的一系列等同或几乎等同的脉冲。在电流输出DAC 104为具有电流镜输出级的电流导引DAC的情况下，模拟电流信号106为对应于输入信号的连续时变电流信号。通过模拟积分器110对模拟电流信号106进行积分以向VCO 114提供模拟控制电压信号112。VCO 114根据电压控制信号112产生模拟VCO输出信号(模拟输出信号)304。
通过信号分频器626将模拟输出信号304分为两个部分，其中一个部分是由相位累加器628接收且另一部分是在TDC 630处接收。相位累加器628将模拟输出信号304转换为整数值632，所述整数值632表示表达为数字数值的模拟输出信号304的相位的整数部分。TDC 630比较模拟输出信号304与频率参考(FREF)634以确定相位的数字表示的分数部分。在于组合器640中组合整数部分与分数部分以形成数字反馈信号308之前通过正规化装置638来正规化表示所述分数部分的此数字数值636。频率参考(FREF)634通常为每参考循环所产生的单比特脉冲且指示参考信号的频率。参考信号的相位在参考部分606输入处也表示为数字数值，且每参考周期递增固定量一次。
图7为根据示范性实施例的包含相位到数字转换器(PDC)702的PLL装置700的框图。在此示范性实施中，PDC 702包含相位频率检测器704和时间到数字转换器(TDC)706。VCO 114产生经由环路的反馈部分306反馈的模拟输出信号304。反馈306可包含前置分频器、分频器和其它处理。所得反馈信号308在相位频率检测器704处被接收，在相位频率检测器704处，比较反馈信号308与模拟反馈信号708(310)。因此，对于图7的实例来说，参考信号310为模拟参考信号708，且反馈信号308为模拟参考信号。相位频率检测器704产生模拟校正信号710，所述模拟校正信号710是基于反馈信号的相位与参考信号的相位之间的差。由于相位与频率之间的关系，所述模拟校正信号也基于反馈信号与参考信号之间的频率差。TDC 706对模拟校正信号710的小部分周期内的反相器延迟的数目进行计数，在所述小部分周期期间模拟校正信号710得以确证以产生数字数值信号712。将数字数值信号712施加到数字滤波器314以产生滤波器输出信号316。对于图7的实例，滤波器输出信号316为数字环路信号118。经滤波信号可由其它装置进一步处理以产生数字环路信号118。数字环路信号118至少基于数字数值信号712。可在PDC 702与数字微分器116之间执行除了数字滤波器314以外的其它处理。因此，在大多数情况下，数字数值信号712与数字环路信号118为不等同的信号。电流DAC 104基于数字环路信号118产生模拟电流信号106。模拟积分器110对模拟电流信号106进行积分以将电压控制信号112提供到VCO 114。反馈306将基于VCO输出信号304的信号耦合回到相位频率检测器704。数字微分器116至少部分地补偿积分器110的积分功能。因此，PLL中的数字处理补偿模拟电流信号的模拟积分。
图8为将数字微分器116实施为数字滤波器314的部分的包含相位到数字转换器(PDC)702的PLL装置800的框图。图8的PLL装置800如以上所论述般操作，只是微分功能是由也执行数字环路滤波的装置执行。数字数值信号712由数字滤波器314处理。所述处理的结果包含对由模拟积分器110执行的模拟积分的至少部分补偿。在此实例中，数字环路信号118为通过数字滤波器装置内的数字滤波器314处理的信号或信号的组合。
图9为根据示范性实施例的包含在反馈路径中具有较低频率端口902的两点调制的PLL装置900的框图。除了以上所论述的操作以外，图9的PLL包含两点调制，其中较低频率端口连接于反馈路径中，且较高频率端口904连接于数字滤波器314之后。因此，较低频率数据是耦合到反馈路径中，且较高频率数据是在数字滤波器314之后注入于环路中。电流DAC 104基于数字环路信号118产生模拟电流信号112，所述数字环路信号118是基于经微分的组合数据和滤波器输出信号。PDC 702接收包含数据的反馈信号308。因此，VCO输出信号304是由较低和较高频率数据调制，从而形成全通转移函数。
图10为根据示范性实施例的包含在反馈306路径中具有积分三角调制较低频率端口1002的两点调制的PLL装置1000的框图。将输入相位数据506施加到PLL中的两个点，从而形成从输入相位数据到调制VCO输出的全通转移函数。较低频率调制端口1002在反馈分频器三角积分调制器1004的输入处。反馈306包含分数N分频器1006。通过使得反馈分频比随着输入相位数据而变化，将PLL的带宽内的输入相位调制转移到VCO输出304。将较高频率调制端口1008施加到增益调适和正规化装置602。如以上所描述，增益调适和正规化装置602测量输入到数字环路滤波器314的相位误差以估计电流模式DAC 104、模拟积分器110和VCO电压对频率增益的实际模拟增益与预期模拟增益之间的变化，且将比例因数施加到输入相位数据506。在组合器610中组合包含相位数据的增益调整信号与数字环路滤波器314的输出。此操作形成高频率调制路径，所述路径将PLL的带宽外的输入相位调制转移到VCO输出304。在数字微分包含于数字环路滤波器314中的情况下，在使施加到增益调适和正规化装置602的输入相位数据与经数字微分的数字滤波器输出相加之前，以数字方式对所述输入相位数据进行微分。
图11为具有电流源输出级1102的电流导引DAC 1100的示意性表示。对于所述实例来说，数字输入字为DI<n:0>。MY指示PMOS晶体管之间的相对大小，且MX指示NMOS晶体管之间的相对大小。Iref为输入电流偏压。示范性电流源输出级1102是使用例如晶体管等有源装置来实施。参看图11所论述的输出级包含具有参考输入NMOS晶体管1106的电流镜1104，其中参考输入NMOS晶体管1106的源极连接到接地端1108。输入参考NMOS晶体管的漏极和栅极连接到参考电流输入1110。参考输入NMOS晶体管1106在漏极和栅极节点处产生参考电压。所述参考电压耦合到多个NMOS晶体管1112、1113、1114、1115、1116的栅极。在一些状况下，多个NMOS晶体管1113、1114、1115、1116使源极连接到接地端，且使漏极各自个别地连接到NMOS微分对1117、1118、1119、1120的源极。每一微分对的一个漏极输出连接到DAC输出1122，且另一漏极输出可连接到例如电源1124等转储节点(dump node)。DAC输出1122通过PMOS电流镜1128的PMOS电流源1126加偏压。PMOS电流镜包含电流源1126和参考装置1130，其中当所有电流源皆切换到输出1122时，电流源1126提供可由NMOS电流源1112、1113、1114、1115、1116提供的最大电流的一半。通过编程对微分对的栅极输入，可根据编程了多少NMOS电流源到微分对输出而切换到DAC输出1122来设置DAC输出值。
图12为根据另一配置的具有电流源输出级1202的电流导引DAC 1200的示意性表示。对于此实例来说，每一微分对1117、1118、1119、1120的一个漏极输出直接连接到DAC输出1122，且另一漏极输出连接到PMOS电流镜1228的参考装置1128。PMOS电流镜的装置的源极连接到正电源1124。参考装置1130的栅极和漏极均连接到NMOS微分对晶体管的漏极，所述NMOS微分对晶体管的漏极不直接连接到DAC输出1122。将产生于PMOS电流镜参考装置1130的栅极上的电压施加到使漏极连接到DAC输出1122的PMOS电流源晶体管1126。因此，取决于DAC数字输入字的值，DAC输出1122可流出负的或正的电流。
图13A为具有电流源输出级1302(108)的示范性电流脉冲DAC 1300的示意性表示。对于所述实例来说，数字输入字为DI<n:0>，且正负号比特用以指示经滤波的相位误差为正或是负。所有晶体管具有相同宽度/长度比率。
电流源输出级1302(108)实施为单个NMOS晶体管1302，其中漏极连接到DAC输出1304，栅极连接到通过将参考电流1306施加到NMOS晶体管1308(其中源极连接到接地端1108)的漏极和栅极而形成的参考电压，且源极连接到开关1310(其连接到接地端1108)。通过以脉冲将开关1310闭合并断开等于DAC输入字DI<n:0>的次数而对DAC输出值106进行编程。将补充电流源输出级1312实施为单个PMOS晶体管1312，其中漏极连接到DAC输出1304，栅极连接到通过将NMOS参考电流的拷贝施加到PMOS晶体管1316(其中源极连接到正电源1124)的漏极和栅极而形成的参考电压1314，且源极连接到开关1318(其连接到正电源1124)。通过DAC输入字的正负号比特来选择使NMOS 1302或PMOS电流源1304在作用中。如果输入字无正负号，则可将DAC输入的最高有效位用作正负号比特。环式振荡器1320驱动脉冲计数器1322，计数器1322的输出驱动数字比较器1324，数字比较器1324比较所述计数与DAC数字输入字，或数字输入字减去最高有效位(对于无正负号的DAC数字输入字来说)。当计数小于DAC数字输入字时，逻辑电路1326在NMOS电流源晶体管1302或PMOS电流源晶体管1312的源极中将环式振荡器信号耦合到开关1302、1310的栅极控制且针对每一环式振荡器周期形成一个相等电流脉冲。当计数超过DAC数字输入字时，从NMOS或PMOS电流源开关晶体管的栅极控制阻断环式振荡器信号。每一参考周期一旦开始就将计数器复位到零，从而允许将下一个DAC输入字转换为模拟电流输出样本。在一些情况下，从比较器输出到环式振荡器的连接将启用信号提供到环式振荡器以使得环式振荡器在计数到所需数目个脉冲之后被停用。对于此实例来说，DAC输出为一系列电流脉冲，其中每样本的总脉冲数目等于DAC输入字。
图13B为具有三角积分调制器1352和电流源输出级1302(108)的示范性三角积分电流DAC 1350的示意性表示，电流源输出级1302(108)连接到模拟电路204。三角积分电流DAC 1350将多比特数字字转换为单比特的正负号信号1354。正负号信号1354驱动开关1310、1318以产生电流输出信号。因此，三角积分电流DAC的电流源输出级1302提供经三角积分调制的连续电流输出信号。所述经三角积分调制的连续电流输出信号具有数目取决于比特数目的电平。尽管图13B中所展示的实例包含单比特DAC，但在一些情况下，也可将为2、3、4或4个以上比特的多比特DAC用于具有2、3、4或4个以上比特信号输出的三角积分调制器以形成三角积分电流DAC。因此，对于图13B的实例来说，输出电流信号为在两个电平之间变化的单比特信号。众所周知，由积分三角调制器产生的量化噪声常为频率的函数。因此，在一些情况下，在PLL内提供额外滤波。在将三角积分电流DAC 1350实施于PLL装置内的示范性实施例中，模拟电路204包含在滤波响应中形成两个极点的模拟元件。因此，在示范性实施例中，模拟电路包含用于对量化噪声进行滤波的滤波器1356。
图14为管理具有数字微分以补偿模拟积分的锁相环路的方法的流程图。所述方法可通过硬件、软件和/或固件的任何组合来执行。
在步骤1402处，基于反馈信号与参考信号之间的相位差产生数字环路信号。在反馈信号和参考信号提供为数字信号的实施中，可使用数字相位检测器来比较反馈信号与参考信号。在所述信号为模拟信号的实施中，所述相位比较可通过相位到数字转换器或模拟相位检测器继之以时间到数字转换器来执行。所述数字环路信号是至少部分地基于由相位比较所产生的校正信号。举例来说，如以下所论述，可通过滤波和调制进一步处理由相位检测器产生的数字校正信号以产生数字环路信号。
在步骤1404处，以数字方式对数字环路信号进行微分以至少部分地补偿由电流DAC的电流源输出级产生的模拟电流信号的模拟积分。对所述模拟电流信号进行积分以产生用以控制VCO的电压控制信号。取决于特定实施，所述数字微分可通过独立电路来执行，或所述微分功能可为执行环路内的其它处理的数字处理电路的部分。数字环路信号的微分产生数字输入信号。
在步骤1406处，基于数字输入信号产生模拟电流信号。所述数字输入信号是在包含电流源输出级的电流DAC的输入处接收。所述电流DAC将数字输入信号转换为模拟电流信号。取决于所使用的电流DAC的类型，所述电流DAC可提供脉冲式电流信号或时变连续信号。
在步骤1408处，对模拟电流信号进行积分以产生用于控制VCO的电压控制信号。例如电容器等模拟装置或电路对所述模拟电流信号进行积分。所述模拟积分可通过独立模拟装置或电路来执行，或所述模拟积分功能可为由包含模拟积分器的模拟电路对模拟电流信号所执行的模拟处理的部分。因此，数字微分至少部分地补偿模拟积分，其中所述两个功能可为其它处理的部分。
图15为管理在参考路径和环路控制路径中包含两点调制的PLL的方法的流程图。参看图15所论述的方法为参看图14所论述的方法的实施的实例。
在步骤1502处，检测参考信号与反馈信号之间的相位差以提供数字校正信号。数字相位检测器比较数字反馈信号与数字参考信号以产生所述数字校正信号。
在步骤1504处，以数字方式对数字校正信号进行滤波以产生滤波器输出信号。所述数字滤波至少部分地建立环路的环路带宽。数字环路信号至少部分地基于所述滤波器输出信号。在不在数字滤波器与数字微分器之间执行额外处理的情况下，滤波器输出信号为数字环路信号。然而，如以下所论述，在于数字滤波器之后将调制引入到环路中的情况下，数字环路信号包含滤波器输出信号以及数据。
在步骤1506处，以数字方式对数字环路信号进行微分以至少部分地补偿对模拟电流信号的模拟积分。对模拟电流信号进行积分以产生用以控制VCO的电压控制信号。对数字环路信号的微分产生数字输入信号。
在步骤1508处，基于数字输入信号产生模拟电流信号。所述数字输入信号是在包含电流源输出级的电流DAC的输入处接收。所述电流DAC将数字输入信号转换为模拟电流信号。
在步骤1510处，对模拟电流信号进行积分以产生用于控制VCO的电压控制信号。例如电容器等模拟积分器对模拟电流信号进行积分以形成电压控制信号。在电流DAC1350包含三角积分调制器1352的情况下，对经积分的信号电流信号执行额外滤波。所述滤波可使用任何数目个极点，且可在执行积分的同一模拟电路内执行，只要额外极点的频率高于数字滤波器中的极点，以使得额外滤波的频率响应在低频下为平坦的即可，其中数字滤波器在远高于数字滤波器的频率下操作并提供衰减。
因此，步骤1506、1508和1510执行图14的步骤1404、1406和1408的功能。
在步骤1512处，产生模拟输出信号。VCO根据电压控制信号产生模拟输出信号。VCO的输出信号的频率取决于电压控制信号。
在步骤1514处，将基于模拟输出信号的反馈信号提供到数字相位检测器。所述反馈信号为表示模拟输出信号的相位的数字数值。如以上所描述，用于提供数字反馈信号的合适技术的实例包含使用相位累加器和TDC。
在步骤1516处，以通过在较低频率端口处组合数据信号与参考信号和在较高频率端口处组合数据信号与滤波器输出信号的两点调制来调制模拟输出信号。因此，数字环路信号包含数据信号与滤波器输出信号的组合。
图16为管理在反馈路径和环路控制路径中包含两点调制的PLL的方法的流程图。参看图16所论述的方法为参看图14所论述的方法的实施的实例。
在步骤1602处，检测参考信号与反馈信号之间的相位差以提供模拟校正信号。模拟相位频率检测器比较模拟反馈信号与模拟参考信号以产生模拟校正信号。
在步骤1604处，将模拟校正信号转换为数字数值信号。如以上所论述，用于将所述信号转换为数字数值信号的合适技术的实例包含使用时间到数字转换器(TDC)。
在步骤1606处，以数字方式对数字数值信号进行滤波以产生滤波器输出信号。所述数字滤波至少部分地建立环路的环路带宽。数字环路信号至少部分地基于滤波器输出信号。在不在数字滤波器与数字微分器之间执行额外处理的情况下，滤波器输出信号为数字环路信号。然而，如以下所论述，在于数字滤波器之后将调制引入到环路中的情况下，数字环路信号包含滤波器输出信号以及数据。
在步骤1608处，以数字方式对数字环路信号进行微分以至少部分地补偿对模拟电流信号的模拟积分。对模拟电流信号进行积分以产生用以控制VCO的电压控制信号。对数字环路信号的微分产生数字输入信号。
在步骤1610处，基于数字输入信号产生模拟电流信号。所述数字输入信号是在包含电流源输出级的电流DAC的输入处接收。所述电流DAC将数字输入信号转换为模拟电流信号。
在步骤1612处，对模拟电流信号进行积分以产生用于控制VCO的电压控制信号。例如电容器等模拟积分器对模拟电流信号进行积分以形成电压控制信号。
因此，步骤1608、1610和1612执行图14的步骤1404、1406和1408的功能。步骤1602、1604和1606为步骤1402的示范性实施。
在步骤1614处，产生模拟输出信号。VCO根据电压控制信号产生模拟输出信号。VCO的输出信号的频率取决于电压控制信号。
在步骤1616处，将基于模拟输出信号的反馈信号提供到相位频率检测器。所述反馈信号为基于VCO的模拟输出信号的模拟信号。如以上所描述，用于提供数字反馈信号的合适技术的实例包含在反馈306中使用前置分频器和分数N分频器。
在步骤1618处，以通过在较低频率端口处组合数据信号与反馈信号和在较高频率端口处组合数据信号与滤波器输出信号的两点调制来调制模拟输出信号。因此，数字环路信号包含数据信号与滤波器输出信号的组合。
图17为管理包含数字滤波器的PLL装置中的具有数字微分以补偿模拟积分的锁相环路的方法的流程图。所述方法可通过硬件、软件和/或固件的任何组合来执行，且为参看图14所描述的执行数字滤波的方法的实例。
在步骤1702处，基于反馈信号与参考信号之间的相位差产生数字校正信号。在反馈信号和参考信号提供为数字信号的实施中，可使用数字相位检测器来比较反馈信号与参考信号。在所述信号为模拟信号的实施中，所述相位比较可通过相位到数字转换器或模拟相位检测器继之以时间到数字转换器来执行。
在步骤1704处，以数字方式对数字校正信号进行滤波以产生滤波器输出信号。
在步骤1706处，以数字方式对滤波器输出信号进行微分以至少部分地补偿由电流DAC的电流源输出级产生的模拟电流信号的模拟积分。对所述模拟电流信号进行积分以产生用以控制VCO的电压控制信号。对滤波器输出信号的微分产生数字输入信号。
在步骤1708处，基于数字输入信号产生模拟电流信号。所述数字输入信号是在包含电流源输出级的电流DAC的输入处接收。所述电流DAC将数字输入信号转换为模拟电流信号。取决于所使用的电流DAC的类型，所述电流DAC可提供脉冲式电流信号或时变连续信号。
在步骤1710处，对模拟电流信号进行积分以产生用于控制VCO的电压控制信号。例如电容器等模拟装置或电路对所述模拟电流信号进行积分。所述模拟积分可通过独立模拟装置或电路来执行，或所述模拟积分功能可为由包含模拟积分器的模拟电路对模拟电流信号所执行的模拟处理的部分。
图18为将参考路径和DCO控制路径中的两点调制应用到包含用于补偿模拟积分的数字微分的PLL的方法的流程图。因此，参看图18所论述的方法为参看图15和图14所论述的方法的实例。更具体来说，图18的方法论述在PLL内执行的用于实施图15的步骤1516的步骤。
在步骤1802处，组合参考信号与来自较低频率端口的数据以形成经调制的参考信号。在示范性实施例中，相位组合器602组合相位数据506与参考信号310。
在步骤1804处，检测经调制的参考信号与反馈信号之间的相位差以提供数字校正信号。数字相位检测器比较数字反馈信号与通过数据调制的数字参考信号以产生数字校正信号。
在步骤1806处，以数字方式对数字校正信号进行滤波以产生滤波器输出信号。
在步骤1808处，组合滤波器输出信号与来自较高频率调制端口的数据以形成数字环路信号。在示范性实施例中，在组合器624中组合增益经调适且经正规化的数据信号。
在步骤1810处，以数字方式对数字环路信号进行微分以至少部分地补偿对模拟电流信号的模拟积分。对模拟电流信号进行积分以产生用以控制VCO的电压控制信号。对数字环路信号的微分产生数字输入信号。
在步骤1812处，基于数字输入信号产生模拟电流信号。所述数字输入信号是在包含电流源输出级的电流DAC的输入处接收。所述电流DAC将数字输入信号转换为模拟电流信号。
在步骤1814处，对模拟电流信号进行积分以产生用于控制VCO的电压控制信号。例如电容器等模拟积分器对模拟电流信号进行积分以形成电压控制信号。
在步骤1816处，产生模拟输出信号。VCO根据电压控制信号产生所述模拟输出信号。VCO的输出信号的频率取决于电压控制信号。
在步骤1818处，将基于模拟输出信号的反馈信号提供到数字相位检测器。所述反馈信号为表示模拟输出信号的相位的数字数值。如以上所描述，用于提供数字反馈信号的合适技术的实例包含使用相位累加器和TDC。
图19为将反馈路径和DCO控制路径中的两点调制应用到包含补偿模拟积分的数字微分的PLL的方法的流程图。因此，参看图19所论述的方法为参看图16和图14所论述的方法的实例。更具体来说，图19的方法论述在PLL内执行的用于实施图16的步骤1518的步骤。
在步骤1902处，检测参考信号与反馈信号之间的相位差以提供模拟校正信号。模拟相位频率检测器比较模拟反馈信号与模拟参考信号以产生模拟校正信号。
在步骤1904处，将模拟校正信号转换为数字数值信号。如以上所论述，用于将所述信号转换为数字数值信号的合适技术的实例包含使用时间到数字转换器(TDC)。
在步骤1906处，以数字方式对数字数值信号进行滤波以产生滤波器输出信号。所述数字滤波至少部分地建立环路的环路带宽。
在步骤1908处，组合经由较高频率调制端口接收的数据与滤波器输出信号以形成数字环路信号。在组合器中组合经增益调适且经正规化的数据信号与滤波器输出信号。
在步骤1910处，以数字方式对数字环路信号进行微分以至少部分地补偿对模拟电流信号的模拟积分。对模拟电流信号进行积分以产生用以控制VCO的电压控制信号。对数字环路信号的微分产生数字输入信号。
在步骤1912处，基于数字输入信号产生模拟电流信号。所述数字输入信号是在包含电流源输出级的电流DAC的输入处接收。所述电流DAC将数字输入信号转换为模拟电流信号。
在步骤1914处，对模拟电流信号进行积分以产生用于控制VCO的电压控制信号。例如电容器等模拟积分器对模拟电流信号进行积分以形成电压控制信号。
在步骤1916处，产生模拟输出信号。VCO根据电压控制信号产生所述模拟输出信号。VCO的输出信号的频率取决于电压控制信号。
在步骤1918处，根据调制分频比和经由连接到反馈的较低频率调制端口接收的数据来对模拟输出信号频率进行分频。分数N分频器的分频比根据所述数据而变化。
在步骤1920处，将基于经积分三角调制的模拟输出信号的反馈信号提供到相位频率检测器。所述反馈信号为基于VCO的模拟输出信号的模拟信号，VCO的模拟输出信号已通过分数N分频器进行了调制。
参看图14、图15、图16、图17、图18和图19所论述的步骤可通过任何组合装置电路和/或代码来执行。另外，在一些情况下，可改变所述步骤的次序，且可同时执行两个或两个以上步骤。另外，在一些情况下，可省略一个或一个以上步骤。
所属领域的技术人员应理解，可使用多种不同技艺和技术中的任一者来表示信息和信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子，或其任何组合来表示可能贯穿以上描述而引用的数据、指令、命令、信息、信号、比特、符号和码片。
所属领域的技术人员应进一步了解，结合本文中所揭示的实施例而描述的各种说明性逻辑块、模块、电路和算法步骤可实施为电子硬件、计算机软件或电子硬件与计算机软件两者的组合。为了清楚地说明硬件与软件的此可互换性，上文已大体上在功能性方面描述各种说明性组件、块、模块、电路和步骤。此功能性是实施为硬件还是软件取决于特定应用和外加于整个系统的设计约束。所属领域的技术人员可针对每一特定应用以变化的方式实施所描述的功能性，但不应将此些实施决策解释为导致脱离本发明的范围。
可通过通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、场可编程门阵列(FPGA)或经设计以执行本文中所描述的功能的其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或其任何组合来实施或执行结合本文中所揭示的实施例而描述的各种说明性逻辑块、模块和电路。通用处理器可为微处理器，但在替代例中，处理器可为任何常规处理器、控制器、微控制器或状态机。处理器也可实施为计算装置的组合，例如，DSP与微处理器的组合、多个微处理器、结合DSP核心的一个或一个以上微处理器，或任何其它此类配置。
结合本文中所揭示的实施例而描述的方法或算法的步骤可直接体现于硬件中、由处理器执行的软件模块中，或两者的组合中。软件模块可驻存于RAM存储器、快闪存储器、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可抽换式磁盘、CD-ROM，或此项技术中已知的任何其它形式的存储媒体中。示范性存储媒体耦合到处理器，使得处理器可从存储媒体读取信息和将信息写入到存储媒体。在替代例中，存储媒体可集成到处理器。处理器和存储媒体可驻存于ASIC中。ASIC可驻存于用户终端中。在替代例中，处理器和存储媒体可作为离散组件而驻存于用户终端中。
提供所揭示的实施例的先前描述以使所属领域的技术人员能够制作或使用本发明。这些实施例的各种修改对于所属领域的技术人员来说将显而易见，且在不脱离本发明的精神或范围的情况下，本文所定义的一般原理可应用到其它实施例。因此，本发明并不希望限于本文中所展示的实施例，而应符合与本文中所揭示的原理和新颖特征相一致的最广泛范围。
Claims (25)
1.一种装置，其包括：
较高频率端口，其经配置以至少部分地基于数据信号产生数字环路信号；
数字微分器，其经配置以对所述数字环路信号进行微分以产生数字输入信号；
数字到模拟转换器DAC，其经配置以基于所述数字输入信号产生模拟电流信号；
电路，其经配置以基于所述模拟电流信号产生第一反馈信号；以及
较低频率端口，其经配置以基于所述第一反馈信号并进一步基于所述数据信号产生第二反馈信号。
2.根据权利要求1所述的装置，其中所述电路包括模拟积分器，所述模拟积分器经配置以基于所述模拟电流信号产生电压控制信号。
3.根据权利要求2所述的装置，其中所述电路进一步包括压控振荡器VCO，所述VCO经配置以基于所述电压控制信号产生模拟输出信号。
4.根据权利要求3所述的装置，其中所述电路进一步包括反馈设备，所述反馈设备经配置以基于所述模拟输出信号产生所述第一反馈信号。
5.根据权利要求4所述的装置，其中所述反馈设备包括分数分频器。
6.根据权利要求1所述的装置，其进一步包括相位到数字转换器PDC，所述PDC经配置以基于所述第二反馈信号产生数字信号。
7.根据权利要求6所述的装置，其中所述PDC包括：
相位频率检测器，其经配置以基于所述第二反馈信号并进一步基于参考信号产生模拟校正信号；以及
时间到数字转换器TDC，其经配置以基于所述模拟校正信号产生所述数字信号。
8.根据权利要求6所述的装置，其进一步包括数字滤波器，所述数字滤波器经配置以基于所述数字信号产生滤波器输出信号。
9.根据权利要求8所述的装置，其中所述较高频率端口进一步经配置以基于所述滤波器输出信号产生所述数字环路信号。
10.根据权利要求1所述的装置，其中所述DAC包括电流源输出级，所述电流源输出级经配置以产生所述模拟电流信号。
11.根据权利要求1所述的装置，其进一步包括锁相环路PLL，其中所述较高频率端口、所述数字微分器、所述DAC、所述电路以及所述较低频率端口集成在所述PLL内。
12.一种用于在锁相环路PLL处对数字信号执行调制的方法，所述方法包括：
在所述PLL的较高频率端口处至少部分地基于数据信号产生数字环路信号；
对所述数字环路信号进行微分以产生数字输入信号；
将所述数字输入信号转换成模拟电流信号；
基于所述模拟电流信号产生第一反馈信号；以及
在所述PLL的较低频率端口处基于所述第一反馈信号并进一步基于所述数据信号产生第二反馈信号。
13.根据权利要求12所述的方法，其进一步包括：
对所述模拟电流信号进行积分以产生电压控制信号；
基于所述电压控制信号产生模拟输出信号；以及
基于所述模拟输出信号产生所述第一反馈信号。
14.根据权利要求12所述的方法，其进一步包括：
基于所述第二反馈信息并进一步基于参考信号产生模拟校正信号；以及
转换所述模拟校正信号以产生数字信号。
15.根据权利要求14所述的方法，其进一步包括基于所述数字信号产生滤波器输出信号，其中所述数字环路信号是进一步基于所述滤波器输出信号产生的。
16.根据权利要求12所述的方法，其中所述调制包括使用所述较高频率端口和所述较低频率端口在所述PLL处进行两点调制。
17.一种设备，其包括：
用于至少部分地基于数据信号产生数字环路信号的装置；
用于对所述数字环路信号进行微分以产生数字输入信号的装置；
用于将所述数字输入信号转换成模拟电流信号的装置；
用于基于所述模拟电流信号产生第一反馈信号的装置；以及
用于基于所述第一反馈信号并进一步基于所述数据信号产生第二反馈信号的装置。
18.根据权利要求17所述的设备，其中用于产生所述数字环路信号的装置包括较高频率端口。
19.根据权利要求17所述的设备，其中用于对所述数字环路信号进行微分的装置包括数字微分器。
20.根据权利要求17所述的设备，其中用于转换所述数字输入信号的装置包括数字到模拟转换器DAC。
21.根据权利要求17所述的设备，其中用于产生所述第一反馈信号的装置包括模拟积分器和压控振荡器VCO。
22.根据权利要求17所述的设备，其中用于产生所述第二反馈信号的装置包括较低频率端口。
23.根据权利要求17所述的设备，其进一步包括锁相环路PLL，其中用于产生所述数字环路信号的装置、用于对所述数字环路信号进行微分的装置、用于转换所述数字输入信号的装置、用于产生所述第一反馈信号的装置以及用于产生所述第二反馈信号的装置集成在所述PLL内。
24.一种存储了指令的非易失性计算机可读媒体，所述指令可由处理器执行以起始锁相环PLL的操作，其中所述操作包括：
在所述PLL的较高频率端口处至少部分地基于数据信号产生数字环路信号；
对所述数字环路信号进行微分以产生数字输入信号；
将所述数字输入信号转换成模拟电流信号；
基于所述模拟电流信号产生第一反馈信号；以及
在所述PLL的较低频率端口处基于所述第一反馈信号并进一步基于所述数据信号产生第二反馈信号。
25.根据权利要求24所述的非易失性计算机可读媒体，其中所述操作进一步包括：
在相位到数字转换器PDC处，基于所述第二反馈信号并进一步基于参考信号产生数字信号；且
对所述数字信号进行滤波以产生滤波器输出信号，其中所述数字环路信号是进一步基于所述滤波器输出信号而产生的。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108616274A (zh) * | 2016-12-09 | 2018-10-02 | 晨星半导体股份有限公司 | 锁相回路单元的带宽调整方法与相关的带宽调整单元及相位回复模块 |
| CN114564068A (zh) * | 2022-03-02 | 2022-05-31 | 重庆吉芯科技有限公司 | 应用于高速adc输入缓冲器的自适应电流产生电路及方法 |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8339165B2 (en) | 2009-12-07 | 2012-12-25 | Qualcomm Incorporated | Configurable digital-analog phase locked loop |
| US8446191B2 (en) * | 2009-12-07 | 2013-05-21 | Qualcomm Incorporated | Phase locked loop with digital compensation for analog integration |
| US8564342B2 (en) * | 2011-02-04 | 2013-10-22 | Marvell World Trade Ltd. | Reference clock compensation for fractional-N phase lock loops (PLLs) |
| US8634512B2 (en) * | 2011-02-08 | 2014-01-21 | Qualcomm Incorporated | Two point modulation digital phase locked loop |
| JP5697743B2 (ja) * | 2011-03-09 | 2015-04-08 | 日立マクセル株式会社 | 映像送信装置、映像送信方法、映像受信装置、および映像受信方法 |
| EP2629424A1 (en) * | 2011-04-19 | 2013-08-21 | Mitsubishi Electric Corporation | Frequency synthesizer |
| US8686771B2 (en) * | 2011-11-04 | 2014-04-01 | Broadcom Corporation | Digital phase-locked loop with wide capture range, low phase noise, and reduced spurs |
| DE102012100427A1 (de) * | 2012-01-19 | 2013-07-25 | Hella Kgaa Hueck & Co. | Vorrichtung mit einem spannungsgesteuerten Oszillator und einer Schaltungsanordnung zum Ansteuern des Oszillators |
| US9225562B2 (en) * | 2012-02-27 | 2015-12-29 | Intel Deutschland Gmbh | Digital wideband closed loop phase modulator with modulation gain calibration |
| US9014322B2 (en) | 2012-05-23 | 2015-04-21 | Finisar Corporation | Low power and compact area digital integrator for a digital phase detector |
| KR101901321B1 (ko) * | 2012-06-01 | 2018-09-21 | 삼성전자주식회사 | 클럭 발생기 및 클럭 발생 방법 |
| US8704566B2 (en) * | 2012-09-10 | 2014-04-22 | International Business Machines Corporation | Hybrid phase-locked loop architectures |
| FR3002097A1 (fr) * | 2013-02-14 | 2014-08-15 | Jacques Louis Marie Pontois | Dispositif et procede de synthese de frequence utilisant un convertisseur analogique-numerique |
| US8947281B1 (en) | 2013-03-15 | 2015-02-03 | Clariphy Communications, Inc. | Apparatus and methods for actively terminated digital-to-analog conversion |
| US9020089B2 (en) * | 2013-07-12 | 2015-04-28 | Infineon Technologies Ag | Phase-locked loop (PLL)-based frequency synthesizer |
| EP3053287B1 (en) * | 2013-10-02 | 2020-06-03 | Khalifa University of Science and Technology | Method and devices for time and frequency synchronization using a phase locked loop |
| US9614541B2 (en) * | 2014-10-01 | 2017-04-04 | The Trustees Of Columbia University In The City Of New York | Wireless-transmitter circuits including power digital-to-amplitude converters |
| GB2531723B (en) * | 2014-10-27 | 2020-10-21 | Atlantic Inertial Systems Ltd | Digital controlled VCO for vibrating structure gyroscope |
| US9236873B1 (en) * | 2014-12-17 | 2016-01-12 | Integrated Device Technology, Inc. | Fractional divider based phase locked loops with digital noise cancellation |
| US9356609B1 (en) * | 2014-12-19 | 2016-05-31 | Telefonaktiebolaget L M Ericsson (Publ) | Phase switching PLL and calibration method |
| EP3440775B1 (en) * | 2016-04-08 | 2019-11-13 | Telefonaktiebolaget LM Ericsson (PUBL) | Phase locked loop, phase locked loop arrangement, transmitter and receiver and method for providing an oscillator signal |
| US10063366B2 (en) * | 2016-04-25 | 2018-08-28 | Qualcomm Incorporated | Fast frequency hopping phase locked loop |
| US10651858B2 (en) * | 2017-11-30 | 2020-05-12 | Sony Corporation | Synthesizer and phase frequency detector |
| US10511469B2 (en) | 2018-02-20 | 2019-12-17 | Sony Corporation | Synthesizer |
| US10291389B1 (en) * | 2018-03-16 | 2019-05-14 | Stmicroelectronics International N.V. | Two-point modulator with matching gain calibration |
| US10965442B2 (en) * | 2018-10-02 | 2021-03-30 | Qualcomm Incorporated | Low-power, low-latency time-to-digital-converter-based serial link |
| AT521868A1 (de) * | 2018-11-09 | 2020-05-15 | Egston System Electronics Eggenburg Gmbh | Signalaufbereitungsschaltung |
| DE102018219333B3 (de) * | 2018-11-13 | 2020-03-26 | Albert-Ludwigs-Universität Freiburg | Verfahren zur automatischen frequenzanpassung eines filters in einer geschlossenen regelschleife |
| WO2020183023A1 (en) * | 2019-03-13 | 2020-09-17 | Advantest Corporation | Power supply and method for supplying power to a load using an inner analog control loop |
| CN110504962B (zh) * | 2019-07-17 | 2023-04-28 | 晶晨半导体(上海)股份有限公司 | 数字补偿模拟小数分频锁相环及控制方法 |
| KR102669877B1 (ko) | 2019-12-19 | 2024-05-29 | 삼성전자주식회사 | 통신 장치 및 통신 방법 |
| US10979059B1 (en) * | 2020-10-26 | 2021-04-13 | Ciena Corporation | Successive approximation register analog to digital converter based phase-locked loop with programmable range |
| WO2022133925A1 (zh) | 2020-12-24 | 2022-06-30 | 深圳市中承科技有限公司 | 压控振荡器频率校准装置、方法及存储介质 |
| CN112688685B (zh) * | 2020-12-24 | 2022-03-15 | 深圳市中承科技有限公司 | 压控振荡器频率校准装置、方法及存储介质 |
| US11211936B1 (en) * | 2021-01-05 | 2021-12-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Delay lock loop circuits and methods for operating same |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1251227A (zh) * | 1997-01-31 | 2000-04-19 | 艾利森电话股份有限公司 | 检测由于振荡器老化引起的频偏的电路和方法 |
| CN1347588A (zh) * | 1999-03-17 | 2002-05-01 | 特罗皮亚恩公司 | 可消除杂波信号(Spur)的直接数字频率合成器 |
| CN101127529A (zh) * | 2006-08-18 | 2008-02-20 | 智原科技股份有限公司 | 模/数转换器、锁相环内建式自我测试电路及测量方法 |
| CN101292419A (zh) * | 2005-10-21 | 2008-10-22 | 松下电器产业株式会社 | Fm调制器 |
| US20090010372A1 (en) * | 2007-07-05 | 2009-01-08 | Masakatsu Maeda | Modulation apparatus capable of correcting non-linearity of voltage controlled oscillator |
| US20090108891A1 (en) * | 2007-10-26 | 2009-04-30 | Matsushita Electric Industrial Co., Ltd. | Bandwidth control in a mostly-digital pll/fll |
| WO2009129258A1 (en) * | 2008-04-14 | 2009-10-22 | Qualcomm Incorporated | Phase to digital converter in all digital phase locked loop |
Family Cites Families (105)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2408243A1 (fr) * | 1977-11-04 | 1979-06-01 | Cit Alcatel | Boucle a verrouillage de phase |
| JPS58108833A (ja) * | 1981-12-23 | 1983-06-29 | Fujitsu Ltd | 位相同期ル−プ回路 |
| JPS61274406A (ja) * | 1985-05-29 | 1986-12-04 | Mitsubishi Electric Corp | 位相ロツク回路 |
| JPS62287717A (ja) * | 1986-06-06 | 1987-12-14 | Matsushita Electric Ind Co Ltd | デイジタル・アナログ変換回路 |
| US5061925A (en) * | 1990-08-22 | 1991-10-29 | Crystal Semiconductor Corporation | Phase equalization system for a digital-to-analog converter utilizing separate digital and analog sections |
| JPH06291736A (ja) * | 1993-03-31 | 1994-10-18 | Toshiba Corp | 衛星放送受信回路の音声復調システム |
| JP3311153B2 (ja) * | 1994-07-14 | 2002-08-05 | 三菱電機株式会社 | 自動周波数制御装置 |
| JPH08139606A (ja) * | 1994-09-05 | 1996-05-31 | Pioneer Electron Corp | 信号処理回路 |
| GB2293062B (en) | 1994-09-09 | 1996-12-04 | Toshiba Kk | Master-slave multiplex communication system and PLL circuit applied to the system |
| EP0718963A1 (en) | 1994-12-22 | 1996-06-26 | AT&T Corp. | Method and apparatus for broadband frequency modulation of a phase-locked frequency synthesizer |
| JPH08265149A (ja) * | 1995-03-23 | 1996-10-11 | Hitachi Ltd | 位相比較器及びこの位相比較器を用いた周波数シンセサイザ |
| JPH08288842A (ja) * | 1995-04-10 | 1996-11-01 | Hitachi Ltd | 周波数シンセサイザ |
| US5757238A (en) | 1996-08-19 | 1998-05-26 | International Business Machines Corporation | Fast locking variable frequency phase-locked loop |
| US5999060A (en) | 1998-03-30 | 1999-12-07 | Zuta; Marc | Digital frequency synthesizer system and method |
| US5978425A (en) | 1997-05-23 | 1999-11-02 | Hitachi Micro Systems, Inc. | Hybrid phase-locked loop employing analog and digital loop filters |
| EP0899866A1 (en) | 1997-08-27 | 1999-03-03 | Lsi Logic Corporation | Reactive tuned oscillator using standard CMOS technology |
| US5942949A (en) | 1997-10-14 | 1999-08-24 | Lucent Technologies Inc. | Self-calibrating phase-lock loop with auto-trim operations for selecting an appropriate oscillator operating curve |
| GB2368209B (en) * | 1998-01-08 | 2002-06-12 | Fujitsu Ltd | Cell array circuitry |
| US6188288B1 (en) | 1999-01-12 | 2001-02-13 | Radiocom Corporation | Fully integrated digital frequency synthesizer |
| US6549152B1 (en) * | 1999-03-22 | 2003-04-15 | Siemens Aktiengesellschaft | 1-bit digital-analog converter to convert digital information into current and voltage pulses |
| FR2798791B1 (fr) * | 1999-09-17 | 2001-12-07 | Thomson Csf | Convertisseur numerique-analogique en courant |
| GB2354649A (en) | 1999-09-22 | 2001-03-28 | Cadence Design Systems Inc | Method and apparatus for generating a modulated radio frequency output signal |
| US20010050598A1 (en) | 2000-01-14 | 2001-12-13 | Jean-Marc Mourant | Band-Switched Integrated Voltage Controlled Oscillator |
| US6809598B1 (en) | 2000-10-24 | 2004-10-26 | Texas Instruments Incorporated | Hybrid of predictive and closed-loop phase-domain digital PLL architecture |
| JP2002217737A (ja) * | 2001-01-18 | 2002-08-02 | Sankyo Seiki Mfg Co Ltd | Ｄａ変換システム、及びそれを用いたモータ制御装置 |
| DE10108636A1 (de) * | 2001-02-22 | 2002-09-19 | Infineon Technologies Ag | Abgleichverfahren und Abgleicheinrichtung für PLL-Schaltung zur Zwei-Punkt-Modulation |
| DE10127612A1 (de) | 2001-06-07 | 2003-01-02 | Infineon Technologies Ag | Zwei-Punkt-Modulator mit PLL-Schaltung und vereinfachter digitaler Vorfilterung |
| DE10147963A1 (de) | 2001-09-28 | 2003-04-30 | Infineon Technologies Ag | Abgleichverfahren für eine nach dem Zwei-Punkt-Prinzip arbeitende PLL-Schaltung und PLL-Schaltung mit einer Abgleichvorrichtung |
| WO2003052936A1 (en) * | 2001-12-19 | 2003-06-26 | Tait Electronics Limited | Improvements relating to frequency synthesis |
| US6892057B2 (en) | 2002-08-08 | 2005-05-10 | Telefonaktiebolaget Lm Ericsson (Publ) | Method and apparatus for reducing dynamic range of a power amplifier |
| US6700447B1 (en) | 2002-09-06 | 2004-03-02 | Telefonaktiebolaget Lm Ericsson (Publ) | Trimming of a two point phase modulator |
| WO2004034564A2 (en) | 2002-09-06 | 2004-04-22 | Telefonaktiebolaget Lm Ericsson (Publ) | Trimming of a two point phase modulator |
| DE10303405A1 (de) | 2003-01-29 | 2004-08-19 | Infineon Technologies Ag | Vorrichtung und Verfahren zur Frequenzsynthese |
| US7349514B2 (en) | 2003-04-01 | 2008-03-25 | Seiko Epson Corporation | Frequency/phase locked loop clock synthesizer using an all digital frequency detector and an analog phase detector |
| JP3934585B2 (ja) | 2003-08-22 | 2007-06-20 | 松下電器産業株式会社 | 広帯域変調ｐｌｌ、広帯域変調ｐｌｌのタイミング誤差補正システム、変調タイミング誤差補正方法および広帯域変調ｐｌｌを備えた無線通信装置の調整方法 |
| US7116183B2 (en) | 2004-02-05 | 2006-10-03 | Qualcomm Incorporated | Temperature compensated voltage controlled oscillator |
| US7333582B2 (en) | 2004-03-02 | 2008-02-19 | Matsushita Electric Industrial Co., Ltd. | Two-point frequency modulation apparatus, wireless transmitting apparatus, and wireless receiving apparatus |
| JP4437097B2 (ja) | 2004-03-02 | 2010-03-24 | パナソニック株式会社 | ２点変調型周波数変調装置及び無線送信装置 |
| US7084713B2 (en) | 2004-03-29 | 2006-08-01 | Qualcomm Inc. | Programmable capacitor bank for a voltage controlled oscillator |
| JP2006050573A (ja) | 2004-06-28 | 2006-02-16 | Sanyo Electric Co Ltd | 送信方法および装置ならびに受信方法および装置 |
| US7154349B2 (en) | 2004-08-11 | 2006-12-26 | Qualcomm, Incorporated | Coupled-inductor multi-band VCO |
| US8355465B2 (en) * | 2004-11-10 | 2013-01-15 | Sige Semiconductor (Europe) Limited | Driver circuit for driving a power amplifier |
| US7443261B2 (en) | 2004-12-24 | 2008-10-28 | Matsushita Electric Industrial Co., Ltd. | Phase modulating apparatus, communication device, mobile wireless unit, and phase modulating method |
| US7706496B2 (en) | 2005-01-31 | 2010-04-27 | Skyworks Solutions, Inc. | Digital phase detector for a phase locked loop |
| ATE504114T1 (de) | 2005-04-18 | 2011-04-15 | Nxp Bv | Schaltungsanordnung, insbesondere phasenregelkreis, sowie entsprechendes verfahren |
| US7403750B2 (en) | 2005-04-25 | 2008-07-22 | Nokia Corporation | Reuse of digital-to-analog converters in a multi-mode transmitter |
| US7268630B2 (en) | 2005-04-25 | 2007-09-11 | International Business Machines Corporation | Phase-locked loop using continuously auto-tuned inductor-capacitor voltage controlled oscillator |
| JP4804458B2 (ja) * | 2005-04-27 | 2011-11-02 | パナソニック株式会社 | ２点変調型位相変調装置、ポーラ変調送信装置、無線送信装置及び無線通信装置 |
| US7522011B2 (en) | 2005-08-15 | 2009-04-21 | Nokia Corporation | High pass modulation of a phase locked loop |
| US7230504B1 (en) | 2005-08-31 | 2007-06-12 | Silicon Laboratories, Inc. | Controlled oscillator |
| US7280001B2 (en) | 2005-09-14 | 2007-10-09 | Silicon Laboratories Inc. | Capacitor array segmentation |
| JP4546539B2 (ja) * | 2005-10-17 | 2010-09-15 | パナソニック株式会社 | 電流加算型ｄａｃ |
| US7801262B2 (en) * | 2005-10-19 | 2010-09-21 | Texas Instruments Incorporated | All digital phase locked loop architecture for low power cellular applications |
| JP5027472B2 (ja) | 2005-11-09 | 2012-09-19 | ルネサスエレクトロニクス株式会社 | 発振器およびそれを用いた情報機器 |
| DE602006012226D1 (de) * | 2005-12-28 | 2010-03-25 | Analog Devices Inc | Architektur zur kombination eines zeitkontinuierlichen status mit einem schaltkondensatorstatus für digital-analog-wandler und tiefpassfilter |
| US7542519B2 (en) | 2005-12-29 | 2009-06-02 | Crestcom, Inc. | Radio frequency transmitter and method therefor |
| US7345608B2 (en) * | 2005-12-30 | 2008-03-18 | Mediatek Inc. | Delta-Sigma DAC |
| US7443206B1 (en) | 2006-01-06 | 2008-10-28 | Sun Microsystems, Inc. | High-frequency linear phase-frequency detector with wide-pulse outputs |
| US8143957B2 (en) * | 2006-01-11 | 2012-03-27 | Qualcomm, Incorporated | Current-mode gain-splitting dual-path VCO |
| EP1814230A1 (en) | 2006-01-30 | 2007-08-01 | Infineon Technologies AG | Phase locked loop circuitry with digital loop filter |
| DE102006011285B4 (de) | 2006-03-10 | 2019-09-05 | Intel Deutschland Gmbh | Schwingkreisanordnung mit digitaler Steuerung, Verfahren zur Erzeugung eines Schwingungssignals und digitaler Phasenregelkreis mit der Schwingkreisanordnung |
| JP2007259122A (ja) * | 2006-03-23 | 2007-10-04 | Renesas Technology Corp | 通信用半導体集積回路 |
| US7425874B2 (en) | 2006-06-30 | 2008-09-16 | Texas Instruments Incorporated | All-digital phase-locked loop for a digital pulse-width modulator |
| US7805122B2 (en) * | 2006-08-29 | 2010-09-28 | Texas Instruments Incorporated | Local oscillator with non-harmonic ratio between oscillator and RF frequencies using digital mixing and weighting functions |
| US7809338B2 (en) * | 2006-08-29 | 2010-10-05 | Texas Instruments Incorporated | Local oscillator with non-harmonic ratio between oscillator and RF frequencies using wideband modulation spectral replicas |
| US7936221B2 (en) * | 2006-09-15 | 2011-05-03 | Texas Instruments Incorporated | Computation spreading for spur reduction in a digital phase lock loop |
| DE102006050879A1 (de) * | 2006-10-27 | 2008-05-08 | Infineon Technologies Ag | Phasenregelkreis und Verfahren zum Erzeugen eines Oszillatorsignals |
| GB0622945D0 (en) * | 2006-11-17 | 2006-12-27 | Zarlink Semiconductor Inc | Fractional digital PLL |
| US7535311B2 (en) | 2006-11-30 | 2009-05-19 | Infineon Technologies Ag | Direct wideband modulation of a frequency synthesizer |
| US7764127B2 (en) | 2006-11-30 | 2010-07-27 | Qualcomm, Incorporated | High resolution digitally controlled oscillator |
| US7414557B2 (en) * | 2006-12-15 | 2008-08-19 | Telefonaktiebolaget Lm Ericsson (Publ) | Method and apparatus for feedback signal generation in sigma-delta analog-to-digital converters |
| JP5246155B2 (ja) | 2007-02-23 | 2013-07-24 | 日本電気株式会社 | 半導体装置 |
| US20080205571A1 (en) | 2007-02-27 | 2008-08-28 | Khurram Muhammad | System and Method for Time Aligning Signals in Transmitters |
| US7548123B2 (en) | 2007-07-13 | 2009-06-16 | Silicon Laboratories Inc. | Dividerless PLL architecture |
| JP4420094B2 (ja) * | 2007-09-26 | 2010-02-24 | ソニー株式会社 | Ｐｌｌ回路 |
| US8193866B2 (en) | 2007-10-16 | 2012-06-05 | Mediatek Inc. | All-digital phase-locked loop |
| US7728690B2 (en) | 2007-10-19 | 2010-06-01 | Qualcomm, Incorporated | Method and apparatus for compensating for tuning nonlinearity of an oscillator |
| JP2009105651A (ja) | 2007-10-23 | 2009-05-14 | Panasonic Corp | Ｐｌｌ回路及び無線通信システム |
| KR101224890B1 (ko) | 2007-11-05 | 2013-01-22 | 삼성전자주식회사 | 투 포인트 모듈레이션을 수행하는 위상 동기 루프 회로 및그 이득 조정 방법 |
| US8045669B2 (en) * | 2007-11-29 | 2011-10-25 | Qualcomm Incorporated | Digital phase-locked loop operating based on fractional input and output phases |
| US7583152B2 (en) * | 2008-01-04 | 2009-09-01 | Qualcomm Incorporated | Phase-locked loop with self-correcting phase-to-digital transfer function |
| US8433025B2 (en) * | 2008-01-04 | 2013-04-30 | Qualcomm Incorporated | Digital phase-locked loop with gated time-to-digital converter |
| US7999622B2 (en) * | 2008-01-10 | 2011-08-16 | The Regents Of The University Of California | Adaptive phase noise cancellation for fractional-N phase locked loop |
| JP4729054B2 (ja) * | 2008-01-28 | 2011-07-20 | 株式会社東芝 | 通信用半導体集積回路 |
| JP5044434B2 (ja) | 2008-02-14 | 2012-10-10 | 株式会社東芝 | 位相同期回路及びこれを用いた受信機 |
| US8154351B2 (en) * | 2008-02-21 | 2012-04-10 | Skyworks Solutions, Inc. | Voltage-controlled oscillator and gain calibration technique for two-point modulation in a phase-locked loop |
| US7612617B2 (en) * | 2008-03-01 | 2009-11-03 | Skyworks Solutions, Inc. | Voltage-controlled oscillator gain calibration for two-point modulation in a phase-locked loop |
| US7978111B2 (en) * | 2008-03-03 | 2011-07-12 | Qualcomm Incorporated | High resolution time-to-digital converter |
| US7893775B2 (en) * | 2008-03-28 | 2011-02-22 | Agilent Technologies, Inc. | Frequency diverse discrete-time phase-lock device and apparatus |
| US8134411B2 (en) * | 2008-04-17 | 2012-03-13 | Texas Instruments Incorporated | Computation spreading utilizing dithering for spur reduction in a digital phase lock loop |
| US8090068B2 (en) | 2008-04-22 | 2012-01-03 | Qualcomm, Incorporated | System and method of calibrating power-on gating window for a time-to-digital converter (TDC) of a digital phase locked loop (DPLL) |
| US7859344B2 (en) | 2008-04-29 | 2010-12-28 | Renesas Electronics Corporation | PLL circuit with improved phase difference detection |
| US7760042B2 (en) | 2008-06-26 | 2010-07-20 | Infineon Technologies Ag | Phase locked loop based frequency modulator with accurate oscillator gain adjustment |
| US7974807B2 (en) | 2008-09-18 | 2011-07-05 | Qualcomm Incorporated | Adaptive calibration for digital phase-locked loops |
| US20100135368A1 (en) * | 2008-12-02 | 2010-06-03 | Texas Instruments Incorporated | Upsampling/interpolation and time alignment mechanism utilizing injection of high frequency noise |
| TWI364169B (en) | 2008-12-09 | 2012-05-11 | Sunplus Technology Co Ltd | All digital phase locked loop circuit |
| JP5284131B2 (ja) | 2009-02-04 | 2013-09-11 | 株式会社東芝 | 位相同期回路及びこれを用いた受信機 |
| JP2010237172A (ja) * | 2009-03-31 | 2010-10-21 | Toshiba Corp | Ｆｍｃｗ信号生成回路 |
| US8076960B2 (en) | 2009-04-29 | 2011-12-13 | Qualcomm Incorporated | Digital phase-locked loop with two-point modulation using an accumulator and a phase-to-digital converter |
| US8433026B2 (en) * | 2009-06-04 | 2013-04-30 | Qualcomm Incorporated | Multi-rate digital phase locked loop |
| US8446191B2 (en) * | 2009-12-07 | 2013-05-21 | Qualcomm Incorporated | Phase locked loop with digital compensation for analog integration |
| US8339165B2 (en) | 2009-12-07 | 2012-12-25 | Qualcomm Incorporated | Configurable digital-analog phase locked loop |
| US8634512B2 (en) * | 2011-02-08 | 2014-01-21 | Qualcomm Incorporated | Two point modulation digital phase locked loop |
| JP5566974B2 (ja) * | 2011-08-29 | 2014-08-06 | 株式会社東芝 | 信号生成回路、発振装置、レーダー装置 |
| JP5839927B2 (ja) * | 2011-10-13 | 2016-01-06 | ルネサスエレクトロニクス株式会社 | ディジタル制御発振装置および高周波信号処理装置 |
-
2009
- 2009-12-07 US US12/632,053 patent/US8446191B2/en active Active
-
2010
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-
2013
- 2013-04-19 US US13/866,871 patent/US8531219B1/en active Active
-
2016
- 2016-01-08 JP JP2016002782A patent/JP6301379B2/ja not_active Expired - Fee Related
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1251227A (zh) * | 1997-01-31 | 2000-04-19 | 艾利森电话股份有限公司 | 检测由于振荡器老化引起的频偏的电路和方法 |
| CN1347588A (zh) * | 1999-03-17 | 2002-05-01 | 特罗皮亚恩公司 | 可消除杂波信号(Spur)的直接数字频率合成器 |
| CN101292419A (zh) * | 2005-10-21 | 2008-10-22 | 松下电器产业株式会社 | Fm调制器 |
| CN101127529A (zh) * | 2006-08-18 | 2008-02-20 | 智原科技股份有限公司 | 模/数转换器、锁相环内建式自我测试电路及测量方法 |
| US20090010372A1 (en) * | 2007-07-05 | 2009-01-08 | Masakatsu Maeda | Modulation apparatus capable of correcting non-linearity of voltage controlled oscillator |
| US20090108891A1 (en) * | 2007-10-26 | 2009-04-30 | Matsushita Electric Industrial Co., Ltd. | Bandwidth control in a mostly-digital pll/fll |
| WO2009129258A1 (en) * | 2008-04-14 | 2009-10-22 | Qualcomm Incorporated | Phase to digital converter in all digital phase locked loop |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108616274A (zh) * | 2016-12-09 | 2018-10-02 | 晨星半导体股份有限公司 | 锁相回路单元的带宽调整方法与相关的带宽调整单元及相位回复模块 |
| CN114564068A (zh) * | 2022-03-02 | 2022-05-31 | 重庆吉芯科技有限公司 | 应用于高速adc输入缓冲器的自适应电流产生电路及方法 |
| CN114564068B (zh) * | 2022-03-02 | 2023-07-14 | 重庆吉芯科技有限公司 | 应用于高速adc输入缓冲器的自适应电流产生电路及方法 |
Also Published As
| Publication number | Publication date |
|---|---|
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| CN102656804B (zh) | 2015-07-08 |
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| US8531219B1 (en) | 2013-09-10 |
| CN104901688B (zh) | 2019-02-01 |
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