JP2013513342A - アナログ積分のためのデジタル補償を有するフェイズロックループ - Google Patents

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Abstract

フェイズロックループ（ＰＬＬ）デバイスは、アナログ積分器によるアナログ電流信号の積分を少なくとも部分的に補償するために、デジタルループ信号を微分するように構成されたデジタル微分器を含む。デジタルアナログコンバータ（ＤＡＣ）は、デジタル入力信号に基づいてアナログ電流信号を発生する電流源出力ステージを含む。アナログ積分器は、アナログ電流信号を積分して、電圧制御発振器（ＶＣＯ）を制御するための電圧制御信号を発生する。

Description

本発明は、一般にフェイズロックループに関し、特にアナログ積分のためのデジタル補償を有するフェイズロックループに関する。
フェイズロックループ（ＰＬＬ）は、リファレンス信号に関して信号を発生する。フェイズロックループ回路は、リファレンス信号及び出力信号の位相及び／又は周波数の違いに基づいて、ＰＬＬ出力信号の周波数を調整する。出力信号の周波数は、上記違いに基づいて増加又は減少する。フェイズロックループは、それ故、ネガティブフィードバックを用いた制御システムである。フェイズロックループは、無線、テレコミュニケーション回路、コンピュータ、及びその他のデバイスのようなエレクトロニクスにおいて用いられる。
ＰＬＬはしばしば、ＰＬＬ出力信号を発生するために、共振同調された電圧制御発振器（ＶＣＯ）を用いる。共振同調されたＶＣＯはしばしば、キャパシティブデバイス及び共振インダクタ−キャパシタ（ＬＣ）回路を含む。キャパシティブデバイスは、典型的には、ＰＬＬ出力信号の周波数を変化させるために、チューニング電圧に応答するキャパシタンスを有する少なくとも１つのバラクタを含む。
いくつかのコンベンショナルなＰＬＬは、１以上のデジタルコンポーネントを含んでいる。そのようなＰＬＬは、いくつかの観点において、アナログループを上回る利点を有している。不幸にも、これらのＰＬＬは、いくつかの欠点も有している。したがって、アナログ及びデジタルループ両者の利点を有するＰＬＬに対する要求がある。
フェイズロックループ（ＰＬＬ）デバイスは、アナログ積分器によるアナログ電流信号の積分を少なくとも部分的に補償するためにデジタルループ信号を微分するように構成されたデジタル微分器を含む。デジタルアナログコンバータ（ＤＡＣ）は、デジタル入力信号に基づいてアナログ電流信号を発生する電流源出力ステージ（current source output stage）を含む。アナログ積分器は、電圧制御発振器（ＶＣＯ）を制御するための電圧制御信号を発生するためにアナログ電流信号を積分する。
図１は、本発明の例示的な実施形態に係るフェイズロックループデバイスのフォワード（forward）部分のブロック図である。 図２は、デジタル微分器がデジタルプロセッシング回路の一部としてインプリメントされ、アナログ積分器がアナログ回路の一部としてインプリメントされたＰＬＬデバイスのフォワード部分のブロック図である。 図３は、デジタル位相検出器を含む例示的な実施形態に係るＰＬＬデバイスのブロック図である。 図４は、デジタル微分器がデジタルフィルタの一部としてインプリメントされたＰＬＬデバイスのブロック図である。 図５は、リファレンスパス内に低周波数ポートを有する２ポイント変調を含む例示的な実施形態に係るＰＬＬデバイスのブロック図である。 図６は、図５のＰＬＬデバイスの例示的なインプリメンテーションのブロック図である。 図７は、位相−デジタルコンバータ（ＰＤＣ）を含む例示的な実施形態に係るＰＬＬデバイスのブロック図である。 図８は、デジタル微分器がデジタルフィルタの一部としてインプリメントされた位相−デジタルコンバータ（ＰＤＣ）を含むＰＬＬデバイスのブロック図である。 図９は、フィードバックパス内に低周波数ポートを有する２ポイント変調を含む例示的な実施形態に係るＰＬＬデバイスのブロック図である。 図１０は、フィードバックパス内にシグマデルタ変調低周波数ポートを有する２ポイント変調を含む例示的な実施形態に係るＰＬＬデバイスのブロック図である。 図１１は、電流源出力ステージを有する電流ステアリングＤＡＣの模式的な表現である。 図１２は、他の構成に係る電流源出力ステージを有する電流ステアリングＤＡＣの模式的な表現である。 図１３Ａは、電流源出力ステージを有する例示的な電流パルスＤＡＣの模式的な表現である。 図１３Ｂは、デルタシグマ変調器及び電流源出力ステージを有する例示的な電流ＤＡＣの模式的な表現である。 図１４は、アナログ積分を補償するためのデジタル微分を有するフェイズロックループを管理する方法のフローチャートである。 図１５は、リファレンスパス及びループ制御パス内に２ポイント変調を含むＰＬＬを管理する方法のフローチャートである。 図１６は、フィードバックパス及びループ制御パス内に２ポイント変調を含むＰＬＬを管理する方法のフローチャートである。 図１７は、デジタルフィルタを含むＰＬＬデバイス内のアナログ積分を補償するためのデジタル微分を有するフェイズロックループを管理する方法のフローチャートである。 図１８は、アナログ積分を補償するためのデジタル微分を含むＰＬＬにリファレンスパス及びＤＣＯ制御パス内の２ポイント変調を適用する方法のフローチャートである。 図１９は、アナログ積分を補償するデジタル微分を含むＰＬＬのフィードバックパス及びＤＣＯ制御パス内で２ポイント変調を適用する方法のフローチャートである。
“例示的（exemplary）”なる語句は、“例（example）、例示（instance）、或いは例証（illustration）として与える”ことを意味するために、ここでは用いられる。“例示的（exemplary）”としてここで説明されるいかなる実施形態も、他の実施形態よりも好ましい或いは効果的であると必ずしも解釈されない。
図１は、本発明の例示的な実施形態に係るフェイズロックループデバイスのフォワード（forward）部分１００のブロック図である。デジタル入力信号１０２は、電流出力デジタルアナログコンバータ（電流出力ＤＡＣ）１０４によって処理され、アナログ電流信号１０６を発生する。電流出力ＤＡＣの電流源出力ステージ（current source output stage）１０８によって供給されるアナログ電流信号１０６は、アナログ電圧制御発振器（ＶＣＯ）１１４への制御電圧信号１１２として適用される前にアナログ積分器１１０によって積分される。デジタル微分器１１６は、デジタルループ信号１１８を処理して、デジタル入力信号１０２を形成し、アナログ積分器１１０によって実行される積分を少なくとも部分的に補償する（compensate）。以下に述べるように、デジタルループ信号１１８は、ＰＬＬ内のフィードバック信号及びリファレンス信号間の差に基づく。デジタルループ信号のコンテントは、ＰＬＬの特別のインプリメンテーションに依存する。例えば、ＰＬＬが変調機能を含む場合、デジタルループ信号はデータを含むかもしれない。さらに、デジタルフィルタは、デジタルループ信号がフィードバック信号及びリファレンス信号間の差に基づくフィルタされた信号であるかもしれないように、位相検出器及びデジタル微分器間に接続されるかもしれない。図２を参照して以下に議論されるように、デジタル微分器は、デジタルループ信号がデジタルプロセッシング回路によって処理された信号又は信号の組み合わせとして解釈される場合に、他のデジタルプロセッシング回路の一部としてインプリメントされるかもしれない。
電流出力ＤＡＣ１０４は、アナログ電流信号が電流源出力ステージ１０８によって供給される場合に、デジタル入力信号を受け取り、アナログ電流信号を発生する任意のデバイスである。電流源出力ステージ１０８は、トランジスタのようなアクティブデバイスを用いてインプリメントされる。適切な電流出力ＤＡＣの例は、図１１、図１２、図１３Ａ及び図１３Ｂを参照して以下で議論される。
アナログ積分器１１０は、アナログ電流信号１０６の積分機能を実行する任意のデバイス又はアレンジメントである。適切なアナログ積分器１１０の例は、キャパシタである。デジタル微分器１１６は、デジタルループ信号１１８を微分する任意のデバイス又はプロセッサである。したがって、デジタル微分器は、出力が前の入力に基づく微分方程式機能（difference equation function）を実行するデバイス又は回路であるかもしれない。適切なデジタル微分器の例は、y[t]＝x[t]−x[t-1] のような微分方程式を実行するデバイスを含み、ｙは出力、ｘは入力、ｔはサンプル時間で、ｔ−１はその前のサンプル時間である。そのような関数は、1-z^-1 としてＺ−ドメインで表現されることができる。
動作の最中に、電流出力ＤＡＣ１０４は、デジタル入力信号１０２をアナログ電流信号１０６に変換する。アナログ積分器１１０は、アナログ電流信号１０６を積分して、制御電圧信号１１２を発生する。アナログ積分器１１０がグラウンドへのシャント（shunt）キャパシタである場合、例えば、電圧はアナログ電流信号１１２の積分にしたがってキャパシタを横切って発生する。ＶＣＯ出力信号（アナログ出力信号）は、制御電圧信号１１２に基づく周波数を有している。ＶＣＯ出力信号は、デジタルループ信号１１８が発生した信号に少なくとも部分的に基づく場合に、フィードバックされ、リファレンス信号と比較されて信号を発生する。デジタル微分器１１６は、アナログ積分器１１０の積分を少なくとも部分的に補償するために、デジタルループ信号１１８を処理する。
多くのコンベンショナルなフェイズロックループ（ＰＬＬ）は、ＰＬＬのフォワード部分にＤＡＣを含んでおらず、ループフィルタリングの全ては、アナログ又はデジタルドメインのいずれかで実行される。ＰＬＬのフォワード部分にＤＡＣを含むいくつかのコンベンショナルなＰＬＬは、積分器の代わりにロウパスフィルタによってＤＡＣをフォロウする。ロウパスフィルタによってフォロウされるＤＡＣを有するＰＬＬに関する議論は、米国特許番号５９９９０６０、６０９４１０１、６１８８２８８、さらに米国公開番号２００９／００１０３７２、２００７／０１９５９１７、２００７／００３６２３８に見られる。ＤＡＣ出力が、積分器又はロウパスフィルタのいずれもなしに、直接ＶＣＯに接続されている例は、米国特許番号５６４８９６４で議論されている。ＰＬＬのフォワード部分にＤＡＣを含み、積分器によってＤＡＣをフォロウする他のＰＬＬは、電圧モード出力を有するＤＡＣを用いる。そのような例は、米国特許番号６０９４１０１、及び米国特許公開番号２００９／０１０８８９１で議論されている。結果として、コンベンショナルなＰＬＬ技術は、２ポイント変調がＰＬＬに適用されるときに、ループのフォワードパスに対するセパレートＤＡＣ及びハイパス変調入力を必要とする。
図２は、ＰＬＬデバイスのフォワード部分２００のブロック図であり、デジタル微分器１１６がデジタルプロセッシング回路２０２の一部としてインプリメントされ、アナログ積分器１１０がアナログ回路２０４の一部としてインプリメントされている。ＰＬＬ内のデジタルプロセッシング回路２０２は、デジタルフィルタリング、ＰＬＬ帯域幅制御、ＰＬＬ制御システムの安定性を確保するために適切な周波数応答の確立、及びスパ（spur）及びノイズキャンセルといった、任意の種々のデジタルプロセッシング機能を含むかもしれない。デジタルプロセッシング回路２０２は、図面に示されたものに追加される入力を受け入れるかもしれない。例えばスパ及びノイズキャンセル機能は、追加の入力を必要とするかもしれない。したがって、デジタルプロセッシング回路２０２の少なくとも一部は、デジタルフィルタを含んでいる。例示的な実施形態において、デジタルフィルタは、帯域幅制御、安定性制御、ステップ入力ダンピング応答、及びロック時間制御といった、コンベンショナルなアナログＰＬＬ内のアナログループフィルタに関連する機能の全てを実行する一方、トラディショナルなアナログフィルタに利用することができないノイズ及びスパキャンセルに対する追加的なプログラマビリティ及びフレキシビリティもまた可能にする。
デジタルプロセッシング回路２０２は、微分機能を実行する部分を少なくとも含んでいる。したがって、デジタル微分器１１６は、デジタル信号をデジタル的に処理して、デジタルループ信号のデリバティブ（derivative）を発生する。他の処理がデジタルプロセッシング回路によって実行されるが、デジタル微分器１１６は、アナログ積分器１１０で実行されるアナログ積分を少なくとも部分的に補償する。
図２の例において、アナログ積分器１１０は、アナログ回路２０４の一部である。アナログ回路２０４は、キャパシタであるかもしれず、或いはカスケードのＲＣセクションによってフォロウされるキャパシタであるかもしれず、ＲＣセクションに関連付けられた周波数応答は、デジタルフィルタが動作する低周波数でフラットであり、デジタルフィルタよりもはるかに高い周波数で減衰を与える。カスケードのＲＣセクションからの付加的なフィルタリングは、周波数応答がロウパスの上記の条件を満たすのであれば、アクティブフィルタ回路によって与えられることができ、ここで、ロウパスコーナーはデジタルループフィルタ内の主要なポール（dominant pole）の周波数を著しく越えている。アナログ回路２０４の効果は、積分機能を含んでいる。したがって、アナログ積分器は、いくつかのインプリメンテーションにおいて、アナログフィルタの一部であるかもしれない。
いくつかの状況において、アナログ積分器はスタンドアロン回路又はエレメントであり、デジタル微分器はデジタルプロセッシング回路の一部である。他の状況において、デジタル微分器はスタンドアロンデバイスであり、アナログ積分器は他の機能を実行するアナログ回路の一部としてインプリメントされる。
図３は、デジタル位相検出器３０２を含む例示的な実施形態に係るＰＬＬデバイス３００のブロック図である。ＶＣＯは、ＰＬＬのフィードバック３０６部分を通ってフィードバックされるアナログ出力信号３０４を発生する。フィードバック３０６は、特定のインプリメンテーションに依存して、プリスケーラ、ディバイダ、及び／又は他のプロセッシングを含んでいるかもしれない。結果としてのフィードバック信号３０８は、デジタル位相検出器３０２で受け取られ、フィードバック信号３０８は、リファレンス信号３１０と比較される。デジタル位相検出器３０２は、フィードバック信号３０８の位相とリファレンス信号３１０の位相との差に基づくデジタル補正信号を発生する。デジタル位相検出器３０２は、２つの入力信号の位相差に基づくデジタル数信号を発生することができる任意のデバイスである。デジタル位相検出器３０２の適切なインプリメンテーションの例は、位相−デジタルコンバータ（ＰＤＣ）を用いることを含む。そのようなインプリメンテーションにおいて、フィードバック信号及びリファレンス信号は、典型的にはアナログ信号である。ＰＤＣは、リファレンス信号３１０の立ち上がりエッジと分周されたフィードバック信号３１２の立ち上がりエッジとの間のインバータ遅延の数をカウントする。ＰＤＣの位相検出器部分は、出力パルスを発生し、その期間はリファレンス信号の立ち上がりエッジと分周されたフィードバック信号の立ち上がりエッジとの差に対応する。パルスの時間期間は、リファレンスの位相と分周されたフィードバック信号の位相との差を表すエラー信号である。パルスの時間期間は、時間−デジタルコンバータ（ＴＤＣ）内でデジタル数に変換され、デジタル補正信号を生成する。デジタルループ信号１１８は、デジタル補正信号３１２に基づく。以下に述べるように、変調ポート及び他の処理が、デジタル位相検出器とデジタル微分器との間に挿入されるかもしれない。したがって、デジタル微分器によって受け取られたデジタルループ信号がデジタル補正信号に基づくものであっても、それは典型的には同じ信号ではない。典型的には、少なくともいくつかのデジタルフィルタリング機能は、デジタル位相検出器とデジタル微分器１１６との間に挿入される。例えば、デジタルフィルタ３１４は、デジタル補正信号３１２をフィルタし、デジタルループ信号１１８を形成するフィルタ出力信号３１６を発生する。デジタルフィルタ３１４は、帯域幅制御、安定性制御、ステップ入力ダンピング応答、及びロック時間制御といったコンベンショナルなアナログＰＬＬ内のアナログループフィルタに関連する機能の全てを実行する一方、トラディショナルなアナログフィルタで利用できないノイズ及びスパ（spur）キャンセリングに対する追加的なプログラマビリティ及びフレキシビリティをも可能にする。
デジタル位相検出器３０２の適切なインプリメンテーションの他の例は、フィードバック内の位相アキュムレータ及び時間−デジタルコンバータ（ＴＤＬ）を用いることを含む。そのようなインプリメンテーションにおいて、フィードバック信号及びリファレンス信号は、デジタル信号である。フィードバックは、ＶＣＯのアナログ出力信号に基づいて、デジタルフィードバック信号を供給する。より具体的には、位相アキュムレータは、ＶＣＯアナログ出力サイクルの整数数をカウントし、ＴＤＣは、ＶＣＯアナログ出力信号の期間のフラクション内の整数遅延の数をカウントする。位相アキュムレータの出力は、ＴＤＣによって発生したノーマライズされたデジタル数信号に結合される。したがって、この例では、フィードバック信号は、フィードバック内のＴＤＣによって与えられるフラクショナル位相と、位相アキュムレータによって与えられる整数位相とからなる。整数位相は、１以上のリファレンス信号期間の最中の、ＶＣＯアナログ出力信号の完全なＲＦサイクルのトータル数である。フィードバック信号内で指し示され、位相検出器に供給されるトータル位相は、フラクショナル及び整数位相の合計である。デジタル位相検出器は、フィードバック信号とリファレンス信号との位相差に基づいて、デジタル補正信号を発生する。
図４は、ＰＬＬデバイス４００のブロック図であり、デジタル微分器１１６がデジタルフィルタ３１４の一部としてインプリメントされている。図４のＰＬＬデバイス４００は、微分機能がデジタルループフィルタリングをも実行するデバイスによって実行されることを除いて、上述したように動作する。デジタル補正信号３１２は、デジタルフィルタ３１４によって処理される。処理の結果は、アナログ積分器１１０によって実行されるアナログ積分の少なくとも部分的な補償を含む。この例のデジタルループ信号１１８は、デジタルフィルタ３１４によって処理される信号又は信号の組み合わせである。
図５は、リファレンスパス内に低周波数ポート５０２を有する２ポイント変調（two point modulation）を含む例示的な実施形態に係るＰＬＬデバイス５００のブロック図である。２ポイント変調インターフェースは、低周波数ポート（lower frequency port）５０２及び高周波数ポート（upper frequency port）５０４を含んでいる。低周波数ポート５０２は、ＰＬＬのリファレンスブランチ内に結合されている。データ５０６は、デジタル位相検出器３０２の前でリファレンス信号３１０に結合されている。以下にさらに詳細に述べるように、そのコンビネーションは、２つの信号の合計を含むかもしれないし、データ５０６をリファレンス信号３１０に結合させる他の形態を含むかもしれない。結合された信号５０８は、デジタル位相検出器３０２によってフィードバック信号３０８と比較され、デジタル補正信号３１２を発生する。デジタルフィルタ３１４は、デジタル補正信号３１２をフィルタし、フィルタ出力信号３１６を供給する。高周波数ポート５０４は、データをフィルタ出力信号３１６に結合させる。以下に述べるように、例示的な実施形態において、加算器がデータ信号５０６とフィルタ出力信号３１６とを結合させるために用いられる。２つの信号を結合させる他のテクニックが、しかしながら、いくつかの状況において用いられることができる。デジタルループ信号１１８は、結合されたデータ及びフィルタ出力信号に基づく。他の処理は、デジタルループ信号１１８がデジタル微分器１１６に現れる前に、実行されるかもしれない。ゲイン調整が、例えば、適用されるかもしれない。電流出力ＤＡＣ１０４は、微分された結合されたデータ及びフィルタ出力信号に基づくデジタルループ信号１１８に基づいて、アナログ電流信号を発生する。アナログ積分器１１０は、アナログ電流信号１０６を積分し、電圧制御信号をＶＣＯ１１４に供給する。フィードバック３０６は、信号をデジタル位相検出器に戻すように結合させる。
図６は、図５のＰＬＬデバイス５００の例示的なインプリメンテーション６００のブロック図である。例示的なインプリメンテーション６００は、位相変調セクション６０２、ループ制御セクション６０４、リファレンスセクション及びフィードバック３０６を含んでいる。
位相変調セクション６０２は、２つのポイントでＰＬＬにデータ５０６を処理及び導入することにより、２ポイント変調を可能にしている。いくつかの状況において、入力位相データ５０６は、任意の要求される信号バッファリング、クロックレートコンバージョン、及びビット幅調整を入力位相データに与えるインターフェースブロック（図示せず）によって、受け取られ及び処理される。結果としての処理データは、リファレンスパスに供給され、ループ制御セクション６０４に注入される前に。ゲインアダプション６０８及びノーマライゼーションデバイス６１０によってさらに処理される。ループゲインアダプションデバイス６０８は、アナログ積分器内の電流−電圧ゲイン、ＶＣＯ内の電圧−周波数ゲイン、及びＤＡＣ内の任意のゲインエラーからの結果である予測されるアナログループゲインと実際のアナログループゲインとの差を測定する。結果としてのループゲインの差は、ループゲインノーマライジングデバイス６１０により、処理された入力位相データと掛け合わされる。ノーマライズされたデータ６１２は、デジタルループフィルタ出力信号３１６と結合され、ループ制御パスに注入される。したがって、ゲインアダプション及びノーマライゼーションセクション６０２は、入力位相データからリファレンスセクション６０６及びハイパス変調セクション５０４を通してロウパス変調パスに対するＶＣＯ出力への等しいパス帯域ゲインを確立する。
リファレンスセクション６０６は、データが結合されたリファレンス信号をループ制御セクション６０４に結合させるために、任意の数の回路及びデバイスを含んでいるかもしれない。リファレンス信号３１０は、いくつかの状況において、整数部分及びフラクショナル部分としてリファレンスパスで受け取られるかもしれないデジタルリファレンス信号である。リファレンス信号は、位相変調パスで受け取られ、任意の要求される信号バッファリング、クロックレートコンバージョン、及びビット幅調整を入力位相データに与えるインターフェースブロックによって少なくとも部分的に処理されるかもしれないデータ信号に結合される。位相結合器６１６は、２つの信号を結合して、結合された信号６１８を発生し、それは、いくつかの状況において、信号がループ制御セクション６０４に供給される前にさらに処理されるかもしれない。位相結合器６１６は、例示的な実施形態では加算器であるが、いくつかの状況において、データをリファレンス信号に結合させるために、他の技術が用いられるかもしれない。
ループ制御セクション６０４内のデジタル位相検出器６２０は、結合された信号６１８を、フィードバック３０６から受け取られたフィードバック信号３０８と比較する。図６の例では、デジタル位相検出器は、２つのデジタル信号間の位相差に基づいてデジタル補正信号を与えるデジタル位相検出デバイスである。したがって、フィードバック信号３０８及び結合された信号６１８は、この例では両者ともにデジタル信号である。デジタル補正信号３１２は、デジタルループフィルタ３１４、位相変調セクションのループゲインアダプションデバイス６０８、及びコースチューニングメカニズム６２２に供給される。デジタルループフィルタ３１４は、デジタル補正信号３１２をフィルタし、加算器６２４にフィルタされた信号３１６を供給する。加算器６２４は、位相変調セクション６０２から受け取った高周波数データ６１２をフィルタされた信号３１６に結合させ、データインフォメーションを含んだデジタルループ信号１１８を発生する。デジタル微分器１１６は、アナログ積分器１１０による積分を少なくとも部分的に補償し、電流出力ＤＡＣ１０４にデジタル入力信号１０２を供給する。電流出力ＤＡＣ１０４は、デジタル入力信号１０２をアナログ電流信号１０６に変換する。電流出力ＤＡＣ１０４が電流パルスＤＡＣである場合、アナログ電流信号１０６は、デジタルループ信号１１８の符号に対応する極性を有する、同一の或いはほぼ同一のパルスの連続である。電流出力ＤＡＣ１０４が、カレントミラー出力ステージを有する電流ステアリング（steering）ＤＡＣである場合、アナログ電流信号１０６は、入力信号対応する連続的な時間変動する電流信号である。アナログ電流信号１０６は、アナログ積分器１１０によって積分され、ＶＣＯ１１４にアナログ制御電圧信号１１２を供給する。ＶＣＯ１１４は、電圧制御信号１１２にしたがって、アナログＶＣＯ出力信号（アナログ出力信号）３０４を発生する。
アナログ出力信号３０４は、信号分割器（分周器）６２６によって２つの部分に分割され、一方の部分は位相アキュムレータ６２８によって受け取られ、他方の部分はＴＤＣ６３０によって受け取られる。位相アキュムレータ６２８は、アナログ出力信号３０４を、デジタル数として表現されるアナログ出力信号３０４の位相の整数部分を表す整数値６３２に変換する。ＴＤＣ６３０は、アナログ出力信号３０４を周波数リファレンス（ＦＲＥＦ）６３４と比較し、位相のデジタル表現のフラクショナル部分を決定する。フラクショナル部分を表すデジタル数６３６は、整数部分及びフラクショナル部分が結合器６４０で結合されてデジタルフィードバック信号３０８を形成する前に、ノーマライジングデバイス６３８によってノーマライズされる。周波数リファレンス（ＦＲＥＦ）６３４は、典型的には、全てのリファレンスサイクルで発生するシングルビットパルスであり、リファレンス信号の周波数を示す。リファレンス信号の位相は、リファレンスセクション６０６入力でのデジタル数として表現され、リファレンス期間について１回だけ固定量によってインクリメントされる。
図７は、位相−デジタルコンバータ（ＰＤＣ）７０２を含む例示的な実施形態に係るＰＬＬデバイス７００のブロック図である。この例示的な実施形態において、ＰＤＣ７０２は、位相−周波数検出器７０４及び時間−デジタルコンバータ（ＴＤＣ）７０６を含んでいる。ＶＣＯ１１４は、ループのフィードバックセクション３０６を通ってフィードバックされるアナログ出力信号３０４を発生する。フィードバック３０６は、プリスケーラ、ディバイダ、及び他の処理を含んでいるかもしれない。結果としてのフィードバック信号３０８は、位相−周波数検出器７０４で受け取られ、フィードバック信号３０８はアナログフィードバック信号７０８（３１０）と比較される。したがって、図７の例では、リファレンス信号３１０はアナログリファレンス信号７０８であり、フィードバック信号３０８はアナログリファレンス信号である。位相−周波数検出器７０４は、フィードバック信号の位相とリファレンス信号の位相との差に基づくアナログ補正信号７１０を発生する。位相及び周波数間の関係のために、アナログ補正信号は、フィードバック信号とリファレンス信号との周波数差にも基づく。ＴＤＣ７０６は、アナログ補正信号７１０の期間のフラクション内のインバータ遅延の数をカウントし、その間にアナログ補正回路７１０はデジタル数信号７１２を発生する。デジタル数信号７１２は、デジタルフィルタ３１４に適用され、フィルタ出力信号３１６を発生する。図７の例では、フィルタ出力信号３１６は、デジタルループ信号１１８である。フィルタされた信号は、他のデバイスによってさらに処理されるかもしれず、デジタルループ信号１１８を発生する。デジタルループ信号１１８は、少なくともデジタル数信号７１２に基づく。デジタルフィルタ３１４に付加される他の処理は、ＰＤＣ７０２及びデジタル微分器１１６間で実行されるかもしれない。したがって、デジタル数信号７１２及びデジタルループ信号１１８は、ほとんどの状況において同一の信号ではない。電流ＤＡＣ１０４は、デジタルループ信号１１８に基づいてアナログ電流信号１０６を発生する。アナログ積分器１１０は、アナログ電流信号１０６を積分して、ＶＣＯ１１４に電圧制御信号１１２を供給する。フィードバック３０６は、ＶＣＯ出力信号３０４に基づく信号を、位相−周波数検出器７０４へと結合させる。デジタル微分器１１６は、積分器１１０の積分機能を少なくとも部分的に補償する。したがって、ＰＬＬ内のデジタル処理は、アナログ電流信号のアナログ積分を補償する。
図８は、位相−デジタルコンバータ（ＰＤＣ）７０２を含むＰＬＬデバイス８００のブロック図であり、デジタル微分器１１６がデジタルフィルタ３１４の一部としてインプリメントされている。図８のＰＬＬデバイスは、デジタルループフィルタリングも実行するデバイスによって実行される微分機能を除いて、上述したのと同様に動作する。デジタル数信号７１２は、デジタルフィルタ３１４によって処理される。処理の結果は、アナログ積分器１１０によって実行されるアナログ積分の少なくとも部分的な補償を含む。この例のデジタルループ信号１１８は、デジタルフィルタデバイス内のデジタルフィルタ３１４によって処理される信号又は信号の組み合わせである。
図９は、フィードバックパス内の低周波数ポート（lower frequency port）９０２を有する２ポイント変調（two point modulation）を含む例示的な実施形態に係るＰＬＬデバイス９００のブロック図である。上述した動作に加えて、図９のＰＬＬは、２ポイント変調を含み、低周波数ポートがフィードバックパス内に接続され、高周波数ポート（upper frequency port）９０４がデジタルフィルタ３１４の後ろに接続されている。したがって、低周波数データは、フィードバックパスに結合され、高周波数データは、デジタルフィルタ３１４の後ろのループに注入される。電流ＤＡＣ１０４は、微分された結合データ及びフィルタ出力信号に基づくデジタルループ信号１１８に基づいてアナログ電流信号１０６を発生する。ＰＤＣ７０２は、データを含むフィードバック信号３０８を受け取る。その結果、ＶＣＯ出力信号３０４は、全てのパストランスファ機能を生成する低及び高周波数データによって変調される。
図１０は、フィードバック３０６パス内にシグマデルタ変調低周波数ポート１００２を有する２ポイント変調を含む例示的な実施形態に係るＰＬＬデバイス１０００のブロック図である。入力位相データ５０６は、入力位相データから変調ＶＣＯ出力への全てのパストランスファ機能を生成するＰＬＬ内の２つのポイントに適用される。低周波数変調ポート１００２は、フィードバックディバイダデルタシグマ変調器１００４の入力である。フィードバック３０６は、フラクションＮ分周器（ディバイダ）１００６を含んでいる。フィードバック分周比が入力位相データを変化させることにより、ＰＬＬの帯域幅内の入力位相変調はＶＣＯ出力３０４にトランスファされる。高周波数変調ポート１００８は、ゲインアダプテーション及びノーマライゼーションデバイス６０２に適用される。上述したように、ゲインアダプテーション及びノーマライゼーションデバイス６０２は、デジタルループフィルタ３１４に入力する位相エラーを測定して、電流モードＤＡＣの実際の及び予測されるアナログゲイン間の変動、アナログ積分器１１０及びＶＣＯ電圧−周波数ゲインを評価し、スケーリングファクタを入力位相データ５０６に適用する。ゲイン調整された信号は、結合器６１０内のデジタルループフィルタ３１４の出力に結合された位相データを含む。これは、ＰＬＬの帯域幅の外側の入力位相変調をＶＣＯ出力３０４にトランスファする高周波数変調パスを生成する。デジタル微分がデジタルループフィルタ３１４内に含まれる状況において、ゲインアダプテーション及びノーマライゼーションデバイス６０２に適用される入力位相データは、デジタル的に微分されたデジタルフィルタ出力に加算される前にデジタル的に微分される。
図１１は、電流源出力ステージ１１０２を有する電流ステアリングＤＡＣ１１００の図式表現である。一例として、デジタル入力ワードがＤＩ＜ｎ：１＞である。ＭＹは、ＰＭＯＳトランジスタ間の相対的なサイズを示し、ＭＸは、ＮＭＯＳトランジスタ間の相対的なサイズを示している。Ｉref は、入力電流バイアスである。例示的な電流源出力ステージ１１０２は、トランジスタのようなアクティブデバイスを用いてインプリメントされる。図１１を参照して議論される出力ステージは、参照入力ＮＭＯＳトランジスタ１１０６を有するカレントミラー１１０４を含み、参照入力ＮＭＯＳトランジスタ１１０６のソースは、グラウンド１１０８に接続されている。参照入力ＮＭＯＳトランジスタのドレイン及びゲートは、参照電流入力１１１０に接続されている。参照入力ＮＭＯＳトランジスタ１１０６は、ドレイン及びゲートノードで参照電圧を発生する。参照電圧は、複数のＮＭＯＳトランジスタ１１１２−１１１６のゲートに結合されている。いくつかの状況において、複数のＮＭＯＳトランジスタ１１１３−１１６は、グラウンドに接続されたソースと、ＮＭＯＳ差動ペア１１１７−１１２０のソースにそれぞれが個別に接続されたドレインとを有している。各差動ペアの一方のドレイン出力は、ＤＡＣ出力１１２２に接続され、他方は、電源１１２４のようなダンプ（dump）モードに接続されることができる。ＤＡＣ出力１１２２は、ＰＭＯＳカレントミラー１１２８のＰＭＯＳ電流源１１２６によってバイアスされる。ＰＭＯＳカレントミラーは、電流源１１２６及びリファレンスデバイス１１３０を含み、全ての電流源が出力１１２２にスイッチされるとき、電流源１１２６はＮＭＯＳ電流源１１１２−１１１６によって供給されることができる最大電流の半分を供給する。ゲート入力を差動ペアにプログラムすることにより、ＤＡＣ出力１１２２をスイッチするために、差動ペア出力へＮＭＯＳ電流源のどのくらいの数がプログラムされるかにしたがって、ＤＡＣ出力値が設定される。
図１２は、他の構成に係る電流源出力ステージ１２０２を有する電流ステアリングＤＡＣ１２００の図式表現である。この例において、各差動ペア１１１７−１１２０の一方のドレイン出力は、ＤＡＣ出力１１２２に直接接続され、他方は、ＰＭＯＳカレントミラー１２２８のリファレンスデバイス１１２８に接続されている。ＰＭＯＳカレントミラーのデバイスのソースは、ポジティブ電源１１２４に接続されている。リファレンスデバイス１１３０のゲート及びドレインは両者とも、ＤＡＣ出力１１２２に直接接続されていないＮＭＯＳ差動ペアトランジスタのドレインに接続されている。ＰＭＯＳカレントミラーリファレンスデバイス１１３０のゲート上に発生する電圧は、ＤＡＣ出力１１２２に接続されたドレインを有するＰＭＯＳ電流源トランジスタ１１２６に印加される。その結果、ＤＡＣ出力１１２２は、ＤＡＣデジタル入力ワードの値に依存して、ネガティブ又はポジティブ電流のいずれかにソースする（source）ことができる。
図１３Ａは、電流源出力ステージ１３０２（１０８）を有する例示的な電流パルスＤＡＣ１３００の図式表現である。本例において、デジタル入力ワードは、ＤＩ＜ｎ：０＞と、フィルタされた位相エラーがポジティブであるかネガティブであるかを示すサインビットである。全てのトランジスタは、同一の幅／長さを有している。
電流源出力ステージ１３０２（１０８）は、ＤＡＣ出力１３０４に接続されたドレインと、グラウンド１１０８に接続されたソースを有するＮＭＯＳトランジスタ１３０８のドレイン及びゲートにリファレンス電流１３０６を適用することによって生成されるリファレンス電圧に接続されたゲートと、グラウンド１１０８に接続するスイッチ１３１０に接続されたソースとを有する、単一のＮＭＯＳトランジスタ１３０２としてインプリメントされている。ＤＡＣ出力値１０６は、ＤＡＣ入力ワードＤＩ＜ｎ：０＞に等しい回数だけスイッチ１３１０のオン及びオフをパルスすることによってプログラムされる。相補的な電流源出力ステージ１３１２は、ＤＡＣ出力１３０４に接続されたドレインと、ポジティブ電源１１２４に接続されたソースを有するＰＭＯＳトランジスタ１３１６のドレイン及びゲートにＮＭＯＳリファレンス電流のコピーを適用することによって生成されるリファレンス電圧１３１４に接続されたゲートと、ポジティブ電源１１２４に接続するスイッチ１３１８に接続されたソースとを有する、単一のＰＭＯＳトランジスタ１３１２としてインプリメントされている。ＮＭＯＳ１３０２又はＰＭＯＳ電流源１３０４のいずれかは、ＤＡＣ入力ワードのサインビットによってアクティブとなるように選択される。入力ワードが非サインであるとすると、ＤＡＣ入力の最上位ビットは、サインビットとして用いられることができる。リングオシレータ１３２０は、パルスカウンタ１３２２をドライブし、カウンタ１３２２の出力は、デジタル比較器（コンパレータ）１３２４をドライブし、それは、カウント値を、ＤＡＣデジタル入力ワード、又はデジタル入力ワードから非サインのＤＡＣデジタル入力ワードの最上位ビットをマイナスしたものと比較する。カウント値がＤＡＣデジタル入力ワードよりも少ないとき、ロジック回路１３２６は、リングオシレータ信号を、ＮＭＯＳ電流源トランジスタ１３０２又はＰＭＯＳ電流源トランジスタ１３１２のソースにおけるスイッチ１３０２、１３１０のゲート制御に結合し、各リングオシレータ期間に対する電流の１つの等しいパルスを生成する。カウント値がＤＡＣデジタル入力ワードを越えるとき、リングオシレータ信号は、ＮＭＯＳ又はＰＭＯＳ電流源スイッチトランジスタのゲート制御からブロックされる。カウンタは、各リファレンス期間のスタートで一旦、ゼロにリセットされ、次のＤＡＣ入力ワードがアナログ電流出力サンプルに変換されることを許容する。いくつかの状況において、コンパレータ出力からリングオシレータへの接続は、必要とされる数のパルスがカウントされた後にリングオシレータがディセーブル（disable）になるように、イネーブル信号をリングオシレータに供給する。このサンプルに対するＤＡＣ出力は、直列の電流パルスであり、サンプル毎のパルスの総数は、ＤＡＣ入力ワードに等しい。
図１３Ｂは、デルタシグマ変調器１３５２とアナログ回路２０４に接続された電流源出力ステージ１３０２（１０８）とを有する例示的なデルタシグマ電流ＤＡＣ１３５０の図式表現である。デルタシグマ電流ＤＡＣ１３５０は、マルチビットのデジタルワードをシングルビットのサイン信号１３５４に変換する。サイン信号１３５４は、スイッチ１３１０、１３１８をドライブして、電流出力信号を発生する。したがって、デルタシグマ電流ＤＡＣの電流源出力ステージ１３０２は、デルタシグマ変調された連続的な電流出力信号を供給する。デルタシグマ変調された連続的な電流出力信号は、ビット数に依存したレベル数を有する。図１３Ｂに示された例は、シングルビットＤＡＣを含んでいるが、２、３、４或いはそれ以上のビットのマルチビットＤＡＣが、いくつかの状況におけるデルタシグマ電流ＤＡＣを作成するために、２、３、４或いはそれ以上のビットの信号出力を有するデルタシグマ変調器によって用いられることもできる。図１３Ｂの例では、したがって、出力電流信号は、２つのレベル間で変化するシングルビット信号である。知られているように、シグマデルタ変調器によって発生する量子化ノイズは、しばしば周波数の関数である。いくつかの状況において、したがって、追加のフィルタリングがＰＬＬ内に与えられる。デルタシグマ電流ＤＡＣ１３５０がＰＬＬデバイス内にインプリメントされた例示的な実施形態において、アナログ回路２０４は、フィルタリング応答において２つの極（pole）を形成するアナログエレメントを含んでいる。したがって、アナログ回路は、例示的な実施形態において、量子化ノイズをフィルタリングするためのフィルタ１３５６を含んでいる。
図１４は、アナログ積分を補償するデジタル微分を有するフェイズロックループを管理する方法のフローチャートである。本方法は、ハードウェア、ソフトウェア及び／又はファームウェアの任意の組み合わせによって実行されるかもしれない。
ステップ１４０２において、フィードバック信号とリファレンス信号との位相差に基づいてデジタルループ信号が発生する。デジタル位相検出器は、フィードバック信号及びリファレンス信号がデジタル信号として与えられるインプリメンテーションにおいて、フィードバック信号とリファレンス信号とを比較するために用いられることができる。信号がアナログ信号であるインプリメンテーションにおいて、位相比較は、位相−デジタル変換器或いは時間−デジタル変換器によってフォロウされるアナログ位相検出器によって実行されるかもしれない。デジタルループ信号は、位相比較に起因する補正信号に少なくとも部分的に基づく。以下に議論されるように、例えば、位相検出器によって発生するデジタル補正信号は、フィルタリング及び変調によってさらに処理され、デジタルループ信号を発生するかもしれない。
ステップ１４０４において、電流ＤＡＣの電流源出力ステージによって発生するアナログ電流信号のアナログ積分を少なくとも部分的に補償するために、デジタルループ信号がデジタル的に微分される。アナログ電流信号は積分され、ＶＣＯを制御するために電圧制御信号を発生する。特定のインプリメンテーションに依存して、デジタル微分は、スタンドアロン回路によって実行されるかもしれず、或いは微分機能は、ループ内の他の処理を実行するデジタルプロセッシング回路の一部であるかもしれない。デジタルループ信号の微分は、デジタル入力信号を発生する。
ステップ１４０６において、デジタル入力信号に基づいてアナログ電流信号が発生する。デジタル入力信号、電流源出力ステージを含む電流ＤＡＣの入力で受け取られる。電流ＤＡＣは、デジタル入力信号をアナログ電流信号に変換する。電流ＤＡＣは、用いられる電流ＤＡＣのタイプに依存して、パルス化された電流信号或いは時間変化する連続的な信号を供給するかもしれない。
ステップ１４０８において、アナログ電流信号が積分され、ＶＣＯを制御するための制御電圧信号が発生する。キャパシタのようなアナログデバイス又は回路は、アナログ電流信号を積分する。アナログ積分は、スタンドアロンアナログデバイス又は回路によって実行されるかもしれず、或いは、アナログ積分機能は、アナログ積分器を含むアナログ回路によって実行されるアナログ電流信号のアナログ処理の一部であるかもしれない。したがって、２つのファンクションが他の処理の一部である場合に、デジタル微分はアナログ積分を少なくとも部分的に補償する。
図１５は、リファレンスパス及びループ制御パス内に２ポイント変調（two point modulation）を含んだＰＬＬを管理する方法のフローチャートである。図１５を参照して議論される方法は、図１４を参照して議論された方法のインプリメンテーションの一例である。
ステップ１５０２において、リファレンス信号とフィードバック信号との位相差が検出され、デジタル補正信号を供給する。デジタル位相検出器は、デジタルフィードバック信号をデジタルリファレンス信号と比較し、デジタル補正信号を発生する。
ステップ１５０４において、デジタル補正信号がデジタル的にフィルタされて、フィルタ出力信号が発生する。デジタルフィルタリングは、ループのループ帯域幅を少なくとも部分的に確立する。デジタルループ信号は、フィルタ出力信号に少なくとも部分的に基づく。付加的な処理がデジタルフィルタ及びデジタル微分器間で実行されない場合、フィルタ出力信号はデジタルループ信号である。以下で議論されるように、しかしながら、デジタルループ信号はデータの他にフィルタ出力信号を含み、変調はデジタルフィルタの後でループに導入される。
ステップ１５０６において、アナログ電流信号のアナログ積分を少なくとも部分的に補償するために、デジタルループ信号がデジタル的に微分される。アナログ電流信号は積分されて、ＶＣＯを制御するために電圧制御信号を発生する。デジタルループ信号の微分は、デジタル入力信号を発生する。
ステップ１５０８において、デジタル入力信号に基づいてアナログ電流信号が発生する。デジタル入力信号は、電流源出力ステージを含む電流ＤＡＣの入力で受け取られる。電流ＤＡＣは、デジタル入力信号をアナログ電流信号に変換する。
ステップ１５１０において、アナログ電流信号が積分されて、ＶＣＯを制御するための制御電圧信号が発生する。キャパシタのようなアナログ積分器は、アナログ電流信号を積分して電圧制御信号を形成する。電流ＤＡＣ１３５０がデルタシグマ変調器１３５２を含んでいる場合、付加的なフィルタリングが積分された電流信号に対して実行される。フィルタリングは、任意の数の極（pole）を用いるかもしれず、付加的なフィルタリングの周波数応答が低周波数でフラットになるように、付加的な極がデジタルフィルタの極よりも周波数が高くなる限りにおいて、積分を実行する同一のアナログ回路内で実行されるかもしれず、その場合、デジタルフィルタはデジタルフィルタよりもはるかに高い周波数で減衰をオペレート及び供与する。
したがって、ステップ１５０６、１５０８及び１５１０は、図１４のステップ１４０４、１４０６及び１４０８の機能を実行する。
ステップ１５１２において、アナログ出力信号が発生する。ＶＣＯは、電圧制御信号にしたがってアナログ出力信号を発生する。ＶＣＯの出力信号は、電圧制御信号に依存した周波数を有する。
ステップ１５１４において、アナログ出力信号に基づくフィードバック信号が、デジタル位相検出器に供給される。フィードバック信号は、アナログ出力信号の位相を表すデジタル数である。上述したように、デジタルフィードバック信号を供給するための適した技術の例は、位相アキュムレータ及びＴＤＣを用いることを含む。
ステップ１５１６において、低周波数ポートでデータ信号をリファレンス信号に結合させることと、高周波数ポートでデータ信号をフィルタ出力信号に結合させることとによる２ポイント変調によって、アナログ出力信号が変調される。デジタルループ信号は、したがって、データ信号及びフィルタ出力信号の組み合わせを含む。
図１６は、フィードバックパス及びループ制御パス内に２ポイント変調を含むＰＬＬを管理する方法のフローチャートである。図１６を参照して議論される方法は、図１４を参照して議論された方法のインプリメンテーションの例である。
ステップ１６０２において、リファレンス信号とフィードバック信号との位相差が検出され、アナログ補正信号を供給する。アナログ位相−周波数検出器は、アナログフィードバック信号をアナログリファレンス信号と比較して、アナログ補正信号を発生する。
ステップ１６０４において、アナログ補正信号がデジタル数信号に変換される。上述したように、信号をデジタル数信号に変換するための適した技術の例は、時間−デジタルコンバータ（ＴＤＣ）を用いることを含む。
ステップ１６０６において、デジタル数信号がデジタル的にフィルタされ、フィルタ出力信号を発生する。デジタルフィルタリングは、ループのループ帯域幅を少なくとも部分的に確立する。デジタルループ信号は、少なくとも部分的にフィルタ出力信号に基づく。デジタルフィルタ及びデジタル微分器間で実行される付加的な処理がない場合、フィルタ出力信号はデジタルループ信号である。以下に議論されるように、しかしながら、デジタルループ信号は、データの他にフィルタ出力信号を含み、デジタルフィルタの後で変調がループに導入される。
ステップ１６０８において、アナログ電流信号のアナログ積分を少なくとも部分的に補償するために、デジタルループ信号がデジタル的に微分される。アナログ電流信号が積分されて電圧制御信号を発生し、ＶＣＯを制御する。デジタルループ信号の微分は、デジタル入力信号を発生する。
ステップ１６１０において、デジタル入力信号に基づいてアナログ電流信号が発生する。デジタル入力信号は、電流源出力ステージを含む電流ＤＡＣの入力で受け取られる。電流ＤＡＣは、デジタル入力信号をアナログ電流信号に変換する。
ステップ１６１２において、アナログ電流信号が積分され、ＶＣＯを制御するための制御電圧信号を発生する。キャパシタのようなアナログ積分器が、アナログ電流信号を積分し、電圧制御信号を形成する。
したがって、ステップ１６０８、１６１０及び１６１２は、図１４のステップ１４０４、１４０６及び１４０８の機能を実行する。ステップ１６０２、１６０４及び１６０６は、ステップ１４０２の例示的なインプリメンテーションである。
ステップ１６１４において、アナログ出力信号が発生する。ＶＣＯは、電圧制御信号にしたがってアナログ出力信号を発生する。ＶＣＯの出力信号は、電圧制御信号に依存する周波数を有する。
ステップ１６１６において、アナログ出力信号に基づくフィードバック信号が、位相−周波数検出器に供給される。フィードバック信号は、ＶＣＯのアナログ出力信号に基づくアナログ信号である。上述したように、デジタルフィードバック信号を供給するための適した技術は、フィードバック３０６内のフラクショナルＮディバイダのプリスケーラを用いることを含む。
ステップ１６１８において、低周波数変調ポートでデータ信号をフィードバック信号に結合させることと、高周波数変調ポートでデータ信号をフィルタ出力信号に結合させることとによる２ポイント変調によって、アナログ出力信号が変調される。デジタルループ信号は、したがって、データ信号及びフィルタ出力信号の組み合わせを含む。
図１７は、デジタルフィルタを含むＰＬＬデバイス内のアナログ積分を補償するためのデジタル微分によってフェイズロックループを管理する方法のフローチャートである。本方法は、ハードウェア、ソフトウェア及び／又はファームウェアの任意の組み合わせによって実行されるかもしれず、デジタル的にフィルタリングが実行される図１４を参照して説明された方法の例である。
ステップ１７０２において、フィードバック信号とリファレンス信号との位相差に基づいて、デジタル補正信号が発生する。デジタル位相検出器は、フィードバック信号及びリファレンス信号がデジタル信号として与えられるインプリメンテーションにおいて、フィードバック信号とリファレンス信号とを比較するために用いられることができる。信号がアナログ信号であるインプリメンテーションにおいて、位相比較は、時間−デジタルコンバータによってフォロウされるアナログ位相検出器又は位相−デジタルコンバータによって実行されるかもしれない。
ステップ１７０４において、デジタル補正信号がデジタル的にフィルタされて、フィルタ出力信号を発生する。
ステップ１７０６において、電流ＤＡＣの電流源出力ステージによって発生するアナログ電流信号のアナログ積分を少なくとも部分的に補償するために、フィルタ出力信号がデジタル的に微分される。アナログ電流信号が積分されて電圧制御信号を発生し、ＶＣＯを制御する。フィルタ出力信号の微分は、デジタル入力信号を発生する。
ステップ１７０８において、デジタル入力信号に基づいてアナログ電流信号が発生する。デジタル入力信号は、電流源出力ステージを含む電流ＤＡＣの入力で受け取られる。電流ＤＡＣは、デジタル入力信号をアナログ電流信号に変換する。電流ＤＡＣは、用いられる電流ＤＡＣのタイプに依存して、パルス化された電流信号又は時間変化する連続信号を供給するかもしれない。
ステップ１７１０において、アナログ電流信号が積分され、ＶＣＯを制御するための制御電圧信号を発生する。キャパシタのようなアナログデバイス又は回路は、アナログ電流信号を積分する。アナログ積分は、スタンドアロンのアナログデバイス又は回路によって実行されるかもしれず、或いは、アナログ積分機能は、アナログ積分器を含んだアナログ回路によって実行されるアナログ電流信号のアナログ処理の一部であるかもしれない。
図１８は、アナログ積分を補償するデジタル微分を含むＰＬＬに、ＤＣＯ制御パス及びリファレンスパス内の２ポイント変調を適用する方法のフローチャートである。したがって、図１８を参照して議論される方法は、図１５及び図１４を参照して議論される方法の例である。より具体的には、図１８の方法は、図１５のステップ１５１６をインプリメントするためのＰＬＬ内で実行されるステップを議論している
ステップ１８０２において、低周波数ポートからのデータ及びリファレンス信号が結合されて、変調されたリファレンス信号を生成する。例示的な実施形態において、位相結合器６０２は、位相データ５０６及びリファレンス信号３１０を結合する。
ステップ１８０４において、変調されたリファレンス信号とフィードバック信号との位相差が検出され、デジタル補正信号を供給する。デジタル位相検出器は、デジタルフィードバック信号を、データによって変調されたデジタルリファレンス信号と比較し、デジタル補正信号を発生する。
ステップ１８０６において、デジタル補正信号がデジタル的にフィルタされて、フィルタ出力信号を発生する。
ステップ１８０８において、フィルタ出力信号が高周波数変調ポートからのデータと結合されて、デジタルループ信号を生成する。例示的な実施形態において、ゲインアダプトされ及びノーマライズされたデータ信号は、結合器６２４内で結合される。
ステップ１８１０において、アナログ電流信号のアナログ積分を少なくとも部分的に補償するために、デジタルループ信号がデジタル的に微分される。アナログ電流信号が積分されて電圧制御信号を発生し、ＶＣＯを制御する。デジタルループ信号の微分は、デジタル入力信号を発生する。
ステップ１８１２において、デジタル入力信号に基づいてアナログ電流信号が発生する。デジタル入力信号は、電流源出力ステージを含む電流ＤＡＣの入力で受け取られる。電流ＤＡＣは、デジタル入力信号をアナログ出力信号に変換する。
ステップ１８１４において、アナログ電流信号が積分されて、ＶＣＯを制御するための制御電圧信号が発生する。キャパシタのようなアナログ積分器は、アナログ電流信号を積分して、電圧制御信号を形成する。
ステップ１８１６において、アナログ出力信号が発生する。ＶＣＯは、電圧制御信号にしたがってアナログ出力信号を発生する。ＶＣＯの出力信号は、電圧制御信号に依存した周波数を有する。
ステップ１８１８において、アナログ出力信号に基づくフィードバック信号がデジタル位相検出器に供給される。フィードバック信号は、アナログ出力信号の位相を表すデジタル数である。上述したように、デジタルフィードバック信号を与えるための適した技術の例は、位相アキュムレータ及びＴＤＣを用いることを含む。
図１９は、アナログ積分を補償するデジタル微分を含むＰＬＬのＤＣＯ制御パス及びフィードバックパス内の２ポイント変調を適用する方法のフローチャートである。したがって、図１９を参照して議論される方法は、図１６及び図１４を参照して議論される方法の例である。より具体的には、図１９の方法は、図１６のステップ１５１８をインプリメントするＰＬＬ内で実行されるステップを議論している。
ステップ１９０２において、リファレンス信号とフィードバック信号との位相差が検出され、アナログ補正信号を供給する。アナログ位相−周波数検出器は、アナログフィードバック信号をアナログリファレンス信号と比較し、アナログ補正信号を発生する。
ステップ１９０４において、アナログ補正信号がデジタル数信号に変換される。上述したように、信号をデジタル数信号に変換する適切な技術の例は、時間−デジタルコンバータ（ＴＤＣ）を用いることを含む。
ステップ１９０６において、デジタル数信号がデジタル的にフィルタされ、フィルタ出力信号を発生する。デジタルフィルタリングは、ループのループ帯域幅を少なくとも部分的に確立する。
ステップ１９０８において、高周波数変調ポートを通して受け取られたデータは、フィルタ出力信号に結合され、デジタルループ信号を発生する。ゲインアダプトされ及びノーマライズされたデータ信号は、結合器内のフィルタ出力信号に結合される。
ステップ１９１０において、アナログ電流信号のアナログ積分を少なくとも部分的に補償するために、デジタルループ信号がデジタル的に微分される。アナログ電流信号が積分されて電圧制御信号を発生し、ＶＣＯを制御する。デジタルループ信号の微分は、デジタル入力信号を発生する。
ステップ１９１２において、デジタル入力信号に基づいてアナログ電流信号が発生する。デジタル入力信号は、電流源出力ステージを含む電流ＤＡＣの入力で受け取られる。電流ＤＡＣは、デジタル入力信号をアナログ電流信号に変換する。
ステップ１９１４において、アナログ電流信号が積分され、ＶＣＯを制御するための制御電圧信号を発生する。キャパシタのようなアナログ積分器がアナログ電流信号を積分し、電圧制御信号を形成する。
ステップ１９１６において、アナログ出力信号が発生する。ＶＣＯは、電圧制御信号にしたがってアナログ出力信号を発生する。ＶＣＯの出力信号は、電圧制御信号に依存する周波数を有する。
ステップ１９１８において、アナログ出力信号周波数が、変調分周比及びフィードバックに接続された低周波数変調ポートを通して受け取られたデータにしたがって分周される。フラクショナルＮディバイダの分周比は、データにしたがって変化する。
ステップ１９２０において、シグマデルタ変調されたアナログ出力信号に基づくフィードバック信号が、位相−周波数検出器に供給される。フィードバック信号は、フラクショナルＮディバイダによって変調されたＶＣＯのアナログ出力信号に基づくアナログ信号である。
図１４、図１５、図１６、図１７、図１８及び図１９を参照して議論されたステップは、任意のコンビネーションデバイス回路及び／又はコードによって実行されるかもしれない。さらに、いくつかの状況においてステップの順序が変更されてもよく、２以上のステップが同時に実行されることもできる。さらに、１以上のステップが、いくつかの状況において削除されてもよい。
当業者は、情報及び信号が、種々の異なったテクノロジー及びテクニックを用いて表現されるかもしれないことを、理解するであろう。例えば、上記記述を通して言及されるかもしれないデータ、インストラクション、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁気フィールド又はパーティクル、光学フィールド又はパーティクル、或いはそれらの任意の組み合わせによって表現されるかもしれない。
当業者は、ここで開示された実施形態に関連して説明された種々のロジカルブロック、モジュール、回路、及びアルゴリズムステップが、電子的ハードウェア、コンピュータソフトウェア、或いは両者の組み合わせによってインプリメントされるかもしれないことが、認識されるであろう。このハードウェア及びソフトウェアの互換性を明確に示すために、種々の例証的なコンポーネント、ブロック、モジュール、回路、及びステップが、それらの機能の観点において一般的に上述されている。そのような機能がハードウェア或いはソフトウェアとしてインプリメントされるか否かは、全体のシステムに課された設計制約及び特定のアプリケーションに依存する。当業者は、各特定のアプリケーションに対する種々の方法において上述された機能をインプリメントするかもしれないが、そのようなインプリメンテーションの判定は、本発明の範囲からの逸脱を引き起こすものとして解釈すべきではない。
ここで開示された実施形態に関連して述べられた種々の例証的なロジカルブロック、モジュール及び回路は、ここで述べられた機能を実行するように設計された、汎用目的プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）又は他のプログラマブルロジックデバイス、ディスクリートゲート又はトランジスタロジック、ディスクリートハードウェアコンポーネント、或いはそれらの任意の組み合わせによって、インプリメント或いは実行されるかもしれない。汎用目的プロセッサはマイクロプロセッサであるかもしれないが、代替的に、プロセッサは、任意のコンベンショナルプロセッサ、コントローラ、マイクロコントローラ、或いはステートマシーンでもよい。プロセッサはまた、コンピューティングデバイスの組み合わせ、例えば、ＤＳＰとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと関連した１以上のマイクロプロセッサ、或いは任意の他のそのような構成として、インプリメントされるかもしれない。
ここで開示された実施形態に関連して述べられた方法或いはアルゴリズムのステップは、ハードウェアで直接、プロセッサによって実行されるソフトウェアモジュール、或いは２つの組み合わせで実現されるかもしれない。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤＲＯＭ、或いは任意の形態の公知の記憶媒体に存在するかもしれない。例示的な記憶媒体が、プロセッサが記憶媒体から情報を読み出し及び記憶媒体に情報を書き込むことができるように、プロセッサに結合される。或いは、記憶媒体は、プロセッサと一体であるかもしれない。プロセッサ及び記憶媒体は、ＡＳＩＣに存在するかもしれない。ＡＳＩＣは、ユーザーターミナルに存在するかもしれない。或いは、プロセッサ及び記憶媒体は、ユーザーターミナル内のディスクリートコンポーネントとして存在するかもしれない。
開示された実施形態の前述の説明は、当業者が本発明を実施または使用できるようにするために提供される。これらの実施形態に対する種々の変更は、当業者に容易に明らかになり、ここで定義された包括的な原理は、本発明の精神及び範囲から逸脱することなく、他の実施形態に適用されるかもしれない。それ故、本発明は、ここで示された実施形態に限定されることは意図されておらず、ここで開示された原理および新規な特徴に矛盾しない最も広い範囲を与えられるべきものである。

Claims (57)

  1. デジタル入力信号に基づいてアナログ電流信号を発生するように構成され、前記アナログ電流信号を供給する電流源出力ステージを備えるデジタルアナログコンバータ（ＤＡＣ）と、
    電圧制御発振器（ＶＣＯ）を制御するための電圧制御信号を発生するために前記アナログ電流信号を積分するように構成されたアナログ積分器と、
    前記アナログ積分器による前記アナログ電流信号の積分を少なくとも部分的に補償するためにデジタルループ信号を微分するように構成されたデジタル微分器と、
    を備えたフェイズロックループ（ＰＬＬ）デバイス。
  2. 前記アナログ積分器は、キャパシタを備える
    請求項１のＰＬＬデバイス。
  3. 前記デジタル微分器は、フィルタ出力信号を発生するように構成されたデジタルループフィルタの一部であり、前記デジタル入力信号は、前記フィルタ出力信号に少なくとも部分的に基づく
    請求項１のＰＬＬデバイス。
  4. 前記アナログ積分器は、前記アナログ積分器を含むアナログ回路によって実行される前記アナログ電流信号のアナログ処理の積分機能を実行し、前記デジタル微分器は、前記デジタル微分器を含むデジタル処理回路によって実行されるデジタル処理の微分機能の部分を実行するように構成され、前記微分機能の部分は前記積分機能の部分を補償する
    請求項１のＰＬＬデバイス。
  5. リファレンス信号とフィードバック信号との位相差に基づいてデジタル補正信号を供給するように構成され、前記デジタルループ信号は前記デジタル補正信号に基づくものであるデジタル位相検出器と、
    前記アナログ積分器に接続され、前記電圧制御信号にしたがってアナログ出力信号を発生する電圧制御発振器（ＶＣＯ）と、
    前記ＶＣＯに接続され、前記アナログ出力信号に基づいて前記フィードバック信号を供給するように構成されたフィードバックと、
    をさらに備えた請求項１のＰＬＬデバイス。
  6. 前記フィードバックは、
    前記アナログ出力信号に基づいてデジタルフラクショナル位相信号を発生するように構成された時間−デジタルコンバータ（ＴＤＣ）と、
    前記アナログ出力信号に基づいて整数位相信号を発生するように構成され、前記フィードバック信号は前記整数位相信号と前記デジタルフラクショナル位相信号との組み合わせに基づくものである位相アキュムレータと、
    を備える請求項５のＰＬＬデバイス。
  7. 前記デジタル補正信号をデジタル的にフィルタしてフィルタ出力信号を発生するように構成されたデジタルフィルタと、
    データ信号をリファレンス信号に結合させる低周波数変調ポートと、前記データ信号を前記フィルタ出力信号に結合させて前記デジタルループ信号を形成する高周波数ポートと、を備える２ポイント変調ポートと、
    をさらに備えた請求項５のＰＬＬデバイス。
  8. 前記リファレンス信号と前記フィードバック信号との位相差に基づいてデジタル数信号を供給するように構成され、前記デジタルループ信号は前記デジタル数信号に基づくものである位相−デジタルコンバータと、
    前記アナログ積分器に接続され、前記電圧制御信号にしたがってアナログ出力信号を発生する電圧制御発振器（ＶＣＯ）と、
    前記ＶＣＯに接続され、前記アナログ出力信号に基づいて前記フィードバック信号を供給するように構成されたフィードバックと、
    をさらに備えた請求項１のＰＬＬデバイス。
  9. 前記位相−デジタルコンバータは、
    前記リファレンス信号と前記フィードバック信号との位相差に基づいてアナログ補正信号を供給するように構成された位相−周波数検出器と、
    前記位相−周波数検出器に接続され、前記アナログ補正信号を前記デジタル数信号に変換するように構成された時間−デジタルコンバータ（ＴＤＣ）と、
    を備える請求項８のＰＬＬデバイス。
  10. 前記ＴＤＣに接続され、前記デジタル数信号をフィルタして、少なくとも部分的にループ帯域幅を確立し、フィルタ出力信号を発生するように構成されたデジタルループフィルタと、
    データ信号を前記フィードバック信号に結合させる低周波数変調ポートと、前記データ信号を前記フィルタ出力信号に結合させて前記デジタルループ信号を形成する高周波数ポートと、を備える２ポイント変調ポートと、
    をさらに備えた請求項８のＰＬＬデバイス。
  11. 前記ＤＡＣは、連続的な電流出力信号を供給する電流ステアリング（steering）ＤＡＣである
    請求項１のＰＬＬデバイス。
  12. 前記ＤＡＣは、パルス的な電流出力信号を供給する電流パルスＤＡＣである
    請求項１のＰＬＬデバイス。
  13. 前記ＤＡＣは、デルタシグマ変調器と、デルタシグマ変調された連続的な電流出力信号を供給する電流源出力ステージと、を備える
    請求項１のＰＬＬデバイス。
  14. 前記デルタシグマ変調された連続的な電流出力信号は、２つのレベル間で変化する単一ビット信号である
    請求項１３のＰＬＬデバイス。
  15. 前記アナログ積分器は、前記アナログ積分器と、前記デルタシグマ変調器によって発生する量子化ノイズを少なくとも部分的にフィルタするフィルタとを備えたアナログ回路によって実行される前記アナログ電流信号のアナログ処理の積分機能を実行する
    請求項１３のＰＬＬデバイス。
  16. デジタル入力信号をアナログ電流信号に変換し、前記アナログ電流信号をソースする（source）電流源出力ステージ手段を備えるデジタルアナログコンバータ（ＤＡＣ）手段と、
    電圧制御発振器（ＶＣＯ）手段を制御するための電圧制御信号を発生するために前記アナログ電流信号を積分するアナログ積分器手段と、
    前記アナログ積分器手段による前記アナログ電流信号の積分を少なくとも部分的に補償するためにデジタルループ信号をデジタル的に微分するデジタル微分器手段と、
    を備えたフェイズロックループ（ＰＬＬ）デバイス。
  17. 前記アナログ積分器手段は、キャパシタ手段を備える
    請求項１６のＰＬＬデバイス。
  18. 前記デジタル微分器手段は、フィルタ出力信号を発生するデジタルループフィルタ手段の一部であり、前記デジタル入力信号は、前記フィルタ出力信号に少なくとも部分的に基づく
    請求項１６のＰＬＬデバイス。
  19. 前記アナログ積分器手段は、前記アナログ積分器手段を含むアナログ回路手段によって実行される前記アナログ電流信号のアナログ処理の積分機能を実行し、前記デジタル微分器手段は、前記デジタル微分器手段を含むデジタル処理回路手段によって実行されるデジタル処理の微分機能の部分を実行し、前記微分機能の部分は前記積分機能の部分を補償する
    請求項１６のＰＬＬデバイス。
  20. リファレンス信号とフィードバック信号との位相差を検出してデジタル補正信号を供給し、前記デジタルループ信号は前記デジタル補正信号に基づくものであるデジタル位相検出器手段と、
    前記アナログ積分器手段に接続され、前記電圧制御信号にしたがってアナログ出力信号を発生する電圧制御発振器（ＶＣＯ）手段と、
    前記ＶＣＯ手段に接続され、前記アナログ出力信号に基づいてフィードバック信号をフィードバックするフィードバック手段と、
    をさらに備えた請求項１６のＰＬＬデバイス。
  21. 前記フィードバック手段は、
    前記アナログ出力信号をデジタルフラクショナル位相信号に変換する時間−デジタルコンバータ（ＴＤＣ）手段と、
    前記アナログ出力信号の位相をアキュムレートして整数位相信号を発生し、前記フィードバック信号は前記整数位相信号と前記デジタルフラクショナル位相信号との組み合わせに基づくものである位相アキュムレータ手段と、
    を備える請求項２０のＰＬＬデバイス。
  22. 前記デジタル補正信号をデジタル的にフィルタしてフィルタ出力信号を発生するデジタルフィルタ手段と、
    前記アナログ出力信号を変調し、データ信号を前記リファレンス信号に結合させる低周波数変調ポート手段と、前記データ信号を前記フィルタ出力信号に結合させて前記デジタルループ信号を形成する高周波数ポート手段と、を備える２ポイント変調手段と、
    をさらに備えた請求項２０のＰＬＬデバイス。
  23. 前記リファレンス信号と前記フィードバック信号との位相差を変換してデジタル数信号を供給し、前記デジタルループ信号は前記デジタル数信号に基づくものである位相−デジタルコンバータ（ＰＤＣ）手段と、
    前記アナログ積分器手段に接続され、前記電圧制御信号にしたがってアナログ出力信号を発生する電圧制御発振器（ＶＣＯ）手段と、
    前記ＶＣＯ手段に接続され、前記アナログ出力信号に基づいて前記フィードバック信号をフィードバックするフィードバック手段と、
    をさらに備えた請求項１６のＰＬＬデバイス。
  24. 前記ＰＤＣ手段は、
    前記リファレンス信号と前記フィードバック信号との位相差を検出してアナログ補正信号を発生する位相−周波数検出器手段と、
    前記位相−周波数検出器手段に接続され、前記アナログ補正信号を前記デジタル数信号に変換する時間−デジタルコンバータ（ＴＤＣ）手段と、
    を備える請求項２３のＰＬＬデバイス。
  25. 前記ＴＤＣ手段に接続され、前記デジタル数信号をデジタル的にフィルタして、少なくとも部分的にループ帯域幅を確立し、フィルタ出力信号を発生するデジタルループフィルタ手段と、
    前記アナログ出力信号を変調し、データ信号を前記フィードバック信号に結合させる低周波数変調ポート手段と、前記データ信号を前記フィルタ出力信号に結合させて前記デジタルループ信号を形成する高周波数変調ポート手段と、を備える２ポイント変調手段と、
    をさらに備えた請求項２４のＰＬＬデバイス。
  26. 前記ＤＡＣ手段は、連続的な電流出力信号を供給する電流ステアリング（steering）ＤＡＣ手段である
    請求項１６のＰＬＬデバイス。
  27. 前記ＤＡＣ手段は、パルス的な電流出力信号を供給する電流パルスＤＡＣ手段である
    請求項１６のＰＬＬデバイス。
  28. 前記ＤＡＣ手段は、デルタシグマ変調器手段と、デルタシグマ変調された連続的な電流出力信号を供給する電流源出力ステージ手段と、を備える
    請求項１６のＰＬＬデバイス。
  29. 前記デルタシグマ変調された連続的な電流出力信号は、２つのレベル間で変化する単一ビット信号である
    請求項２８のＰＬＬデバイス。
  30. 前記アナログ積分器手段は、前記アナログ積分器手段と、前記デルタシグマ変調器手段によって発生する量子化ノイズを少なくとも部分的にフィルタするフィルタ手段とを備えたアナログ回路によって実行される前記アナログ電流信号のアナログ処理の積分機能を実行する
    請求項２８のＰＬＬデバイス。
  31. フェイズロックループ（ＰＬＬ）を管理する方法であって、
    電流出力デジタルアナログコンバータ（ＤＡＣ）によって発生するアナログ電流信号のアナログ積分を少なくとも部分的に補償するためにデジタルループ信号をデジタル的に微分する方法。
  32. 前記電流出力ＤＡＣに供給されるデジタル入力信号に基づいて前記アナログ電流信号を発生することであって、前記電流出力ＤＡＣは前記アナログ電流信号を供給するための電流源出力ステージを備えることと、
    アナログ積分器内で前記アナログ電流信号を積分して、電圧制御発振器（ＶＣＯ）を制御するための電圧制御信号を発生することと、
    をさらに備えた請求項３１の方法。
  33. 前記アナログ電流信号を発生することは、電流ステアリング（steering）ＤＡＣ内で連続的な電流出力信号を発生することを備える
    請求項３２の方法。
  34. 前記アナログ電流信号を発生することは、電流パルスＤＡＣ内でパルス的な電流出力信号を発生することを備える
    請求項３２の方法。
  35. 前記アナログ電流信号を発生することは、デルタシグマ変調器を備えるデルタシグマＤＡＣ内でデルタシグマ変調された連続的な電流出力信号を発生することを備える
    請求項３２の方法。
  36. 前記デルタシグマ変調された連続的な電流出力信号は、２つのレベル間で変化する単一ビット信号である
    請求項３５の方法。
  37. 前記デルタシグマ変調器によって発生した量子化ノイズをフィルタすることをさらに備えた
    請求項３５の方法。
  38. 前記アナログ電流信号をアナログ処理することであって、前記アナログ処理の少なくとも一部は、前記アナログ電流信号のアナログ積分を含み、
    前記デジタル的に微分することは、デジタル処理回路によって実行されるデジタル処理の微分機能の部分を実行することであり、前記微分機能の部分は前記積分機能の部分を補償する
    請求項３１の方法。
  39. デジタル位相検出器において、リファレンス信号とフィードバック信号との位相差を検出してデジタル補正信号を供給することであって、前記デジタルループ信号は前記デジタル補正信号に基づくものであることと、
    前記アナログ積分器に接続された電圧制御発振器（ＶＣＯ）により、前記電圧制御信号にしたがってアナログ出力信号を発生することと、
    前記アナログ出力信号に基づいて前記フィードバック信号を前記デジタル位相検出器に供給することと、
    をさらに備えた請求項３１の方法。
  40. 前記フィードバックを供給することは、
    時間−デジタルコンバータ（ＴＤＣ）において前記アナログ出力信号に基づいてデジタルフラクショナル位相信号を発生することと、
    位相アキュムレータにおいて前記アナログ出力信号に基づいて整数位相信号を発生することと、
    前記整数位相信号と前記デジタルフラクショナル位相信号とを結合させて前記フィードバック信号を発生することと、
    を備える請求項３９の方法。
  41. デジタルフィルタにおいて前記デジタル補正信号をデジタル的にフィルタしてフィルタ出力信号を発生することと、
    低周波数変調ポートでデータ信号を前記リファレンス信号に結合させることと、高周波数ポートで前記データ信号を前記フィルタ出力信号に結合させることとを備えた２ポイント変調によって前記アナログ出力信号を変調して、前記デジタルループ信号を形成することと、
    をさらに備えた請求項３９の方法。
  42. 前記リファレンス信号と前記フィードバック信号との位相差に基づいてデジタル数信号を供給することであって、前記デジタルループ信号は前記デジタル数信号に基づくものであることと、
    前記アナログ積分器に接続された電圧制御発振器（ＶＣＯ）により前記電圧制御信号にしたがってアナログ出力信号を発生することと、
    前記アナログ出力信号に基づいて前記フィードバック信号を供給することと、
    をさらに備えた請求項３１の方法。
  43. 前記デジタル数信号を供給することは、
    前記リファレンス信号と前記フィードバック信号との位相差に基づいてアナログ補正信号を供給することと、
    前記アナログ補正信号を前記デジタル数信号に変換することと、
    を備える請求項４２の方法。
  44. 前記デジタル数信号をデジタル的にフィルタして、少なくとも部分的にループ帯域幅を確立し、フィルタ出力信号を発生することと、
    低周波数変調ポートでデータ信号を前記フィードバック信号に結合させることと、高周波数変調ポートで前記データ信号を前記フィルタ出力信号に結合させることとを備えた２ポイント変調によって前記アナログ出力信号を変調して、前記デジタルループ信号を形成することと、
    をさらに備えた請求項４２の方法。
  45. フェイズロックループ（ＰＬＬ）を管理するためのコンピュータ実行可能なインストラクションによってエンコードされたコンピュータ読み取り可能な媒体であって、
    電流出力デジタルアナログコンバータ（ＤＡＣ）によって発生するアナログ電流信号のアナログ積分を少なくとも部分的に補償するためにデジタルループ信号をデジタル的に微分すること
    のためのコンピュータ実行可能なインストラクションによってエンコードされたコンピュータ読み取り可能な媒体。
  46. 前記電流出力ＤＡＣに供給されるデジタル入力信号に基づいて前記アナログ電流信号を発生することであって、前記電流出力ＤＡＣは前記アナログ電流信号を供給するための電流源出力ステージを備えることと、
    アナログ積分器内で前記アナログ電流信号を積分して、電圧制御発振器（ＶＣＯ）を制御するための電圧制御信号を発生することと、
    のためのコンピュータ実行可能なインストラクションをさらに備えた請求項４５のコンピュータ読み取り可能な媒体。
  47. 前記アナログ電流信号を発生することは、電流ステアリング（steering）ＤＡＣ内で連続的な電流出力信号を発生することを備える
    請求項４６のコンピュータ読み取り可能な媒体。
  48. 前記アナログ電流信号を発生することは、電流パルスＤＡＣ内でパルス的な電流出力信号を発生することを備える
    請求項４６のコンピュータ読み取り可能な媒体。
  49. 前記アナログ電流信号を発生することは、デルタシグマ変調器を備えるデルタシグマＤＡＣ内でデルタシグマ変調された連続的な電流出力信号を発生することを備える
    請求項４６のコンピュータ読み取り可能な媒体。
  50. 前記デルタシグマ変調された連続的な電流出力信号は、２つのレベル間で変化する単一ビット信号である
    請求項４９のコンピュータ読み取り可能な媒体。
  51. 前記デルタシグマ変調器によって発生した量子化ノイズをフィルタすること
    のためのコンピュータ実行可能なインストラクションをさらに備えた請求項４９のコンピュータ読み取り可能な媒体。
  52. デジタル位相検出器において、リファレンス信号とフィードバック信号との位相差を検出してデジタル補正信号を供給することであって、前記デジタルループ信号は前記デジタル補正信号に基づくものであることと、
    前記アナログ積分器に接続された電圧制御発振器（ＶＣＯ）により、前記電圧制御信号にしたがってアナログ出力信号を発生することと、
    前記アナログ出力信号に基づいて前記フィードバック信号を前記デジタル位相検出器に供給することと、
    のためのコンピュータ実行可能なインストラクションをさらに備えた請求項４５のコンピュータ読み取り可能な媒体。
  53. 前記フィードバックを供給することは、
    時間−デジタルコンバータ（ＴＤＣ）において前記アナログ出力信号に基づいてデジタルフラクショナル位相信号を発生することと、
    位相アキュムレータにおいて前記アナログ出力信号に基づいて整数位相信号を発生することと、
    前記整数位相信号と前記デジタルフラクショナル位相信号とを結合させて前記フィードバック信号を発生することと、
    を備える請求項５２のコンピュータ読み取り可能な媒体。
  54. デジタルフィルタにおいて前記デジタル補正信号をデジタル的にフィルタしてフィルタ出力信号を発生することと、
    低周波数変調ポートでデータ信号を前記リファレンス信号に結合させることと、高周波数ポートで前記データ信号を前記フィルタ出力信号に結合させることとを備えた２ポイント変調によって前記アナログ出力信号を変調して、前記デジタルループ信号を形成することと、
    のためのコンピュータ実行可能なインストラクションをさらに備えた請求項５０のコンピュータ読み取り可能な媒体。
  55. 前記リファレンス信号と前記フィードバック信号との位相差に基づいてデジタル数信号を供給することであって、前記デジタルループ信号は前記デジタル数信号に基づくものであることと、
    前記アナログ積分器に接続された電圧制御発振器（ＶＣＯ）により前記電圧制御信号にしたがってアナログ出力信号を発生することと、
    前記アナログ出力信号に基づいて前記フィードバック信号を供給することと、
    のためのコンピュータ実行可能なインストラクションをさらに備えた請求項５０のコンピュータ読み取り可能な媒体。
  56. 前記リファレンス信号と前記フィードバック信号との位相差に基づいてアナログ補正信号を供給することと、
    前記アナログ補正信号を前記デジタル数信号に変換することと、
    のためのコンピュータ実行可能なインストラクションをさらに備えた請求項５５のコンピュータ読み取り可能な媒体。
  57. 前記デジタル数信号をデジタル的にフィルタして、少なくとも部分的にループ帯域幅を確立し、フィルタ出力信号を発生することと、
    低周波数変調ポートでデータ信号を前記フィードバック信号に結合させることと、高周波数変調ポートで前記データ信号を前記フィルタ出力信号に結合させることとを備えた２ポイント変調によって前記アナログ出力信号を変調して、前記デジタルループ信号を形成することと、
    のためのコンピュータ実行可能なインストラクションをさらに備えた請求項５５のコンピュータ読み取り可能な媒体。
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