JPS61274406A - 位相ロツク回路 - Google Patents
位相ロツク回路Info
- Publication number
- JPS61274406A JPS61274406A JP60114193A JP11419385A JPS61274406A JP S61274406 A JPS61274406 A JP S61274406A JP 60114193 A JP60114193 A JP 60114193A JP 11419385 A JP11419385 A JP 11419385A JP S61274406 A JPS61274406 A JP S61274406A
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- JP
- Japan
- Prior art keywords
- phase
- characteristic
- low
- pass filter
- frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は無線器１；おいて、送信部・発振変調回路に
使用する位相ロック回路（以下ＰＬＬ回路という）に関
する。
使用する位相ロック回路（以下ＰＬＬ回路という）に関
する。
従来のＰＬＬ回路を第２図忙示す。図において、（１）
は基準発振器、（２）は基準発振器（１）の出力周波数
を分周する第１分周器、（３）は第１分周器（２）の出
力と第２分周器（７）の出力め位相（周波数）を比較す
る位相比較器、（４）はＰＬＬ回路の伝達特性を決定す
るループフィルタ、（５）は位相比較器（３）で発生す
るパルス性雑音およびループ内で発生する雑音を除去す
る低域通過フィルタ、（６）は低域通過フィルタ（５）
の出力電圧により発振周波数が決定される電圧制御型発
振器（以下■ＣＯという）、（７）は■Ｃ０（６）の出
力周波数を分周する第２分周器、（８）は■Ｃ０（６）
の周波数を変化させそして変調をかける変調器である。
は基準発振器、（２）は基準発振器（１）の出力周波数
を分周する第１分周器、（３）は第１分周器（２）の出
力と第２分周器（７）の出力め位相（周波数）を比較す
る位相比較器、（４）はＰＬＬ回路の伝達特性を決定す
るループフィルタ、（５）は位相比較器（３）で発生す
るパルス性雑音およびループ内で発生する雑音を除去す
る低域通過フィルタ、（６）は低域通過フィルタ（５）
の出力電圧により発振周波数が決定される電圧制御型発
振器（以下■ＣＯという）、（７）は■Ｃ０（６）の出
力周波数を分周する第２分周器、（８）は■Ｃ０（６）
の周波数を変化させそして変調をかける変調器である。
まず上記の位相ロック回路は周波数負帰還（ループ）回
路を構成している。そこでループ中とこかの部分で回路
が電気的に切り離されてから、すなわちループが開状態
から回路が電気的に接続されてループが閉状態になった
とき、または第２分周器（７）の分周比ＮがＮ１からＮ
、に変化したときル−プは収束し、そして設定された周
波数にしだいに同期（ロック）される。
路を構成している。そこでループ中とこかの部分で回路
が電気的に切り離されてから、すなわちループが開状態
から回路が電気的に接続されてループが閉状態になった
とき、または第２分周器（７）の分周比ＮがＮ１からＮ
、に変化したときル−プは収束し、そして設定された周
波数にしだいに同期（ロック）される。
ここで位相比較器（３）の利得なＫＤ（Ｖ／ｒａｄ）、
ループフィルタ（４）の伝達特性をＨ（ｓ）、低域通過
フィルタ（５）の伝達特性なＦ （ｓ）、Ｖ ＣＯ（６
）の利得をＫＶ （ｒａｄ ／Ｓ／Ｖ）、第２分周器（
７）の分局比をＮとしたときの開ループ利得Ｇ （ｓ）
は、Ｇ（ｓ）＝ＫＤ −ＫＶ・Ｈ（ｓ）・Ｆ（ｓ）・１
／Ｓ ・・・・・・・・・〔１〕また閉ループ特性Ａ
（ｓ）は、 Ａ（ｓ）＝Ｇ（ＳＪ／ （１＋Ｇ（Ｓ） ・ Ｎ ）
・・・・・・・・・〔２〕この
とき変調器（８）によりＶＣＯＣ６）Ｋ変調をかけた状
態での変調特性を〜Ｉ（ｓ）とすれば、Ｍ（ｓ）−１／
（１＋Ｇ（ｓ）−Ｎ ） ・−−−−−−
・・（３：１となる。
ループフィルタ（４）の伝達特性をＨ（ｓ）、低域通過
フィルタ（５）の伝達特性なＦ （ｓ）、Ｖ ＣＯ（６
）の利得をＫＶ （ｒａｄ ／Ｓ／Ｖ）、第２分周器（
７）の分局比をＮとしたときの開ループ利得Ｇ （ｓ）
は、Ｇ（ｓ）＝ＫＤ −ＫＶ・Ｈ（ｓ）・Ｆ（ｓ）・１
／Ｓ ・・・・・・・・・〔１〕また閉ループ特性Ａ
（ｓ）は、 Ａ（ｓ）＝Ｇ（ＳＪ／ （１＋Ｇ（Ｓ） ・ Ｎ ）
・・・・・・・・・〔２〕この
とき変調器（８）によりＶＣＯＣ６）Ｋ変調をかけた状
態での変調特性を〜Ｉ（ｓ）とすれば、Ｍ（ｓ）−１／
（１＋Ｇ（ｓ）−Ｎ ） ・−−−−−−
・・（３：１となる。
従来のＰＬＬ回路は以上のよ５に構成されているので、
低域通過フィルタ（５）の遮断周波数を低くした場合、
パルス性雑音およびその他の雑音成分はこれを十分除去
できるが、上記低域通過フィルタ（５）の位相特性が影
響してくるために変調特性が低域でもつあがる等の悪影
響が生じ、これを補正する回路が必要となる。また上記
変調特性を悪化させないために低域通過フィルタ（５）
の遮断周波数を高くした場合、同等の雑音除去特性を得
るためには上記低域通過フィルタ（５）の性能を向上さ
せなければならず、このために回路が複雑となり、大型
かつ高価となるなどの問題があった。
低域通過フィルタ（５）の遮断周波数を低くした場合、
パルス性雑音およびその他の雑音成分はこれを十分除去
できるが、上記低域通過フィルタ（５）の位相特性が影
響してくるために変調特性が低域でもつあがる等の悪影
響が生じ、これを補正する回路が必要となる。また上記
変調特性を悪化させないために低域通過フィルタ（５）
の遮断周波数を高くした場合、同等の雑音除去特性を得
るためには上記低域通過フィルタ（５）の性能を向上さ
せなければならず、このために回路が複雑となり、大型
かつ高価となるなどの問題があった。
この発明は上記のような欠点を除去するためになされた
もので、簡単な雑音除去回路により、位相比較器で発生
するパルス性雑音、およびループ内で発生する雑音を十
分除去し、また変調特性の平坦なそして優れたＰＬＬ回
路を得ることを目的とするものである。
もので、簡単な雑音除去回路により、位相比較器で発生
するパルス性雑音、およびループ内で発生する雑音を十
分除去し、また変調特性の平坦なそして優れたＰＬＬ回
路を得ることを目的とするものである。
この発明は、上記のような従来の回路において、低域通
過フィルタと電圧制御型発振器との間に低域通過フィル
タの位相特性を補正する位相等何冊を挿入し接続したも
のである。
過フィルタと電圧制御型発振器との間に低域通過フィル
タの位相特性を補正する位相等何冊を挿入し接続したも
のである。
この発明における位相等価器は、信号が雑音除去用低域
通過フィルタを通過する際、信号の周波数に対して位相
遅延量が異なる遅延偏差を補正し、信号の周波数に対す
る位相遅延量を一定とする。
通過フィルタを通過する際、信号の周波数に対して位相
遅延量が異なる遅延偏差を補正し、信号の周波数に対す
る位相遅延量を一定とする。
以−Ｆ、この発明の一実施例を第１図のブロック図によ
って説明する。第１図において、第２図と同一機能を達
成する部分にはこれと同一符号を付して示す。なお、第
２図と異なる部分は低域通過フィルタ（５）とＶ ＣＯ
（６＋との間に低域通過フィルタ（５）の位相特性を補
正する位相等価器αＱを挿入し接続したことである。
って説明する。第１図において、第２図と同一機能を達
成する部分にはこれと同一符号を付して示す。なお、第
２図と異なる部分は低域通過フィルタ（５）とＶ ＣＯ
（６＋との間に低域通過フィルタ（５）の位相特性を補
正する位相等価器αＱを挿入し接続したことである。
次にこの回路の動作を説明する。
先ず、位相等価器αｑの伝達特性なＥ （ｓ）とすれば
、ＰＬＬ回路の閉ループ利得Ｇ’（ｓ）は、Ｇ’（ｓ）
＝ＫＤ−ＫＶ−Ｈ（ｓ） ・ Ｆ （ｓ） ・ ｇ（ｓ
） ・ １／Ｓ ・・・・・・〔４〕但し、ＫＤ
、 ＫＶ 、 Ｈ（ｓ）、 Ｆ（ｓ）は前述の第２図で
説明したのと同一である。また閉ループ特性Ａ’（ｓ）
は、Ａ’ （ｓ）＝Ｇ’ （ｓ）／ （１十Ｇ’ （ｓ
）・Ｎ） ・・・・・・〔５〕このときの■
Ｃ０（６）の変調特性Ｍ’（ｓ）は、Ｍ’（ｓ）＝１／
（１＋Ｇ’ （ｓ〕・ Ｎ ）
・・・・・・〔６〕となる。
、ＰＬＬ回路の閉ループ利得Ｇ’（ｓ）は、Ｇ’（ｓ）
＝ＫＤ−ＫＶ−Ｈ（ｓ） ・ Ｆ （ｓ） ・ ｇ（ｓ
） ・ １／Ｓ ・・・・・・〔４〕但し、ＫＤ
、 ＫＶ 、 Ｈ（ｓ）、 Ｆ（ｓ）は前述の第２図で
説明したのと同一である。また閉ループ特性Ａ’（ｓ）
は、Ａ’ （ｓ）＝Ｇ’ （ｓ）／ （１十Ｇ’ （ｓ
）・Ｎ） ・・・・・・〔５〕このときの■
Ｃ０（６）の変調特性Ｍ’（ｓ）は、Ｍ’（ｓ）＝１／
（１＋Ｇ’ （ｓ〕・ Ｎ ）
・・・・・・〔６〕となる。
ここで、前記位相等価器α０の伝達特性Ｅ （ｓ）の中
で、振幅特性な■（信号の周波数に対して利得が■）と
し、位相特性を低域通過フィルタ（５）の位相特性と逆
の特性とする。換言すると、低域通過フィルタ（５）お
よび位相等価器（ＩＧの伝達特性のｆｉＦ（Ｓ）・Ｅ
（ｓ）は伝達特性Ｆ（ｓ）で決定されるので、位相特性
が平坦となり、そして一定遅延量のみとなる。
で、振幅特性な■（信号の周波数に対して利得が■）と
し、位相特性を低域通過フィルタ（５）の位相特性と逆
の特性とする。換言すると、低域通過フィルタ（５）お
よび位相等価器（ＩＧの伝達特性のｆｉＦ（Ｓ）・Ｅ
（ｓ）は伝達特性Ｆ（ｓ）で決定されるので、位相特性
が平坦となり、そして一定遅延量のみとなる。
したがって、低域通過フィルタ（５）の遮断周波数を低
くし、そしてこれをＰＬＬ回路の自然周波数ｆｎ（但し
ｆｎはＫＶ 、 ＫＤ 、 Ｈ（ｓ）で決定される）に
近ずけた場合でも、位相等価器Ｏｑの効果によって第〔
６〕弐に示す変調特性Ｍ’ （ｓ）は平坦となり、優れ
た特性を得ることができる。
くし、そしてこれをＰＬＬ回路の自然周波数ｆｎ（但し
ｆｎはＫＶ 、 ＫＤ 、 Ｈ（ｓ）で決定される）に
近ずけた場合でも、位相等価器Ｏｑの効果によって第〔
６〕弐に示す変調特性Ｍ’ （ｓ）は平坦となり、優れ
た特性を得ることができる。
なお上記実施例では、変調器（８）によりＶ ＣＯ（６
）に直接変調をかげる場合について説明したが、基準発
振器に変調をかげてこの基準発振器の周波数を変化させ
てもよい。またＰＬＬのループ内に位相または周波数変
調器を挿入・接続した場合でも前記実施例と同様の効果
を奏することができる。
）に直接変調をかげる場合について説明したが、基準発
振器に変調をかげてこの基準発振器の周波数を変化させ
てもよい。またＰＬＬのループ内に位相または周波数変
調器を挿入・接続した場合でも前記実施例と同様の効果
を奏することができる。
上記のように、この発明によればＰＬＬ回路において、
低域通過フィルタと■ＣＯの間に位相等何冊を挿入・接
続し、そして低域通過フィルタの位相特性を補正してこ
れを平坦としたので、低域通過フィルタの遮断周波数を
低くでき、したがってフィルタの回路構成が簡単となり
、また変調特性の補正回路も必要としないので、ＰＬＬ
回路の構成が簡単となる。したがってこのＰＬＬ回路を
含む無線機器などの装置が小形かつ安価にでき、また信
頼性の高い装置を得ることができる等の効果がある。
低域通過フィルタと■ＣＯの間に位相等何冊を挿入・接
続し、そして低域通過フィルタの位相特性を補正してこ
れを平坦としたので、低域通過フィルタの遮断周波数を
低くでき、したがってフィルタの回路構成が簡単となり
、また変調特性の補正回路も必要としないので、ＰＬＬ
回路の構成が簡単となる。したがってこのＰＬＬ回路を
含む無線機器などの装置が小形かつ安価にでき、また信
頼性の高い装置を得ることができる等の効果がある。
第１図はこの発明の一実施例によるＰＬＩ、回路のブロ
ック図、第２図は従来回路のブロック図である。・ １・：・基皐発振器、２．を第１分周器、３：位相比較
器、４：ループフィルタ、５二低域通過フィルタ、６
： ＶＣＯ１７：第２分周器、８：変調器、１０：位相
等価器である。 なお、図中同一符号は同−又は相当部分を示すものとす
る。
ック図、第２図は従来回路のブロック図である。・ １・：・基皐発振器、２．を第１分周器、３：位相比較
器、４：ループフィルタ、５二低域通過フィルタ、６
： ＶＣＯ１７：第２分周器、８：変調器、１０：位相
等価器である。 なお、図中同一符号は同−又は相当部分を示すものとす
る。
Claims (1)
- 【特許請求の範囲】 ２つの入力端子と１つの出力端子とを備え第１の入力端
子に変調器の出力が導入される電圧制御型発振器と、 基準発振器からの出力を分周する第１分周器と、前記電
圧制御型発振器の出力を分周する第２分周器と、前記両
分周器の各出力信号の位相を比較しその差信号を得る位
相比較器と、該位相比較器の出力に接続されたループフ
ィルタ及び低域通過フィルタの出力位相を補正する位相
等価器とから成り、該位相等価器の出力信号を前記電圧
制御型発振器の第２の入力端子に導入するようにした位
相ロック回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60114193A JPS61274406A (ja) | 1985-05-29 | 1985-05-29 | 位相ロツク回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60114193A JPS61274406A (ja) | 1985-05-29 | 1985-05-29 | 位相ロツク回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61274406A true JPS61274406A (ja) | 1986-12-04 |
Family
ID=14631527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60114193A Pending JPS61274406A (ja) | 1985-05-29 | 1985-05-29 | 位相ロツク回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61274406A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013513342A (ja) * | 2009-12-07 | 2013-04-18 | クゥアルコム・インコーポレイテッド | アナログ積分のためのデジタル補償を有するフェイズロックループ |
| US8884672B2 (en) | 2009-12-07 | 2014-11-11 | Qualcomm Incorporated | Configurable digital-analog phase locked loop |
-
1985
- 1985-05-29 JP JP60114193A patent/JPS61274406A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013513342A (ja) * | 2009-12-07 | 2013-04-18 | クゥアルコム・インコーポレイテッド | アナログ積分のためのデジタル補償を有するフェイズロックループ |
| US8884672B2 (en) | 2009-12-07 | 2014-11-11 | Qualcomm Incorporated | Configurable digital-analog phase locked loop |
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