JPS5923606A - 変調回路 - Google Patents
変調回路Info
- Publication number
- JPS5923606A JPS5923606A JP57132867A JP13286782A JPS5923606A JP S5923606 A JPS5923606 A JP S5923606A JP 57132867 A JP57132867 A JP 57132867A JP 13286782 A JP13286782 A JP 13286782A JP S5923606 A JPS5923606 A JP S5923606A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- modulator
- frequency
- pll circuit
- modulation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03C—MODULATION
- H03C3/00—Angle modulation
- H03C3/02—Details
- H03C3/09—Modifications of modulator for regulating the mean frequency
- H03C3/0908—Modifications of modulator for regulating the mean frequency using a phase locked loop
- H03C3/095—Modifications of modulator for regulating the mean frequency using a phase locked loop applying frequency modulation to the loop in front of the voltage controlled oscillator
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03C—MODULATION
- H03C2200/00—Indexing scheme relating to details of modulators or modulation methods covered by H03C
- H03C2200/0037—Functional aspects of modulators
- H03C2200/005—Modulation sensitivity
- H03C2200/0054—Filtering of the input modulating signal for obtaining a constant sensitivity of frequency modulation
Landscapes
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、多チヤンネル切替機能を有するＦＭ送信機等
に使用されるＰＬＬ周波数シンセサイデをＦＭ変調器と
して動作させる場合の変調特性を改良した変調回路に関
する。
に使用されるＰＬＬ周波数シンセサイデをＦＭ変調器と
して動作させる場合の変調特性を改良した変調回路に関
する。
第１図は、通常のＦＭ送信機の変調回路部を示すブロッ
ク図であり、ｉは低周波入力端子、２はプリエンファシ
ス回路を含む前置増幅回路、３は瞬時周波数偏移制限回
路（以下ＩＤＣ回路と略す）、４は低域通過フィルタ（
以下スブラックフィルタと略す）、５は’ＦＭ変調器、
６は被変調波出力端子である。
ク図であり、ｉは低周波入力端子、２はプリエンファシ
ス回路を含む前置増幅回路、３は瞬時周波数偏移制限回
路（以下ＩＤＣ回路と略す）、４は低域通過フィルタ（
以下スブラックフィルタと略す）、５は’ＦＭ変調器、
６は被変調波出力端子である。
ここで、変調器５として、多チヤンネル切替機能を有す
るＦＭ送信機に使用される周波数シンセサイザのように
、低い固有周波数を有するｐｔ、ｔ、 （フェイズロッ
クループ）回路を用い、これをＦＭ変調器として動作さ
せる場合について考える。
るＦＭ送信機に使用される周波数シンセサイザのように
、低い固有周波数を有するｐｔ、ｔ、 （フェイズロッ
クループ）回路を用い、これをＦＭ変調器として動作さ
せる場合について考える。
この場合、一般にＰＬＬ回路としては２次の系が選ばれ
ることが多く、そのエラ一応答は次式のような形をとる
ことが知られている。
ることが多く、そのエラ一応答は次式のような形をとる
ことが知られている。
θｉ（”） Ｓ２＋２ξωＳ＋ω２れ
ｎ （τ、十τ２〉１の場合） ここで θ、二二基局周波数信号位相 θ ：位相比較器の出力信号の位相 ｅ ω ：ループの固有角周波数（＝２πｆｎ）Ｓ ：複素
変数 ξ ：ループのダンピングファクタ τ４．τ２：ローノ９スフィルタの時定数である。
ｎ （τ、十τ２〉１の場合） ここで θ、二二基局周波数信号位相 θ ：位相比較器の出力信号の位相 ｅ ω ：ループの固有角周波数（＝２πｆｎ）Ｓ ：複素
変数 ξ ：ループのダンピングファクタ τ４．τ２：ローノ９スフィルタの時定数である。
第２図は上記エラ一応答の一例を図示したものであシ、
ループの固有周波数ｆｎは音声帯域よシ下に選ばれ音声
帯域内（３００〜３０００Ｈｚ）ではほぼ平坦な特性を
示している。
ループの固有周波数ｆｎは音声帯域よシ下に選ばれ音声
帯域内（３００〜３０００Ｈｚ）ではほぼ平坦な特性を
示している。
このようなエラ一応答を有するＰＬＬ回路をＦＭ変調器
として動作させた場合、その変調周波数特性はこのエラ
一応答と同一な特性となシ、音声帯域内で平坦、音声帯
域以下の領域で高域通過形特性となる。
として動作させた場合、その変調周波数特性はこのエラ
一応答と同一な特性となシ、音声帯域内で平坦、音声帯
域以下の領域で高域通過形特性となる。
ところで、上記のような特性を有する変調器を第１図の
構成で示される変調回路に使用した場合、以下に述べる
ような問題点があった。すなわち、第１図の入力端子１
から低い周波数（例えば３００Ｈｚ）で大きな振幅の正
弦波が入力された場合、その信号はＩＤＣ回路３で振幅
制限を受は方形波に近いものとタシ、スプラッタフィル
タ４の出力波形、すなわち変調器入力波形は第３図（＆
）で示したような波形となる。
構成で示される変調回路に使用した場合、以下に述べる
ような問題点があった。すなわち、第１図の入力端子１
から低い周波数（例えば３００Ｈｚ）で大きな振幅の正
弦波が入力された場合、その信号はＩＤＣ回路３で振幅
制限を受は方形波に近いものとタシ、スプラッタフィル
タ４の出力波形、すなわち変調器入力波形は第３図（＆
）で示したような波形となる。
ところが、前述したように変調器はそれ自身に高域通過
形特性を持つので、出力端子６から出力される被変調波
を（直線検波器で）復調した時の波形（以下、被変調波
波形とする。）は第３図（ｂ）で示すような波形となシ
、変調器入力信号の原波形に比べ相対的にピーク周波数
偏移が伸びたものとなってしまう。このような現象はＰ
ＬＬ回路の固有周波数ｆｎが音声帯域に近いほど顕著と
なり、総合の変調特性としては許容しがたいものとなる
。
形特性を持つので、出力端子６から出力される被変調波
を（直線検波器で）復調した時の波形（以下、被変調波
波形とする。）は第３図（ｂ）で示すような波形となシ
、変調器入力信号の原波形に比べ相対的にピーク周波数
偏移が伸びたものとなってしまう。このような現象はＰ
ＬＬ回路の固有周波数ｆｎが音声帯域に近いほど顕著と
なり、総合の変調特性としては許容しがたいものとなる
。
これを避けるにはＰＬＬ回路の固有周波数ｆを十分小さ
く選べば良いことは明らかであるが、ＰＬＬ回路の周波
数シンセサイザとしての同期時間およびチャンネル切替
時間が長くなるなどの制約があシ、固有周波数ｆｎを小
さくするには限度があった。
く選べば良いことは明らかであるが、ＰＬＬ回路の周波
数シンセサイザとしての同期時間およびチャンネル切替
時間が長くなるなどの制約があシ、固有周波数ｆｎを小
さくするには限度があった。
本発明は、上述した点に鑑みてなされたもので、ＰＬＬ
回路の固有周波数を小さくすることな（ＰＬＬ回路のエ
ラ一応答に起因する不都合を解消した変調回路を提供す
ることを目的とする。
回路の固有周波数を小さくすることな（ＰＬＬ回路のエ
ラ一応答に起因する不都合を解消した変調回路を提供す
ることを目的とする。
そこで、本発明は、音声周波数帯域内あるいはそれ以下
に固有周波数が設定されたＰＬＬ回路に瞬時周波数偏移
制限回路を介して変調信号を与え、該ＰＬＬ回路を周波
数変調器として使用した変調回路において、前記瞬時周
波数偏移制限回路と前記ＰＬＬ回路との間に前記ＰＬＬ
回路のエラ一応答の逆数の関係にある伝達関数を有する
回路を挿入したことによυ上記目的を達成した。
に固有周波数が設定されたＰＬＬ回路に瞬時周波数偏移
制限回路を介して変調信号を与え、該ＰＬＬ回路を周波
数変調器として使用した変調回路において、前記瞬時周
波数偏移制限回路と前記ＰＬＬ回路との間に前記ＰＬＬ
回路のエラ一応答の逆数の関係にある伝達関数を有する
回路を挿入したことによυ上記目的を達成した。
以下、本発明の一実施例を添付図面を参照して詳細に説
明する。
明する。
第４図は、本発明に係わる変調回路の一実施例をブロヅ
ク図で示したものである。なお、第４図において、第１
図に示した回路と同一の機能を果す部分には説明の便宜
上同一の符号を付する。また、第４図においては、変調
器５として用いるＰＬＬ回路の具体例が示されている。
ク図で示したものである。なお、第４図において、第１
図に示した回路と同一の機能を果す部分には説明の便宜
上同一の符号を付する。また、第４図においては、変調
器５として用いるＰＬＬ回路の具体例が示されている。
まず、とのＰＬＬ回路を用いた変調器５について説明す
る。変調器５は所定周波数ｆ１０基準基準金発振する基
準発振器５１、基準発振器５１の出力および後述する１
４分周器の出力の位相差を検出しこの位相差に対応する
信号を出力する位相比較器５２、位相比較器５２の出力
を入力とするロー・ぐスフィルタ５３、ローノ譬スフィ
ルタ５３の出カニ変調入力信号を加算する加算器５４、
加算器５４の出力を入力とし、この入力信号に対応した
周波数の信号を出力する電圧制御型発振器（ＶＣＯ）
５５、ＶＣＯ５５の出力を４分周して前述した位相比較
器５２に加えられる１４分周器５６を備えておυ、ＶＣ
Ｏ５５の出力を出力端子６に導いている。この変調器５
は加算器５４に変調入力信号が与えられないとき、ロッ
クして周波数 ｆ＝Ｎ−ｆｌ の信号が出力端子６に生じている。また加算器５４に変
調入力信号が与えられると、この変調入力信号に対応し
てロック周波数が変化し、これによって出力端子６に変
調入力信号に対応した被変調波形が現われる。このＰＬ
Ｌを用いた変調器５のエラ一応答は、前述したように式
（１）によって与えられる。この実施例では式（１）で
示されるエラ一応答をキャンセルすべくスプラッタフィ
ルタ４と変調器５との間に式（１）で示すエラ一応答と
逆数の関係に８ ＋２ξωＳ＋ω ＃Ｋ 、ｎ ・・・ （２） ２ （ただしτ、十τ２）１．には定数） を有する補償回路７を押入する。この補償回路７の周波
数特性を示すと第５図のようになる。このような特性を
有する回路としては、周知のアナログ関数発生回路を用
いて容易に構成することができる。また、スプラッタフ
ィルタ４と補償回路７との間にＡ／Ｄ変換器を挿入し、
補償回路７をディジタル信号にてアドレスが設定され、
各アドレスにアナログ信号が記憶されたアナログメモリ
を用いて構成することもできる。また、補償回路７と変
調器５との間に更にＤ／Ａ変換器を挿入し、補償回路７
をディジタル回路から構成することもできる。この場合
、補償回路７は例えばリードオンリイメモリ等を用いる
ことになる。
る。変調器５は所定周波数ｆ１０基準基準金発振する基
準発振器５１、基準発振器５１の出力および後述する１
４分周器の出力の位相差を検出しこの位相差に対応する
信号を出力する位相比較器５２、位相比較器５２の出力
を入力とするロー・ぐスフィルタ５３、ローノ譬スフィ
ルタ５３の出カニ変調入力信号を加算する加算器５４、
加算器５４の出力を入力とし、この入力信号に対応した
周波数の信号を出力する電圧制御型発振器（ＶＣＯ）
５５、ＶＣＯ５５の出力を４分周して前述した位相比較
器５２に加えられる１４分周器５６を備えておυ、ＶＣ
Ｏ５５の出力を出力端子６に導いている。この変調器５
は加算器５４に変調入力信号が与えられないとき、ロッ
クして周波数 ｆ＝Ｎ−ｆｌ の信号が出力端子６に生じている。また加算器５４に変
調入力信号が与えられると、この変調入力信号に対応し
てロック周波数が変化し、これによって出力端子６に変
調入力信号に対応した被変調波形が現われる。このＰＬ
Ｌを用いた変調器５のエラ一応答は、前述したように式
（１）によって与えられる。この実施例では式（１）で
示されるエラ一応答をキャンセルすべくスプラッタフィ
ルタ４と変調器５との間に式（１）で示すエラ一応答と
逆数の関係に８ ＋２ξωＳ＋ω ＃Ｋ 、ｎ ・・・ （２） ２ （ただしτ、十τ２）１．には定数） を有する補償回路７を押入する。この補償回路７の周波
数特性を示すと第５図のようになる。このような特性を
有する回路としては、周知のアナログ関数発生回路を用
いて容易に構成することができる。また、スプラッタフ
ィルタ４と補償回路７との間にＡ／Ｄ変換器を挿入し、
補償回路７をディジタル信号にてアドレスが設定され、
各アドレスにアナログ信号が記憶されたアナログメモリ
を用いて構成することもできる。また、補償回路７と変
調器５との間に更にＤ／Ａ変換器を挿入し、補償回路７
をディジタル回路から構成することもできる。この場合
、補償回路７は例えばリードオンリイメモリ等を用いる
ことになる。
上記補償回路７を変調器５の前に挿入することによシ、
スプラッタフィルタ４から見た変調器変調周波数特性は
周波数特性（高域通過者特性）を持たないものとガル、
第３図（ａ）で示すような波形が入力された場合も第３
図（ｂ）のような被変調波波形にはならず第３図（ａ）
そのままの波形の変調特性となシ、前述の問題点が解決
される。
スプラッタフィルタ４から見た変調器変調周波数特性は
周波数特性（高域通過者特性）を持たないものとガル、
第３図（ａ）で示すような波形が入力された場合も第３
図（ｂ）のような被変調波波形にはならず第３図（ａ）
そのままの波形の変調特性となシ、前述の問題点が解決
される。
また、補償回路７を挿入することによシ変調器５として
用いるＰＬＬ回路の固有周波数を変調周波数特性にこだ
わらず比較的高い周波数に選ぶことが可能になシ、変調
特性、同期時間特性の双方を満足させることが極めて容
易になる。なお、第４図に示した実施例では変調器５の
変調周波数特性を打消す補償回路７をスプラッタフィル
タ４と変Ｗ１１器５０間に挿入したが、この補償回路７
はＩＤＣ回路以降ならどの位置に挿入してもその効果は
同じである・また、この補償回路７の伝達特性はＰＬＬ
回路のエラ一応答と完全に逆数の関係になっていること
は理想的ではあるが、第５図で点線で示したように十分
低い周波数領“域以下では逆数の関係から離脱するよう
な特性であっても実用的には特に問題ではない。
用いるＰＬＬ回路の固有周波数を変調周波数特性にこだ
わらず比較的高い周波数に選ぶことが可能になシ、変調
特性、同期時間特性の双方を満足させることが極めて容
易になる。なお、第４図に示した実施例では変調器５の
変調周波数特性を打消す補償回路７をスプラッタフィル
タ４と変Ｗ１１器５０間に挿入したが、この補償回路７
はＩＤＣ回路以降ならどの位置に挿入してもその効果は
同じである・また、この補償回路７の伝達特性はＰＬＬ
回路のエラ一応答と完全に逆数の関係になっていること
は理想的ではあるが、第５図で点線で示したように十分
低い周波数領“域以下では逆数の関係から離脱するよう
な特性であっても実用的には特に問題ではない。
以上説明したように、本発明によれば、高域通過者特性
を有するＰＬＬ回路を使用したＦＭ変調器の前段に該変
調器の変調周波数特性を打消すような補償回路を挿入使
用することによって、良好な総合変調特性を得ることが
できるようになる。まだ、ＰＬＬ回路の固有周波数Ｉｎ
を大きく選ぶことが可能になるため、ＰＬＬ回路の同期
時間特性も改良できるという利点がある。従って、多チ
ヤンネル切替機能を有するＦＭ送信機に使用されるＰＬ
Ｌ周波数シンセサイザを直接Ｆ、Ｍ変調器として使用す
るようなＦＭ変調回路に応用すればその効果は大きい。
を有するＰＬＬ回路を使用したＦＭ変調器の前段に該変
調器の変調周波数特性を打消すような補償回路を挿入使
用することによって、良好な総合変調特性を得ることが
できるようになる。まだ、ＰＬＬ回路の固有周波数Ｉｎ
を大きく選ぶことが可能になるため、ＰＬＬ回路の同期
時間特性も改良できるという利点がある。従って、多チ
ヤンネル切替機能を有するＦＭ送信機に使用されるＰＬ
Ｌ周波数シンセサイザを直接Ｆ、Ｍ変調器として使用す
るようなＦＭ変調回路に応用すればその効果は大きい。
第１図は従来の変調回路を示すブロック図、第２図はＰ
ＬＬ回路のエラ一応答特性を示すグラフ、第３図（ａ）
、 （ｂ）は変調器入力波形と被変調波を復調した時
得られる波形を示す波形図、第４図は本発明の一実施例
を示すブロック図、第５図は本発明に係る補償回路の周
波数特性を示すグラフである。
ＬＬ回路のエラ一応答特性を示すグラフ、第３図（ａ）
、 （ｂ）は変調器入力波形と被変調波を復調した時
得られる波形を示す波形図、第４図は本発明の一実施例
を示すブロック図、第５図は本発明に係る補償回路の周
波数特性を示すグラフである。
Claims (1)
- 音声周波数帯域内あるいはそれ以下に固有周波数が設定
され九ＰＬＬ回路に瞬時周波数偏移制限回路を介して変
調信号を与え、該ＰＬＬ回路を周波数変調器として動作
させた変調回路において、前記瞬時周波数偏移制限回路
と前記ＰＬＬ回路との間に、前記ＰＬＬ回路のエラ一応
答と逆数の関係にある伝達関数を有する回路を挿入した
ことを特徴とする変調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57132867A JPS5923606A (ja) | 1982-07-29 | 1982-07-29 | 変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57132867A JPS5923606A (ja) | 1982-07-29 | 1982-07-29 | 変調回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5923606A true JPS5923606A (ja) | 1984-02-07 |
Family
ID=15091398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57132867A Pending JPS5923606A (ja) | 1982-07-29 | 1982-07-29 | 変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5923606A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6145660A (ja) * | 1984-08-09 | 1986-03-05 | Yokogawa Hokushin Electric Corp | 周波数変調回路 |
-
1982
- 1982-07-29 JP JP57132867A patent/JPS5923606A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6145660A (ja) * | 1984-08-09 | 1986-03-05 | Yokogawa Hokushin Electric Corp | 周波数変調回路 |
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