CN1951014A - 用于可编程时钟发生器的设备和方法 - Google Patents

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Abstract

用于生成频率为第一时钟的频率的N/M的第二时钟的无门数字电路和方法，其中N和M是整数，N≤M/2。该无门数字电路具有可操作地连接以产生第二时钟的模M函数、寄存器和加法器，其中N和M是独立地可选择的。

Description

用于可编程时钟发生器的设备和方法
背景技术
在数字通信电路中，通常需要产生如下时钟信号，其频率(f2)与另一时钟信号的频率(f1)相关。换言之，我们有：f2＝f1·K＝f1·N/M，其中N＜M；N和M没有任何共有因子。应用示例就是前向纠错(FEC)电路，其中就用到了两个相关时钟。通常，FEC增加了一般为M/N个时钟周期的开销。于是，FEC后的任何电路将使用时钟频率f1，而在FEC前的电路将使用时钟频率f2＝f1·N/M。
然而，在上面的示例中，f2相对于f1的比率不是整数。如图1所示，一种现有技术的产生所述时钟的方法是使用锁相环(PLL)100。该电路100包含相位检测器103，环滤波器104，以及压控振荡器105，它们按照现有技术中公知的方式排列。频率f1首先在模块101(其可以是分频器或者其他的已知设备)中被M分频，然后在环路102中被N倍频。这种方法的缺点是PLL使用模拟电路，而该模拟电路需要附加元件作为与数字电路的接口；并且模拟电路可能对温度变化敏感，等等；而且通常也会带来额外的费用。
另一种现有技术的方法是使用如图2所示的加间隙的时钟电路200。该电路包含间隙逻辑电路201，触发器202和“或”门203。在这个电路中，间隙逻辑201是状态机，其产生被称做“Gap”的逻辑信号，以使得对于M个时钟周期的每个时间段，“Gap”信号对于N个时钟周期是低电平而对于其余时间是高电平。从而输出频率是f2＝f1·N/M。
该电路的缺点是它需要使用在数字电路中所不期望的门控时钟。“或”门203的输入处的时序要求是非常苛刻的。如果时序要求没有解决，则在输出处就会产生假信号(glitch)，其会引发故障并且产生不能提供比率N/M的输出时钟。
另一种现有技术的方法是使用如图3所示的直接数字合成(DDS)电路300。在该电路中，寄存器301用作累加器并且由频率f1进行时钟控制，它通过加法器303将前面的值加N。因为该累加器使用B位，当它达到C≥2B时会发生溢出，所以实际上它是模C累加器，由此只能与相应的累加器并行变化，并且限于其所能呈现的值。寄存器的输出被提供到由f1进行时钟控制的比较器302并产生输出频率f2＝f1·N1/C，限制条件是：N1≤C/2且N1是整数。
然而，为了得到N/M的比率，需要求解方程N1/C＝N/M以得出唯一的可变参数N1，因为电路使用固定或恒定项C，所以N1＝N·C/M。但在许多情况中，N1不是整数，所以就不能精确地产生f2。这个电路的缺点是C不是可编程的，由此电路300就不能产生所有可能的N/M值。例如，如果C是对应于三位累加器的8，则比率1/8、2/8、3/8是可能的，而位于1/8和3/8之间的比率3/16和5/16(只列举几个)则不能实现。
因此需要克服现有技术的缺点，提供一种用于产生如下时钟信号的数字电路，该时钟信号是另一时钟信号的N/M，其中N和M都是可选的。
本公开的一个目的是提供一种用于产生作为可选比率N/M的函数的时钟信号的新型电路和方法。
本公开的另一个目的是提供一种用于产生频率为第一时钟频率的N/M的第二时钟的新型无门(Gateless)数字电路，其中N和M是整数，N≤M/2。无门数字电路具有可操作的连接来产生第二时钟的计数器、寄存器和加法器，并且N和M是独立地可选择的。
本公开的再一目的是提供一种用于产生频率为第一时钟频率的N1/M1的时钟信号的新型改进的直接数字合成器。该直接数字合成器具有加法器、寄存器和比较器，其中，寄存器和比较器被第一时钟驱动，加法器将N1和寄存器的输出相加，并将和输出到寄存器，寄存器输出B位到比较器中，并且其中N是可选的。新改进之处是在加法器和寄存器之间具有模M电路，并且用可变M比较器取代M1的固定比较器，其中M是可选择的。
本公开的又一目的是提供一种用于从第一频率时钟产生第二频率时钟的新型数字电路，其中第二频率是第一频率的N/M比率，其中N和M是可调整数，N≤M/2并且M＜2B。该数字电路具有加法器，一个输入为N，另一个输入来自寄存器；模M函数，该函数可接收加法器输出；寄存器，由第一频率时钟进行时钟控制并接收模M输出；以及比较器，由第一频率时钟进行时钟控制，该比较器接收寄存器输出并且输出第二频率时钟。加法器、模M函数、寄存器和比较器具有B位容量。
本公开的又一目的是提供一种用于从第一频率时钟产生第二频率的正弦波的新型数字电路，其中第二频率是第一频率的N/M比率，其中N和M均是可调整数，N≤M/2且M＜2B。该数字电路具有加法器，一个输入为N，另一个输入来自寄存器；模M函数，该函数接收加法器输出；寄存器，由第一频率时钟进行时钟控制并接收模M输出；以及查询表，接收寄存器输出并输出相应幅值以产生第二频率正弦波。加法器、模M函数和寄存器具有B位容量。
本公开的另一目的是提供一种用于在数字电路中从源时钟数字化地产生第二时钟的新方法，其中第二时钟的频率是源时钟频率的N/M倍，N和M是可选择的整数。该新方法包括以下步骤：选择整数N；选择整数M，其中N≤M/2；确定和的模M并提供模M作为寄存器的输入；如果寄存器输出大于M/2，则从比较器输出第二时钟；将寄存器的输出加N以获得和；并且，从源时钟对寄存器和比较器进行时钟控制；从而从源时钟产生第二时钟。
本公开的又一目的是提供用于从第一频率时钟产生第二频率时钟的新型数字电路，其中第二频率是第一频率的N/M比率，其中N和M都是可调整数，N≤M/2且2B＞M≥(2B-N)。该数字电路具有：加法器，一个输入为N，另一个输入来自寄存器；模M函数，该函数接收加法器输出；以及寄存器，由第一频率时钟进行时钟控制并接收模M输出。该寄存器输出第二频率时钟作为最高位；其中加法器、模M函数和寄存器有B位。
通过细读权利要求，附图和优选实施例的以下具体描述，所公开主题的这些目的和其他优点对于本公开所属领域的技术人员是显而易见的。
附图说明
图1示出了现有技术锁相环(PLL)。
图2示出了现有技术间隙时钟。
图3示出了现有技术直接数字合成电路。
图4是根据本公开的实施例。
图5示出了图4的电路的操作。
图6是根据本公开的具有正弦查询表的另一实施例。
图7是根据本公开的M略小于2B的另一实施例。
具体实施方式
此处描述的主题使用了如图4所示的新型电路400。该电路使用现有技术的DDS电路中可找到的加法器403、寄存器405和比较器406，但是它包括加法器403与寄存器405间的模M函数404，与现有技术的DDS不同，N和M都是可编程的，因此，使得组件的位容量是小于1/2的任意比率。对均可编程的N和M的任意值，电路400产生f2＝f1·N/M的输出频率。限制条件是N≤M/2且M＜2B。
图5示出了输入时钟f1、加法器的输出值、模M函数、寄存器和输出时钟f2，其中N＝1，M＝3。所示的加法器、函数、寄存器和比较器至少有2位的容量，由此满足M＜2B且N≤M/2的限制。如图5所示，“A”是加法器的输出，“B”是模M函数的输出，“C”是与图4中标记对应的寄存器的输出。从图5中可以看到，输出f2明显是1/3f1或者f2＝f1·N/M，其中N＝1，M＝3。
在所公开主题的另一实施例中，电路的输出600是正弦波而不是方波(时钟)。电路600具有与图4中所示的电路400配置类似的加法器603、模M函数604和寄存器605。为产生正弦波输出信号而不是方波(时钟)信号，图4中的比较器406被图6中所示的正弦查询表607所取代。查询表607与所选择的M对应，并且将寄存器输出值与对于其在频率f2的正弦波中的相应位置的输出值相关联。正弦波输出的分辨率与M/N成正比，这一点可从图6中看出。
另一实施例如图7所示，其中寄存器输出的最高位(MSB)可以是时钟输出f2。除了比较器406外，图7和图4中所示的电路相同。如果M略小于2B，也即如果2B＞M≥(2B-N)，那么比较器406可以移除，同时累加器的MSB可用作时钟输出信号f2。这可以通过观察图5看到，其中M＝3，N＝1，且B＝2，由此(4＞M≥3)。来自寄存器的最高位B＝2模拟第二频率时钟f2。
虽然将可变值应用到N，M，B，f1，f2，但是它们仅仅是示例性的，主题的范围并不意味着限于所示的特定值。

Claims (13)

1.一种用于从第一频率时钟产生第二频率时钟的数字电路，其中第二频率是第一频率的N/M比率，其中N和M是可调整数，N≤M/2且M＜2B，该数字电路包括：
加法器，一个输入为N，另一个输入来自寄存器；
模M函数，所述函数接收加法器输出；
所述寄存器由第一频率时钟进行时钟控制并接收模M输出，以及，
由第一频率时钟进行时钟控制的比较器，所述比较器接收寄存器输出并输出第二频率时钟；
其中所述加法器、函数、寄存器和比较器是B位。
2、如权利要求1所述的数字电路，其中比较器的操作是M的函数。
3、一种用于从第一频率时钟产生第二频率的正弦波的数字电路，其中第二频率是第一频率的N/M比率，其中N和M是可调整数，N≤M/2且M＜2B，该数字电路包括：
加法器，一个输入为N，另一个输入来自寄存器；
模M函数，所述函数接收加法器输出；
所述寄存器由第一频率时钟进行时钟控制并接收模M输出，以及，
查询表，接收寄存器输出并输出相应幅值以产生第二频率的正弦波；
其中所述加法器、模M函数和寄存器是B位。
4、如权利要求3所述的数字电路，其中对于每一个M的查询表具有以M/2个增量与正弦波的幅值相关的M/2个寄存器值。
5、一种用于在数字电路中从源时钟数字化地产生第二时钟的方法，其中第二时钟的频率是源时钟频率的N/M倍，其中N和M是可选择的整数，该方法包括以下步骤：
选择整数N；
选择整数M，其中N≤M/2；
确定和的模M，并将模M提供为寄存器的输入；
如果寄存器输出大于M/2，则从比较器输出第二时钟；
将寄存器的输出加N得到和；以及，
从源时钟对寄存器和比较器进行时钟控制；
由此从源时钟产生第二时钟。
6、如权利要求5所述的方法，其中寄存器是B位寄存器且M≤2B。
7、如权利要求5所述的方法，其中模M是在模M函数中确定的。
8、一种用于产生频率为第一时钟频率的N1/M1的时钟信号的直接数字合成器，具有加法器、寄存器和比较器，其中寄存器和比较器由第一时钟驱动，加法器将N1和寄存器的输出相加，并将和输出到寄存器，寄存器将B位输出到比较器中，并且其中N是可选择的，改进之处包括加法器和寄存器之间的模M电路，并用可变的M比较器取代M1的固定比较器，其中M是可选择的。
9、如权利要求8所述的合成器，其中可变M比较器进一步包括对于每个M的查询正弦表。
10、一种用于产生频率为第一时钟频率的N/M倍的第二时钟的无门数字电路，其中N和M是整数，N≤M/2，该电路包括函数，寄存器和加法器，它们可操作地连接以产生第二时钟，其中N和M是独立地可选择的。
11、如权利要求10所述的数字电路，其中寄存器输出的最高位(MSB)是第二时钟信号。
12、如权利要求10所述的数字电路，进一步包括比较器，所述比较器输出第二时钟作为M、寄存器的输出和第一频率的函数。
13、一种用于从第一频率时钟产生第二频率时钟的数字电路，其中第二频率是第一频率的N/M比率，其中N和M是可调整数，N≤M/2且2B＞M≥(2B-N)，该电路包括：
加法器，一个输入为N，另一个输入来自寄存器；
模M函数，所述函数接收加法器输出；
所述寄存器由第一频率时钟进行时钟控制并接收模M输出，以及，
输出第二频率时钟作为最高位；
其中所述加法器、模M函数和寄存器是B位。
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