CN103607182A - 一种多分量混合信号发生器及多分量混合信号发生方法 - Google Patents

Abstract

本发明公开了一种多分量混合信号发生器及多分量混合信号发生方法，由单片FPGA和模拟电路构成，单片FPGA内嵌有接口单元、时钟发生单元、脉冲逻辑发生单元和相频逻辑发生单元，模拟电路包括脉冲波变换、正弦波混合、全分量叠加3个环节；模拟电路与FPGA连线数与混合信号分量数一致；混合信号包括1个直流分量、若干个脉冲分量和正弦分量，每个分量的幅度、频率、脉宽、初始相位均可设置；所有分量的幅度由微处理器直接设置DAC实现；模拟电路与FPGA连线数与信号分量数相等。本发明特别适合需要波形复杂、多源独立叠加、长运行时间等一个或多个特征的应用场合。本发明可以实现谐波合成，还可升级为多路多分量混合信号发生器。

Description

一种多分量混合信号发生器及多分量混合信号发生方法

（一）技术领域

本发明涉及一种多分量混合信号发生器，混合信号分量包括直流分量以及多个正弦分量和脉冲分量，特别涉及一种波形复杂、多分量独立叠加的混合信号发生器。

（二）背景技术

任意波发生器已其能产生复杂的波形在电子测试及激励模拟方面有着广泛的应用，已经成为一种基础电子测量仪器。任意波形发生器的波形发生电路包括三大部分：用于波形数据传输的外部接口电路（如USN、LAN等），数字逻辑电路和模拟电路。数字逻辑电路由控制逻辑、波形存储器、相位累加器等单元组成DDS电路，以较高速率向模拟电路部分输出波形数据；模拟电路部分由波形变换DAC、幅度设置DAC、低通滤波器、乘法器等单元组成，DAC以相同速率接收数字电路部分输出的波形数据。

任意波形发生器的技术提升主要有三：一是波形变换DAC转换速率的提高及相关高速电路设计，二是波形存储容量的扩充，三是任意波形生成方法及波形数据传输。任意波形数据的来源主要有二：一是直接采集的现实信号时间序列，二是复杂的时间函数等时间间隔抽样后的时间序列。

自然界的信号是复杂的，往往是多个来源的独立信号的混合；根据傅里叶变换原理，单个复杂的周期信号可以展开成多级正弦谐波之和。自然信号用电信号模拟时，往往还带有直流分量和脉动，因此用直流分量、多个脉冲分量和正弦分量的混合可以很好地模拟真实的自然信号。然而任意波形发生器在模拟多个分量混合形成的复杂波形时，无能是在操作便捷程度和波形真实程度上，都存在重大缺陷。

当混合信号的一个或多个参数需要改变时，将使任意波形数据全部变化。计算机首先要重新计算生成新的波形数据，然后通过外部接口将新的波形数据传送到任意波发生器，任意波发生器再将新的波形数据变换为复杂波形。每改变一次参数，就需要重复上述过程一次，操作繁琐，而且需要由计算机辅助，参数改变所需时间长；如果没有计算机辅助，混合信号参数改变几乎无法实现。

若干个独立分量形成的混合信号在时间上可视为一个随机信号。但是由于任意波发生器的波形存储器容量有限，其输出任意波形在时间上仍然是一个周期性信号，且复杂时间函数量化形成会产生截断误差。当任意波发生器长时间输出信号后，因其波形的周期性和截断误差的累计，与独立分量叠加的混合信号理想值相比，会产生失真，时间越长，失真越大。

用多台函数/任意波发生器输出信号叠加可以模拟所需的多分量混合信号。仪器的增多会带来诸多不便；每台仪器时基不同源，随时间增加也会造成叠加信号波形失真加大。

（三）发明内容

本发明的目的在于提供一种特别适合需要波形复杂、多源独立叠加、长运行时间等一个或多个特征的应用场合；当各分量的频率成整数倍关系时，具有谐波合成信号源功能；所有参数均独立设置，参数改变方便快捷的多分量混合信号发生器。

本发明的目的是这样实现的：它是由模拟电路和单片可编程逻辑器件（FPGA/CPLD）构成，可编程逻辑器件内嵌有接口单元、时钟发生单元、脉冲控制逻辑单元和相频控制逻辑单元；接口电路连接微处理器，时钟发生单元连接外部输入时钟，接口电路分别连接脉冲控制逻辑单元和相频控制逻辑单元，时钟发生单元分别连接脉冲控制逻辑单元、相频控制逻辑单元和模拟电路；脉冲控制逻辑单元包括脉冲参数锁存器、脉冲控制逻辑数控振荡器、脉冲控制逻辑相位加法器和数据比较器，时钟发生单元连接脉冲控制逻辑数控振荡器，脉冲控制逻辑数控振荡器连接脉冲控制逻辑相位加法器，脉冲控制逻辑相位加法器连接数据比较器，数据比较器连接模拟电路；相频控制逻辑单元包括相频参数锁存器、相频控制逻辑数控振荡器和相频控制逻辑相位加法器，时钟发生单元连接相频控制逻辑数控振荡器，相频控制逻辑数控振荡器连接相频控制逻辑相位加法器，相频控制逻辑相位加法器连接模拟电路。

本发明还有这样一些技术特征：

1、  所述的时钟发生单元包括锁相环倍频单元和偶数分频单元，外部输入时钟连接锁相环倍频单元，锁相环倍频单元分别连接偶数分频单元、脉冲控制逻辑单元和相频控制逻辑单元，偶数分频单元连接模拟电路；

2、  所述的模拟电路包括脉冲波变换单元、正弦分量混合单元、全分量叠加单元三部分，微处理器连接脉冲波变换单元，脉冲波变换单元和偶数分频单元分别连接正弦分量混合单元，正弦分量混合单元连接全分量叠加单元，全分量叠加单元输出即为最终输出；

3、  所述的脉冲波变换单元包括脉冲波变换二选一模拟开关和脉冲波变换差动放大器，微处理器、脉冲控制逻辑单元和相频控制逻辑单元分别连接脉冲波变换二选一模拟开关，脉冲波变换二选一模拟开关连接脉冲波变换差动放大器，脉冲波变换差动放大器连接正弦分量混合单元；

4、  所述的正弦分量混合单元包括第一级等权重加法器、第一级无源低通滤波器、正弦分量混合二选一模拟开关、正弦分量混合差动放大器和第二级无源低通滤波器，脉冲波变换差动放大器连接第一级等权重加法器，第一级等权重加法器连接第一级无源低通滤波器，第一级无源低通滤波器、偶数分频单元分别连接正弦分量混合二选一模拟开关，正弦分量混合二选一模拟开关连接正弦分量混合差动放大器，正弦分量混合差动放大器连接第二级无源低通滤波器，第二级无源低通滤波器连接全分量叠加单元；

5、  所述的全分量叠加单元包括第二级等权重加法器；第二级无源低通滤波器连接第二级等权重加法器，第二级等权重加法器输出即为最终输出。

本发明所述的多分量混合信号发生器信号发生电路由模拟电路和单片FPGA构成，模拟电路中无须使用模拟乘法器，FPGA无须使用存储器资源。模拟电路可以划分为脉冲波变换、正弦分量混合、全分量叠加三个环节。FPGA内嵌了接口单元、时钟发生单元、K个脉冲控制逻辑单元，N-K-1个相频控制逻辑单元。相频控制逻辑和脉冲控制逻辑均需要使用带相位预置功能的数控振荡器，其工作原理在DDS波形合成技术中有详细论述，因而直接使用。

本发明总分量数定义为任意整数N，通常取为4、8、16、32、40等。混合信号分别由1个直流分量、K个脉冲分量、N-K-1个正弦分量构成，K取值为0到N-1，每个分量的幅度、频率、脉宽、初始相位均可独立设置。

在本发明所述的FPGA中，接口电路将来自微处理器的串行总线转换为内部并行总线BUS，以设置各脉冲控制逻辑单元和相频控制逻辑单元参数；接口单元还引入来自微处理器的全局复位SRST信号。

在本发明所述的FPGA中，时钟发生单元产生两种时钟信号：第一个是高频时钟信号Fsys，它是外部输入时钟经数字锁相环倍频后产生，作为所有脉冲控制逻辑单元和相频控制逻辑单元的系统时钟；第二个是由Fsys经偶数分频后得到的基频方波信号FBAS，作为正弦分量混合时的差频时钟。

在本发明所述的FPGA中，K个脉冲控制逻辑单元电路结构完全相同，脉冲控制逻辑电路由脉冲参数锁存器、脉冲控制逻辑数控振荡器、脉冲控制逻辑相位加法器、数据比较器等组成。脉冲控制逻辑数控振荡器工作时钟为Fsys，由SRST信号同步复位；脉冲控制逻辑数控振荡器的高位输出与相位字相加；脉冲控制逻辑加法器高位输出与脉宽字比较，数据比较器的输出（小于等于逻辑关系）即为所需的脉冲逻辑信号；频率字、相位字和脉宽字由微处理器设置脉冲参数锁存器。当K=0时，表明FPGA中无脉冲控制逻辑单元，混合信号中无脉冲分量。

在本发明所述的FPGA中，N-K-1个相频控制逻辑单元电路结构完全相同，相频控制逻辑电路由相频参数锁存器、相频控制逻辑数控振荡器、相频控制逻辑相位加法器等组成。相频控制逻辑数控振荡器工作时钟为Fsys，由SRST信号同步复位；相频控制逻辑数控振荡器的高位输出与相位字相加；相频控制逻辑加法器的最高位输出即为相频逻辑信号；频率字、相位字由微处理器设置相频参数锁存器。当K=N-1时，表明FPGA中无相频控制逻辑单元，混合信号中无正弦分量。

在本发明所述的模拟电路中，微处理器直接设置一个N通道DAC（也可使用几个DAC并行工作，总通道数为N），输出N个直流信号V_0 ~ N-1， N个脉冲波变换单元二选一模拟开关的公共端分别接N个直流信号V_0 ~ N-1，N个脉冲波变换单元二选一模拟开关的2个输出分别作为脉冲波变换单元差动放大器的2个输入，脉冲波变换单元差动放大器的输出信号分别为AS_0 ~ N-1，N个开关的驱动信号分别为SW_0 ~ N-1。SW₀ 直接来自微处理器，AS₀表征混合信号的直流分量；SW_1 ~ K为K个脉冲逻辑单元信号输出，AS_1 ~ K表征混合信号的K个脉冲分量，当K=0时表明混合信号不包含脉冲分量；SW_K+1 ~ N-1为N-K-1个相频逻辑单元信号输出，AS_K+1 ~ N-1表征混合信号的N-K-1个正弦分量。该部分电路可以视为脉冲波变换环节。

在本发明所述的模拟电路中，N-K-1个相频模拟信号AS_{K+1 ~ N-K-1}经第一级加法器等权重相加，叠加后的信号经第一级无源低通滤波、同相放大后输出到正弦分量混合二选一模拟开关的公共端，基频方波逻辑信号FBAS控制该正弦分量混合二选一模拟开关，开关的2个输出分别作为正弦分量混合差动放大器的2个输入，正弦分量混合差动放大器的输出经第二级无源低通滤波、同相放大后为SINS，SINS混合了所有正弦分量。该部分电路可以视为正弦分量混合环节；如K=N-1，则该环节电路不存在。

在本发明所述的模拟电路中，SINS为第二级加法器的一个输入，AS_0 ~ K分别作为第二级加法器的另外K+1个输入（直流分量和K个脉冲分量）；该加法器的各输入等权重，加法器的输出即为本发明所要发生的多分量混合信号SMIX。该部分电路可视为全分量叠加环节。

在本发明所述的模拟电路中，为产生多正弦分量的混合信号，采用了2级无源低通滤波器滤波。根据信号滤波理论可知：第一级滤波器滤波后的信号可以视为N-K-1个正弦分量叠加；各正弦分量的频率分别为SW_K+1 ~ N-1的频率，各正弦分量的幅度分别为V_K+1 ~ N-1的比例变换，每个分量的相移与由其自身频率及第一级滤波器参数决定；各正弦分量的高次谐波衰减很大，可以视为噪声。第二级滤波器滤波后的信号可以视为N-K-1个正弦分量频率变换后叠加；各正弦分量的频率分别为SW_K+1 ~ N-1频率与基频方波FBAS频率之差，各正弦分量的幅度分别为V_K+1 ~ N-1的比例变换，每个分量的相移与由其自身频率及两级滤波器参数决定。

当本发明所述的混合信号全部分量中不包含正弦分量，该信号即为带有直流偏置的多脉冲分量混合信号源。此时K=N-1，SW_1 ~ N-1全部来自FPGA的N-1个脉冲控制逻辑单元，FPGA中也不需要任何相频逻辑信号发生单元。

当本发明所述的混合信号全部分量中不包含脉冲分量，该信号即为带有直流偏置的多频率分量混合信号源；若各正弦分量的频率成整数倍关系，则混合信号即为带直流偏置的谐波合成信号。此时K=0，SW_1 ~ N-1全部来自FPGA的N-1个相频控制逻辑单元，FPGA中也不需要任何脉冲逻辑信号发生单元。

当将本发明所述的产生多分量混合信号的模拟电路视为一个混合信号模拟变换单元时，可以使多个混合信号模拟变换单元在单片FPGA及微处理器支持下并行工作，成为多通道多分量混合信号发生器。各通道的所有分量均由SRST同步而且采用相同的系统时钟，可实现多通道间混合信号同步。

通过对本混合信号发生器的模拟电路分析可以发现，直流分量和各脉冲分量的幅度增益相同，各正弦分量的幅度增益相同；各脉冲分量的延时特性一致，通常可以忽略；各正弦分量的幅频特性和相频特性一致。因此需要校准的参数包括：直流分量增益、正弦分量增益、正弦分量的幅频特性、正弦分量的相频特性。各参数校准过程如下：

直流分量的幅度增益校准过程如下：通过微处理器设置DAC第0通道的码值，而令DAC所有其他通道码值零、频率为上限，用数字万用表测混合信号输出的直流电压值，经换算可以确定直流分量的增益系数。

正弦分量的幅度增益校准过程如下：通过微处理器设置中第N-1通道的码值，SW_N-1的频率为固定方波FBAS频率加1kHz；令DAC所有其他通道码值零、频率为上限，用数字万用表测混合信号输出的交流电压值，经换算可以确定交流分量的增益系数。

正弦分量的幅频特性校准过程如下：通过微处理器设置V_0 ~ N-2为0，V _N-1为满度值，SW₁至SW_K频率为0，SW_K+1至SW_N-2频率为上限。不断改变的SW_N-1频率值，SW_N-1的频率在基频方波FBAS频率基础上步进（如1kHz）递增，用示波器测量混合信号输出的在不同频率时的交流电压值，经换算可以确定正弦信号的幅频特性。

正弦分量的相频特性校准过程如下：通过微处理器设置V_0 ~ N-2为0，V _N-1为满度值，SW₁至SW_K频率为0，SW_K+1至SW_N-3频率为上限，SW_K+1至SW_N-1的初始相位为零。SW_N-1的频率为基频方波FBAS频率基础上步进（如1kHz）递增，SW_N-2的频率为SW_N-1的频率减去基频方波FBAS的频率，每设置一次SW_N-1的频率，SRST同步一次，用示波器测量混合信号输出和SW_N-2在不同频率条件下的相位差（两者同频），以此确定正弦分量的相频特性。

综上所述，本发明还提供了一种多分量混合信号发生方法，混合信号由1个直流分量、K个脉冲分量、N-K-1个正弦分量组成；信号发生电路由单片FPGA和模拟电路组成，可编程逻辑器件内嵌了接口电路、时钟发生电路及若干路控制逻辑单元，可编程逻辑器件的型号和封装根据混合信号的分量数及分量参数指标来确定，该方法步骤包括：

（1）接口电路将微处理器的串行总线换成内部并行总线，以设置各正弦分量的频率字、相位字，设置各脉冲分量的频率字、相位字、脉宽字，接口电路还从微处理器引入复位信号SRST；

（2）时钟发生电路产生系统时钟Fsys和由Fsys偶数分频产生的基频方波信号FBAS；

（3）K个脉冲控制逻辑单元产生脉冲控制信号SW_1 ~ K，K为0代表混合信号无脉冲分量； K个脉冲控制逻辑单元电路结构完全相同；在每个脉冲控制逻辑单元中，带相位预置功能的脉冲控制逻辑数控振荡器的输入为频率字、相位字、脉宽字，工作时钟为Fsys，复位由SRST实现，脉冲控制逻辑数控振荡器的高位输出与脉宽字比较，数据比较器的输出（小于等于逻辑关系）即是脉冲控制信号；

（4）N-K-1个相频控制逻辑单元产生相频控制信号SW_K+1 ~ N-1，K为N-K-1代表混合信号无正弦分量；N-K-1个相频控制逻辑单元电路结构完全相同；在每个相频控制逻辑单元中，带相位预置功能的相频控制逻辑数控振荡器的输入为频率字和相位字，工作时钟为Fsys，复位由SRST实现，相频控制逻辑数控振荡器的最高位输出即是相频控制信号，对应的正弦分量频率为该相频控制信号与基频方波信号FBAS频率之差。

（5）模拟电路受微处理器和FPGA双重控制；微处理器直接设置N路DAC输出并驱动控制信号SW₀，FPGA输出FBAS并驱动控制信号SW_1 ~ N-1；SW_0 ~ N-1控制直流信号变换产生N个极性变化的模拟信号AS_0 ~ N-1、AS_K+1 ~ N-1经等权重叠加、低通滤波、与FBAS混频、再低通滤波后形成混合所有正弦分量的信号SINS；AS_0 ~ K和SINS经等权重叠加，即产生本发明的多分量混合信号SMIX，所有分量参数均独立设置。

（6）当多个模拟电路在单片FPGA及微处理器支持下并行工作时，即升级成为多通道多分量混合信号发生器，且可实现多通道混合信号同步。

本发明的优势在于：特别适合需要波形复杂、多源独立叠加、长运行时间等一个或多个特征的应用场合；当各分量的频率成整数倍关系时，具有谐波合成信号源功能；当多组模拟电路在单片大容量FPGA控制下并行工作时，本发明可升级为多路多分量混合信号发生器。此外本混合信号发生器的所有参数均独立设置，参数改变方便快捷。

（四）附图说明

图1为本发明的多分量混合信号发生器通用结构框图。

图2为实施本发明的八分量混合信号发生器总体框图。

图3是图2所示的脉冲控制逻辑单元原理框图。

图4是图2所示的单个相频控制逻辑单元原理框图。

图5是图2所示的模拟电路原理框图。

图6为实施本发明的双路八分量混合信号发生器总体框图。

（五）具体实施方式

下面结合附图介绍本发明的两种较佳实施方式。

实施例一：

结合图2，为本发明的第一种较佳实施方式，混合信号由1个直流分量、1个脉冲分量、6个正弦分量叠加而成，共8个分量，其波形发生电路由单片FPGA和模拟电路组成。

在FPGA中，微处理器通过接口电路设置所有分量参数；微处理器还提供全局同步信号SRST；晶振时钟经数字锁相环倍频后输出高频系统时钟Fsys，Fsys通常为280MHz；Fsys经偶数分频后产生频率为140kHz的基频方波信号FBAS。

图3为图2中的脉冲控制逻辑单元结构示意图，其电路工作原理如下： 40Bit的频率字作为数控振荡器工作参数，其工作时钟为Fsys，由SRST信号同步复位；脉冲控制逻辑数控振荡器的高12Bit输出与12Bit相位字相加；脉冲控制逻辑加法器的高10Bit与10Bit的脉宽比较，比较器的小于等于输出即为脉冲逻辑信号SW₁；频率字、相位字、脉宽字由微处理器设置。SW₁正常工作频率范围为0 ~ 100kHz。

图4为图2中的单个相频控制逻辑单元电路结构示意图，FPGA中共有6个相频控制逻辑单元。相频控制逻辑单元电路工作原理如下： 40Bit的频率字作为相频控制逻辑数控振荡器工作参数，其工作时钟为Fsys，由SRST信号同步复位；相频控制逻辑数控振荡器的高12Bit输出与12Bit相位字相加；相频控制逻辑加法器的最高位输出即为相频逻辑信号SW_K+1 ~ N-1中的一个；频率字、相位字由微处理器设置。SW_K+1 ~ N-1工作频率范围为140kHz ~ 240kHz。

图5为图2中的模拟电路原理框图，其工作原理如下：微处理器直接设置一个串行8通道DAC（如DAC8168）产生8个直流分量V_0 ~ 7，8个脉冲波变换单元二选一模拟开关的公共端分别接8个直流信号V_0 ~ 7，8个脉冲波变换单元二选一模拟开关的2个输出分别作为脉冲波变换单元差动放大器的2个输入，脉冲波变换单元差动放大器的输出信号为AS_0 ~ 7，8个开关的驱动信号分别为SW_0 ~ 7。SW₀ 直接来自微处理器，AS₀表征混合信号的直流分量；SW₁ 为脉冲逻辑单元信号输出，AS₁表征混合信号的脉冲分量，SW_2 ~ 7为6个相频逻辑单元信号输出，AS_2 ~ 7表征混合信号的6个正弦分量，AS_2 ~ 7经第一级加法器等权重相加，叠加后的信号经第一级无源低通滤波、同相放大后输出到正弦分量混合二选一模拟开关的公共端，基频方波逻辑信号FBAS_S控制该正弦分量混合二选一模拟开关，2个输出分别作为差动放大器的2个输入，正弦分量混合差动放大器的输出经第二级无源低通滤波、同相放大后为SINS，SINS混合了所有正弦分量。SINS、AS₀、AS₁为第二级等权重加法器的三个输入，加法器等权重叠加后的输出即为本发明所要发生的多分量混合信号SMIX。

实施上述第一种方式的混合信号发生器，使用的元器件有：1个FPGA、1个8通道DAC、3个模拟多路开关、6个四运放、1个8排阻、1个4排阻，以及若干电感、电容、电阻。

上述第一种混合信号发生器的实施方式，也需要直流分量增益系数、正弦分量增益系数、正弦分量的幅频特性、正弦分量的相频特性进行校准，校准方法与前面发明内容部分所述校准方法完全一致。

实施例二：

结合图6，为本发明的第二种较佳实施方式，能产生2路混合信号，每路混合信号由1个直流分量和7个正弦分量构成。单片FPGA中，去掉了脉冲控制逻辑单元，而相频控制逻辑单元增加到14个，每路混合信号对应7个，因此本图中FPGA的数字逻辑电路资源要比图2中FPGA的多。本图中的每个模拟电路与图2中的模拟电路基本相同，差异在于两级加法器的输入个数有变化；本图第一级加法器增加了1个输入，输入为AS_1 ~ 7；第二级加法器减少了1个输入，输入为AS₀ 和SINS。由于2路混合信号各分量均采用同一时钟Fsys和同一全局同步SRST，两路混合信号可以实现同步。

上述第二种双路混合信号发生器的实施方式，需要两个通道信号的直流分量增益系数、正弦分量增益系数、正弦分量的幅频特性、正弦分量的相频特性，校准方法与前面发明内容部分所述校准方法完全一致。

关于在图2和图6中的FPGA选型，FPGA应该在满足本发明所有功能指标的基础上略有剩余，常用的FPGA容量可驱动产生多通道多分量混合信号的。运用QUARTUSE II仿真设计表明：如采用ALTERA公司的FPGA器件EP2C5T144，其资源足够满足驱动4个模拟电路来驱动实现4通道上述八分量混合信号。

以上所述的仅为本发明的具体实施例，并不用于限定本发明的保护范围，凡在本发明精神和原则之内的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种多分量混合信号发生器，其特征在于：它是由模拟电路和单片可编程逻辑器件构成，可编程逻辑器件内嵌有接口单元、时钟发生单元、脉冲控制逻辑单元和相频控制逻辑单元，接口电路连接微处理器，时钟发生单元连接外部输入时钟，接口电路分别连接脉冲控制逻辑单元和相频控制逻辑单元，时钟发生单元分别连接脉冲控制逻辑单元、相频控制逻辑单元和模拟电路；脉冲控制逻辑单元包括脉冲参数锁存器、脉冲控制逻辑数控振荡器、脉冲控制逻辑相位加法器和数据比较器，时钟发生单元连接脉冲控制逻辑数控振荡器，脉冲控制逻辑数控振荡器连接脉冲控制逻辑相位加法器，脉冲控制逻辑相位加法器连接数据比较器，数据比较器连接模拟电路；相频控制逻辑单元包括相频参数锁存器、相频控制逻辑数控振荡器和相频控制逻辑相位加法器，时钟发生单元连接相频控制逻辑数控振荡器，相频控制逻辑数控振荡器连接相频控制逻辑相位加法器，相频控制逻辑相位加法器连接模拟电路。

2.根据权利要求1所述的一种多分量混合信号发生器，其特征在于：所述的时钟发生单元包括锁相环倍频单元和偶数分频单元，外部输入时钟连接锁相环倍频单元，锁相环倍频单元分别连接偶数分频单元、脉冲控制逻辑单元和相频控制逻辑单元，偶数分频单元连接模拟电路。

3.根据权利要求2所述的一种多分量混合信号发生器，其特征在于：所述的模拟电路包括脉冲波变换单元、正弦分量混合单元、全分量叠加单元三部分，微处理器连接脉冲波变换单元，脉冲波变换单元和偶数分频单元分别连接正弦分量混合单元，正弦分量混合单元连接全分量叠加单元，全分量叠加单元输出即为最终输出。

4.根据权利要求3所述的一种多分量混合信号发生器，其特征在于：所述的脉冲波变换单元包括脉冲波变换二选一模拟开关和脉冲波变换差动放大器，微处理器、脉冲控制逻辑单元和相频控制逻辑单元分别连接脉冲波变换二选一模拟开关，脉冲波变换二选一模拟开关连接脉冲波变换差动放大器，脉冲波变换差动放大器连接正弦分量混合单元。

5.根据权利要求4所述的一种多分量混合信号发生器，其特征在于：所述的正弦分量混合单元包括第一级等权重加法器、第一级无源低通滤波器、正弦分量混合二选一模拟开关、正弦分量混合差动放大器和第二级无源低通滤波器，脉冲波变换差动放大器连接第一级等权重加法器，第一级等权重加法器连接第一级无源低通滤波器，第一级无源低通滤波器、偶数分频单元分别连接正弦分量混合二选一模拟开关，正弦分量混合二选一模拟开关连接正弦分量混合差动放大器，正弦分量混合差动放大器连接第二级无源低通滤波器，第二级无源低通滤波器连接全分量叠加单元。

6.根据权利要求5所述的一种多分量混合信号发生器，其特征在于：所述的全分量叠加单元包括第二级等权重加法器；第二级无源低通滤波器连接第二级等权重加法器，第二级等权重加法器输出即为最终输出。

7.根据权利要求1所述的一种多分量混合信号发生方法，其特征在于：混合信号由1个直流分量、K个脉冲分量、N-K-1个正弦分量组成，所有分量参数均独立设置；信号发生电路由单片FPGA和模拟电路组成，可编程逻辑器件内置了接口电路、时钟发生电路及若干路控制逻辑单元，可编程逻辑器件的型号和封装根据混合信号的分量数及分量参数指标来确定，该方法步骤包括：

（1）接口电路将微处理器的串行总线换成内部并行总线，以设置各正弦分量的频率字、相位字，设置各脉冲分量的频率字、相位字、脉宽字，接口电路还从微处理器引入复位信号SRST；

（2）时钟发生电路产生系统时钟Fsys和由Fsys偶数分频产生的基频方波信号FBAS；

（3）K个脉冲控制逻辑单元产生脉冲控制信号SW_1 ~ K，K为0代表混合信号无脉冲分量； K个脉冲控制逻辑单元电路结构完全相同；在每个脉冲控制逻辑单元中，带相位预置功能的脉冲控制逻辑数控振荡器的输入为频率字和相位字，工作时钟为Fsys，复位由SRST实现，脉冲控制逻辑数控振荡器的高位输与脉宽字比较，数据比较器的输出（小于等于逻辑关系）即是脉冲控制信号；

（4）N-K-1个相频控制逻辑单元产生相频控制信号SW_K+1 ~ N-1，K为N-K-1代表混合信号无正弦分量；N-K-1个相频控制逻辑单元电路结构完全相同；在每个相频控制逻辑单元中，带相位预置功能的相频控制逻辑数控振荡器的输入为频率字和相位字，工作时钟为Fsys，复位由SRST实现，相频控制逻辑数控振荡器的最高位输出即是相频控制信号，对应的正弦分量频率为该相频控制信号与基频方波信号FBAS频率之差；

（5）模拟电路受微处理器和FPGA双重控制；微处理器直接设置N路DAC输出并驱动控制信号SW₀，FPGA输出FBAS并驱动控制信号SW_1 ~ N-1；SW_0 ~ N-1控制直流信号变换产生N个极性变化的模拟信号AS_0 ~ N-1、AS_K+1 ~ N-1经等权重叠加、低通滤波、与FBAS混频、再低通滤波后形成混合所有正弦分量的信号SINS；AS_0 ~ K和SINS经等权重叠加，即产生本发明的多分量混合信号SMIX；

（6）当多个模拟电路在单片FPGA及微处理器支持下并行工作时，即升级成为多通道多分量混合信号发生器，且可实现多通道混合信号同步。

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