CN101714875B - 锁相回路电路 - Google Patents

Abstract

一种锁相回路电路，其包含有相位频率检测器、处理模块以及频率产生器。该相位频率检测器根据第一参考信号以及反馈信号来产生多个指示信号，其中该反馈信号是依据该输出信号而产生。该处理模块，耦接至该相位频率检测器，用以根据该多个指示信号以及多个频率信号来产生控制信号，其中该多个频率信号分别具有彼此相同的频率以及彼此相异的相位。该频率产生器，耦接至该处理模块，用以根据该控制信号来产生该多个频率信号，其中该控制信号是依据由该多个频率信号中所选出的特定频率信号而产生。

Description

锁相回路电路

技术领域

本发明是有关于锁相回路电路，尤指一种具有部分数字电路结构(digitalized structure)的锁相回路电路，在抑制其内部漏电流的同时，一并提升锁相回路电路的整体性能。

背景技术

锁相回路(phase-locked loop，PLL)电路为一种被广泛使用的电子电路，锁相回路电路的回路机制使其得以参照不同信号的相位(亦即参考信号以及反馈信号两者的相位)来产生所需的频率信号；而当输入的参考信号与输出的频率信号间的相位关系维持在固定范围之内时，锁相回路电路即达到相位锁定(phase locked)状态。

请参阅图1，图1为传统锁相回路电路100的方块示意图。如图1所示，锁相回路电路100包含有检测电路120、电荷泵(charge bump)130、低通滤波器140以及振荡器150；其中检测电路120通常为相位频率检测器(phase/frequency detector，PFD)，而振荡器150可选用压控振荡器(voltage controlled oscillator，VCO)来加以实施。除此之外，锁相回路100亦可随着设计需求而于电路的不同位置加入除频器(frequencydivider)；例如图1所示的第一除频器110以及第二除频器160，在本图中，第一除频器110的除数表示为N(或可将其参数表示为1/N)而第二除频器160的参数表示为1/M。当参考信号F_ref输入至第一除频器110，第一除频器110会将参考信号F_ref的频率除以N而使得由第一除频器输出的除频后参考信号F_ref-div的频率为参考信号F_ref的1/N。同样地，输出信号F_out经由第二除频器160除频后将产生除频后反馈信号F_fb-div，由于第二除频器160的参数为1/M(如图所示)，可知除频后反馈信号F_fb-div的频率即为输出信号F_out的1/M。

检测电路120检测除频后参考信号F_ref-div以及除频后反馈信号F_fb-div间的相位状态，以依据两输入信号间的相位关系来输出代表相位超前(phaseleading)或代表相位落后(phase lagging)的指示信号；而随着两输入信号(除频后参考信号F_ref-div以及除频后反馈信号F_fb-div)间相位关系的不同，指示信号可为上升信号UP或为下降信号DN。

在锁相回路电路100中，电荷泵130以及低通滤波器140用来依据指示信号来产生控制信号(如电压信号V_ctrl)并将其输入至振荡器150以作为振荡器150的输入信号，如此一来，振荡器150即可依据控制信号V_ctrl的电压大小来产生具有特定频率的输出信号F_out，输出信号F_out的频率可表示为其中F_ref意指参考信号F_ref的频率，N为第一除频器110所代表的除数，而M为第二除频器160所代表的除数。

在锁相回路电路100中，振荡器150依据其控制信号(V_ctrl)来产生具有特定频率/相位的输出信号，一旦控制信号(V_ctrl)的信号质量不佳而无法稳定地维持在所需的电压电平，不准确的控制信号(V_ctrl)将严重影响到输出信号F_out的正确性。比方说，由于在传统的锁相回路电路100之中，电荷泵130、低通滤波器140以及振荡器150皆为模拟电路架构，当第一除频器110所代表的除数(N)很大(亦即1/N很小)，以及/或当输入的参考信号F_ref的频率很低时，将使得检测电路120每次执行比较(comparing operation)其输入信号的时间间隔将拉得很长，而这样的时间间隔将使得控制信号V_ctrl更难维持在准确的电压电平上，严重影响到锁相回路电路100的输出质量。

请参阅图2，图2所示为图1的锁相回路电路100的部分电路架构。如图2所示，低通滤波器140具有一电阻器142以及两电容器144、146。由于锁相回路电路100中低通滤波器140以及电荷泵130的模拟架构使得电压V1的电压电平极易受到电阻器142以及电容器144和146上的漏电流影响，而无法维持在固定的电压电平，使得输入振荡器的控制信号V_ctrl因而具有恶劣的信号质量，导致锁相回路电路100不但性能受到影响，更可能使得输出信号F_out的频率无法等于理论上的

因此，亟需设计出更加的锁相回路电路来解决前述问题。

发明内容

因此，本发明的目的之一即在于解决前述问题，以提供一种具有部分数字化结构的锁相回路电路，在有效抑制电路中漏电流的同时，当输入锁相回路电路的输入信号为低频率信号以及/或当锁相回路电路的前端电路所可能具有的第一除频器其代表的除数N极大时，仍可将输入振荡器的控制信号维持在稳定的状态下，以提升锁相回路电路的精准性。

根据本发明的一实施例，其揭露一种用以产生输出信号的锁相回路电路。该锁相回路电路包含有：相位频率检测器、处理模块以及频率产生器。该相位频率产生器用以依据第一参考信号以及反馈信号来产生多个指示信号，而该反馈信号是依据该输出信号而产生。该处理模块耦接至该相位频率检测器，该处理模块则用以依据该多个检测信号以及多个频率信号来产生控制信号，其中该多个频率信号的频率彼此相同但分别具有相异的相位。该频率产生器耦接至该处理模块，该频率产生器用以依据该控制信号来产生该多个频率信号，其中该输出信号是依据该多个频率信号中所挑选出的特定频率信号来产生。

通过本发明所提供的实施例，先前技术所遭遇的问题可顺利解决或避免且可获得技术上的优点或好处。前述是先概略地描述本发明的技术特征与优点以使后续的发明说明更加易于了解，而本发明额外的技术特征与相关细节描述将于后揭露，并隶属于本发明申请专利范围所主张的范畴。本领域技术人员应可了解本发明所揭露的概念与特定实施例可轻易地作为实现本发明相同目的的其它架构或流程的修改或设计基础，此外，本领域技术人员亦可了解这些设计变化均未背离本发明精神与上述申请专利范围所主张的范畴，故皆属本发明的涵盖范围。

附图说明

图1为传统锁相回路电路的方块示意图。

图2所示为图1的锁相回路电路的部分电路架构。

图3所示为本发明的锁相回路电路的一实施例的方块示意图。

图4为图3的处理模块的一实施例的示意图。

图5为图4的第一处理单元以及第二处理单元的一实施例的示意图。

图6所示为图4的数字模拟转换器以及图3的频率产生器的一实施例的示意图。

图7所示为图4的数字模拟转换器以及图3的频率产生器的另一实施例的示意图。

图8所示为第一参考信号F_ref1、反馈信号F_fb、第一指示信号UP以及第二指示信号DN的一实施例的示意图。

[主要元件标号说明]

100、300       锁相回路电路

110、310       第一除频器

120            检测电路

130            电荷泵

140            低通滤波器

150            振荡器

160、350       第二除频器

142            电阻器

144、146       电容器

360            第三除频器

410            第一处理单元

412            第一取样器

414            第二取样器

416            第一计数器

418            第二计数器

420            第二处理单元

430            数字模拟转换器

630            数字信号至电压信号转换器

640            压控振荡器

730            数字信号至电流信号转换器

740            流控振荡器

具体实施方式

在本专利说明书及上述的申请专利范围当中使用了某些词汇来指称特定的元件。本领域技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及上述的申请专利范围并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及上述的请求项当中所提及的「包含」为一开放式的用语，故应解释成「包含但不限定于」。以外，「耦接」一词在此是包含任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表该第一装置可直接电气连接于该第二装置，或通过其它装置或连接手段间接地电气连接至该第二装置。

请参阅图3，图3所示为本发明的锁相回路电路300的一实施例的方块示意图。如图所示，锁相回路电路300包含(但不限定于)第一除频器310、相位频率检测器(phase/frequency detector，PFD)320、处理模块330、频率产生器340、第二除频器350以及第三除频器360。在本实施例中，第一除频器所代表的除数表示为N；当第二参考信号F_ref输入至第一除频器310时，第一除频器310即将第二参考信号F_ref的频率除以N以输出具有频率为F_ref/N的第一参考信号F_ref1。相位频率检测器320耦接于第一除频器310，用以依据第一参考信号F_ref1以及反馈信号F_fb来产生多个指示信号S_ind，这些指示信号中包含有第一指示信号UP以及第二指示信号DN，且输入至相位频率检测器320的另一个输入信号(反馈信号F_fb)是经由将输出信号S_out经由第三除频器360除频而生。

换言之，相位频率检测器320经由第三除频器360接收频率为

的反馈信号来当作其中一个输入信号，其中S_out表示了输出信号S_out的频率，而M为第三除频器360所代表的除数。

处理模块330，耦接至相位频率检测器320，用来产生控制信号S_ctrl以控制频率产生器340，而频率产生器340可使用可控制式振荡器(controllableoscillator)来加以实施。在本实施例中，处理模块330根据所输入的指示信号S_ind以及多个频率信号S_clk来产生控制信号S_ctrl；而多个频率信号S_clk皆由频率产生器340而产生，通过这些频率信号S_clk，处理模块330得以对由相位频率检测器320输出的指示信号S_ind进行取样(sampling)以据此产生控制信号S_ctrl。

在本发明中，频率产生器340为环形振荡器(ring oscillator)，而这些经由环形振荡器340产生的多个频率信号间，彼此的频率相同，但各自具有相异的相位。由于环形振荡器的相关运作及其架构为本领域技术人员所熟知，其细节在此省略而不再赘述。

如图3所示，第二除频器350耦接于频率产生器340(环形振荡器)，且该第二除频器350代表了除数P。当第二除频器350接收到特定频率信号S_clk’，第二除频器350即进行除频运算而据此产生输出信号S_out，换言之，输出信号S_out的频率即为将特定频率信号S_clk’除以P，而特定频率信号S_clk’为由频率产生器340所产生的多个频率信号S_clk中所选取出来的一个频率信号。

然而请注意到，在本发明中，除频器为选择性的元件，(如第二除频器350)，比方说，第二除频器350用以降低特定频率信号S_clk’的频率以使得输出信号S_out具有适当的频率()。也就是说，输出信号S_out也是依据频率产生器340产生的其中一个频率信号S_clk’，而P则表示了第二除频器350的除数大小。

此外，在锁相回路电路300中还包含有第三除频器360，其除数表示为M。如图所示，第三除频器360对输出信号S_out进行除频来产生反馈信号F_fb并将其输入至相位频率检测器320，因此反馈信号F_fb的频率表示为

然而，在本发明的其它实施例中，亦可不使用第二除频器350，而因此直接将第三除频器360耦接至频率产生器340来产生反馈信号F_fb。在此变化例中，反馈信号F_fb的频率即为S_clk’为特定频率信号S_clk’的频率而M为第三除频器360所表示的除数，而由于在此变化例中省略了第二除频器350的设置，特定频率信号S_clk’在这里即为锁相回路电路的输出信号。而这些设计变化皆遵守本发明的发明精神，而属于本发明的设计范畴之中。

请留意到，第三除频器360亦为选择性的元件，可依据不同的设计需求来决定是否设置。除此之外，若依据设计需求，锁相回路电路300所产生的输出信号为具有高频的频率信号，此时可选择使用第三除频器360来将输出信号的频率降低以作为与另一输入信号(第一参考信号F_ref1)相匹配的输入信号，以为相位频率检测器430所用。

值得注意的是，图3所绘示的电路方块图仅为说明之用，而不为本发明的限制条件之一。本发明的锁相回路电路亦具有不同的实施方式以及不同的电路配置，而这些设计变化亦属于本发明的范畴之中。举例来说，图3中的三个除频器310、350以及360皆为选择型的元件，可随着不同的设计需求或不同的应用面而选行性地将这些除频器移除。

请参阅图4与图5来看图3，图4为图3的处理模块330的一实施例的示意图；图5为图4的第一处理单元410以及第二处理单元420的一实施例的示意图。如图4所示，处理模块330包含有(但不限定于)第一处理单元410、第二处理单元420以及数字模拟转换器(digital to analog converter)。如图5所示，第一处理单元410包含(但不限定于)有第一取样器412、第一计数器、第二取样器，以及第二计数器。其中第一处理单元410用以根据多个频率信号S_clk来对指示信号S_ind进行取样以据此分别产生多个计算值。

在本实施例中，第二处理单元420使用加法单元来实施之，第二处理单元420，耦接至第一处理单元410以及数字模拟转换器430，用以根据这些计算值来产生数字控制信号S_ctrl-dig。除此之外，在本实施例中，数字模拟转换器430将数字控制信号S_ctrl-dig转为模拟形式的控制信号S_ctrl以控制频率产生器340的运作。

然而，在本发明的一实施例中，频率产生器340可选用任一压控振荡器(voltage controlled oscillator，VCO)来加以实施，以接收由前端电路元件所产生的模拟形式的电压信号Vctrl。请参阅图6，图6所示为图4的数字模拟转换器430以及图3的频率产生器340的一实施例的示意图。如图6所示，在本实施例中当数字模拟转换器630为数字信号至电压信号转换器(digital-to-voltage converter)时，振荡器640则选用压控振荡器来相匹配。

另一方面，于本发明的又另一实施例中，频率产生器340亦可使用不同的流控振荡器(current-controlled oscillator，ICO)来加以实施。请参阅图7，图7所示为图4的数字模拟转换器430以及图3的频率产生器340的另一实施例的示意图。如图所示，当振荡器740采用流控振荡器来加以实施时，其前端的数字模拟转换器730此时则选用数字信号至电流信号转换器(digital-to-current converter)来加以实施。

如图4与图5图所示，第一取样器412依据多个频率信号S_clk对指示信号S_ind中的第一指示信号UP进行取样，以产生第一取样值，而第一计数器414耦接至第一取样器412，第一计数器414会计算第一取样值中具有预定逻辑电平的第一取样值的个数(比方说，计数第一取样值中为逻辑“1”的第一取样值的个数)以将其个数总和作为第一计算值C_UP。相似地；如图5所示，第二取样器另根据频率信号S_clk而对指示信号S_ind中的第二指示信号DN进行取样来产生第二取样值，而第二计数器418计算第二取样值中具有预定逻辑电平(如逻辑“1”)的第二取样值的数目并将其加总来产生第二计算值C_DN。

请参照图5来看图8，图8所示为第一参考信号F_ref1、反馈信号F_fb、第一指示信号UP以及第二指示信号DN的一实施例的示意图。如图所示，第一计数器414被使用来计数第一取样值中具有高逻辑电平的数目来产生第一计算值C_UP，而第二计数器418被使用来计数第二取样值中具有高逻辑电平的的第二取样值的数目以产生第二计算值C_DN。

此外，请注意到，在本实施例中，第一取样器414在计数每CN个第一取样值之后会加以重置，而第二取样值416的重置亦相仿(每CN个第二取样值之后重置)。而CN为可为设计者所设定的正整数。另一方面，第二处理单元420依据每CN个第一计算值与每CN个第二取样值之间差异来据此产生前述的数字形式的控制信号S_ctrl-dig。

举例来说，倘若将CN设定为13，且将第一取样器412与第二取样器416分别于每CN个取样值之后进行重置，则如图8所示，由于第一参考信号F_ref1的相位领先于反馈信号F_fb的相位，且第一计数器414所计数到在13个第一取样值中具有高逻辑电平的第一取样值的数目的总和为“4”(亦即CUP为4)，而第二计数器418所计数到的于13个第二取样值中具有高逻辑电平的第二记数值的数目总和(CDN)为“0”。也就是说，第二处理单元420可执行一加法运算在求出每CN个第一取样值(第二取样值)中，第一计算值CUP与第二计算值CDN的差值并据此产生数字控制信号S_ctrl-dig。而数字控制信号S_ctrl-dig可表示如下：

S_ctrl-div(n+1)＝S_ctrl-div(n)+C_UP-C_DN    (1)

在第1式中，(C_UP-C_DN)表示了第一参考信号F_ref1所欲加以调整的程度，此外，由于取样器于每CN个取样值之后进行重置，故(C_UP-C_DN)必须不大于CN。此关系式表示如第2式。

(C_UP-C_DN)≤CN    (2)

请注意到，前述的揭露仅为方便说明之用而不为本发明的限制。经由适当的设计调整之后，第一计数器414与第二计数器418可用来分别计数取样值中具有较低逻辑电平的数目。在前述的设计变化中，仍可经由计算两指示信号(第一指示信号UP以及第二指示信号DN)之间的差异来得到所需的控制信号。这些设计变化符合本发明的精神且属于本发明的设计范畴之中。

如图5所示，在此实施例中，第一取样器412依据频率信号S_clk来对第一指示信号UP进行取样，而这些频率信号之间彼此的频率相同但是相位相异，且前述频率信号S_CLK皆由频率产生器340所生。而为了产生更精准的控制信号S_ctrl，本发明中的频率产生器340使用了环形振荡器以通过环形振荡器的电路特性来产生同一个频率下更多的频率信号来作为对第一指示信号与对第二指示信号进行取样的取样信号。

由于前述的实施例中是使用频率产生器340产生的频率信号S_clk来当作取样所需的取样信号，当环形振荡器340使用A个反向器(inverter)来将以实施时，则每两个取样信号(S_clk)之间的间隔将可表示为其中clockgenerator_freq代表频率信号S_clk的频率，而A表示环形振荡器340于一个周期之中所产生的相位数目。

此外，当数字模拟产生器430如图6所示为数字信号至电压信号转换器时，则控制信号Sctrl可表示如式3：

S_ctrl＝V_base+S_ctrl-dig*K_dv    (3)

在第3式中，V_base为电压常数(其为选择性存在的常数)，而K_dv表示了此时数字信号至电压信号转换器630的增益值。由于前述提及的数字信号至电压信号转换器、压控振荡器、数字信号至电流信号转换器以及流控振荡器的内部电路架构并不为本发明的重点所在且其运作为本领域技术人员所熟知，在此便不加以赘述。

简而言之，当频率产生器340选用了压控振荡器来加以实施，且其增益值表示为K_vco，此时锁相回路电路300的频宽(bandwidth)可表示如下述第4式：

$\mathrm{PLL}\_\mathrm{Bandwidth}=\mathrm{CN}*K_{\mathrm{dv}}*K_{\mathrm{vco}}*\frac{1}{P}*\frac{1}{M}---\left(4\right)$

而其中锁相回路电路300于每次运作时可改变的最大频率变化必须小于

以数学式式5表现如下：

$\mathrm{CN}*K_{\mathrm{dv}}*K_{\mathrm{vco}}*\frac{1}{P}*\frac{1}{M}<\frac{1}{10}*F_{\mathrm{ref}}*\frac{1}{N}---\left(5\right)$

总结来说，本发明的锁相回路电路可有效抑制于锁相回路电路中油于电路特性所导致的漏电流，通过使用数字化的电路设计概念将部分的电路数字化(如第一处理单元410与第二处理单元420)，使得锁相回路电路300得以产生具有精确电压电平的控制信号S_ctrl以改善锁相回路电路的输出信号质量。通过将其部分内部电路数字化，本发明的锁相回路电路得以改善输出信号S_out的准确性。

相较于传统的锁相回路电路，当锁相回路电路300由于第二参考信号的频率过低以及/或者当第一除频器所具有的除数过大时，仍可正确锁相而产生所希冀的高质量信号。

以上所述仅为本发明的较佳实施例，凡依本发明权利要求范围所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (9)

1.一种锁相回路电路，用以产生输出信号，该锁相回路包含有：

相位频率检测器，用以根据第一参考信号以及反馈信号以产生多个指示信号，其中该反馈信号是依据该输出信号而产生；

处理模块，耦接至该相位频率检测器，用以根据该多个指示信号以及多个频率信号以产生控制信号，其中该多个频率信号分别具有彼此相同的频率以及彼此相异的相位；以及

频率产生器，耦接至该处理模块，用以根据该控制信号来产生该多个频率信号，其中该控制信号是依据由该多个频率信号中所选出的特定频率信号而产生。

2.根据权利要求1所述的锁相回路电路，其中该处理模块包含有：

第一处理单元，耦接至该相位频率检测器，用以依据该多个频率信号来产生分别对应于该多个指示信号的多个计算值；

第二处理单元，耦接于该第一处理单元，用以依据该多个计算值以产生数字控制信号；以及

数字模拟转换器，耦接至该第二处理单元，用以将该数字控制信号转换为控制信号，以及将该控制信号传送至该频率产生器。

3.根据权利要求2所述的锁相回路电路，其中该第一处理单元包含有：

第一取样器，用以依据该多个频率信号来对该多个指示信号中的第一指示信号进行取样以产生多个第一取样值；

第二取样器，用以依据该多个频率信号来取样该多个指示信号中的第二指示信号以产生多个第二取样值；

第一计数器，耦接至该第一取样器，用以计数该多个第一取样值中具有预定逻辑电平的第一取样值的数目以产生该多个计算值中的第一计算值，其中该第一计数器于每N个第一取样值之后重置；以及

第二计数器，耦接至该第二取样器，用以计数该多个第二取样值中具有预定逻辑电平的第二取样值的数目，以产生该多个计算值中的第二计算值，其中该第二计数器于每N个第二取样值之后重置，且N为整数；其中该第二处理单元依据每N个第一取样值所产生的该第一计算值的数目以及每N个第二取样值所产生的该第二计算值的数目间的差值来产生该数字控制信号。

4.根据权利要求2所述的锁相回路电路，其中该频率产生器为环形振荡器。

5.根据权利要求4所述的锁相回路电路，其中该环形振荡器为压控振荡器，以及该数字模拟转换器为数字信号至电压信号转换器。

6.根据权利要求4所述的锁相回路电路，其中该环形振荡器为流控振荡器，以及该数字模拟转换器为数字信号至电流信号转换器。

7.根据权利要求1所述的锁相回路电路，其还包含除频器，耦接于该相位频率检测器，用以对第二参考信号进行除频以产生该第一参考信号。

8.根据权利要求1所述的锁相回路电路，其还包含除频器，耦接至该频率产生器以及该相位频率检测器，用以对该输出信号除频以产生该反馈信号。

9.根据权利要求1所述的锁相回路电路，其还包含除频器，耦接至该频率产生器，用以对该特定频率信号除频以产生该输出信号。

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