JPH10242762A - ダイレクトデジタルシンセサイザ発振器 - Google Patents
ダイレクトデジタルシンセサイザ発振器Info
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- JPH10242762A JPH10242762A JP3798197A JP3798197A JPH10242762A JP H10242762 A JPH10242762 A JP H10242762A JP 3798197 A JP3798197 A JP 3798197A JP 3798197 A JP3798197 A JP 3798197A JP H10242762 A JPH10242762 A JP H10242762A
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Abstract
(57)【要約】
【課題】 波形形成部分とフィルタ部分を別の周波数の
クロックで駆動し、スプリアスの少ない出力を得るダイ
レクトデジタルシンセサイザ発振器を提供する。 【解決手段】 クロック生成部１５は、周波数データｆ
Ｄと基準クロックＣＬＫとを入力し、入力した周波数デ
ータｆＤの指示する発振信号であって、スプリアスの除
去が容易な発振信号を生成するために波形生成部１０に
与える最適な周波数の第１のクロックＣＫ１を基準クロ
ックＣＬＫを利用して生成するとともに、波形生成部１
０が生成する波形をスイッチドキャパシタフィルタ１４
で最適に濾波して所望の発振信号を得るのに最適なスイ
ッチドキャパシタフィルタ１４のカットオフ周波数など
のフィルタ特性を選択し、そのフィルタ特性を実現させ
るためのスイッチング用の第２のクロックＣＫ２を基準
クロックＣＬＫを利用して生成する。
クロックで駆動し、スプリアスの少ない出力を得るダイ
レクトデジタルシンセサイザ発振器を提供する。 【解決手段】 クロック生成部１５は、周波数データｆ
Ｄと基準クロックＣＬＫとを入力し、入力した周波数デ
ータｆＤの指示する発振信号であって、スプリアスの除
去が容易な発振信号を生成するために波形生成部１０に
与える最適な周波数の第１のクロックＣＫ１を基準クロ
ックＣＬＫを利用して生成するとともに、波形生成部１
０が生成する波形をスイッチドキャパシタフィルタ１４
で最適に濾波して所望の発振信号を得るのに最適なスイ
ッチドキャパシタフィルタ１４のカットオフ周波数など
のフィルタ特性を選択し、そのフィルタ特性を実現させ
るためのスイッチング用の第２のクロックＣＫ２を基準
クロックＣＬＫを利用して生成する。
Description
【０００１】
【発明の属する技術分野】この発明は、入力した周波数
データを基準クロックに同期して位相累算器により累積
加算し、累積加算値をアドレス指定値として波形メモリ
の該当するアドレスから格納されていたデータを波形デ
ータとして出力し、この波形データをＤ／Ａ変換器でＤ
／Ａ変換し、Ｄ／Ａ変換した出力から不要波（スプリア
ス）を除去して所望の発振出力信号を出力するダイレク
トデジタルシンセサイザ発振器に関する。
データを基準クロックに同期して位相累算器により累積
加算し、累積加算値をアドレス指定値として波形メモリ
の該当するアドレスから格納されていたデータを波形デ
ータとして出力し、この波形データをＤ／Ａ変換器でＤ
／Ａ変換し、Ｄ／Ａ変換した出力から不要波（スプリア
ス）を除去して所望の発振出力信号を出力するダイレク
トデジタルシンセサイザ発振器に関する。
【０００２】
【従来の技術】図２は、この種のダイレクトデジタルシ
ンセサイザ発振器（ＤＤＳ発振器）の従来例を示すブロ
ック図である。このダイレクトデジタルシンセサイザ発
振器２００は、位相累算器２１と、波形メモリ２２と、
Ｄ／Ａ変換器２３とを含む波形生成部２０と、フィルタ
２４とから構成されている。位相累算器２１は、周波数
データｆＤを入力し、入力した周波数データｆＤを基準
クロックＣＬＫ（周波数ｆ（Ｃ））に同期して累積加算
し、累積加算値を発振出力信号（周波数ｆ（Ｕ））の位
相情報として出力する。
ンセサイザ発振器（ＤＤＳ発振器）の従来例を示すブロ
ック図である。このダイレクトデジタルシンセサイザ発
振器２００は、位相累算器２１と、波形メモリ２２と、
Ｄ／Ａ変換器２３とを含む波形生成部２０と、フィルタ
２４とから構成されている。位相累算器２１は、周波数
データｆＤを入力し、入力した周波数データｆＤを基準
クロックＣＬＫ（周波数ｆ（Ｃ））に同期して累積加算
し、累積加算値を発振出力信号（周波数ｆ（Ｕ））の位
相情報として出力する。
【０００３】波形メモリ２２は、位相累算器２１が出力
した位相情報をアドレス指定値として受け取り、該当す
るアドレスに格納されていたデータを波形データとして
出力する。Ｄ／Ａ変換器２３は、波形メモリ２２からの
波形データを入力し、その波形データを基準クロックＣ
ＬＫに同期してＤ／Ａ変換する。フィルタ２４は、Ｄ／
Ａ変換器２３の出力を入力し、入力したＤ／Ａ変換器２
３の出力から不要波（スプリアス）を除去するようにＤ
／Ａ変換器２３の出力を濾波する。
した位相情報をアドレス指定値として受け取り、該当す
るアドレスに格納されていたデータを波形データとして
出力する。Ｄ／Ａ変換器２３は、波形メモリ２２からの
波形データを入力し、その波形データを基準クロックＣ
ＬＫに同期してＤ／Ａ変換する。フィルタ２４は、Ｄ／
Ａ変換器２３の出力を入力し、入力したＤ／Ａ変換器２
３の出力から不要波（スプリアス）を除去するようにＤ
／Ａ変換器２３の出力を濾波する。
【０００４】上述の構成によるダイレクトデジタルシン
セサイザ発振器２００では、Ｎを正整数とするとき、周
波数Ｘに関してそのレベルが関数｜ＳＩＮ（Ｘ）／
（Ｘ）｜で表される周波数がＮ・ｆ（Ｃ）±ｆ（Ｕ）の
スプリアスが発生する。これを具体的に示したのが図３
のグラフである。すなわち、これは、ｆ（Ｃ）＝４６Ｍ
Ｈｚでｆ（Ｕ）＝１７ＭＨｚの場合のスプリアス特性を
示す概念図である。スプリアスは、４６ＭＨｚ±１７Ｍ
Ｈｚ（６３ＭＨｚと２９ＭＨｚ）、２×４６ＭＨｚ±１
７ＭＨｚ（１０９ＭＨｚと７５ＭＨｚ）、３×４６ＭＨ
ｚ±１７ＭＨｚ（１５５ＭＨｚと１２１ＭＨｚ）等のよ
うに発生する。
セサイザ発振器２００では、Ｎを正整数とするとき、周
波数Ｘに関してそのレベルが関数｜ＳＩＮ（Ｘ）／
（Ｘ）｜で表される周波数がＮ・ｆ（Ｃ）±ｆ（Ｕ）の
スプリアスが発生する。これを具体的に示したのが図３
のグラフである。すなわち、これは、ｆ（Ｃ）＝４６Ｍ
Ｈｚでｆ（Ｕ）＝１７ＭＨｚの場合のスプリアス特性を
示す概念図である。スプリアスは、４６ＭＨｚ±１７Ｍ
Ｈｚ（６３ＭＨｚと２９ＭＨｚ）、２×４６ＭＨｚ±１
７ＭＨｚ（１０９ＭＨｚと７５ＭＨｚ）、３×４６ＭＨ
ｚ±１７ＭＨｚ（１５５ＭＨｚと１２１ＭＨｚ）等のよ
うに発生する。
【０００５】このようなスプリアスは、図２のダイレク
トデジタルシンセサイザ発振器２００のフィルタ２４に
よって除去あるいは軽減は可能である。すなわち、出力
最高周波数ｆ（Ｕ）ＭＡＸとｆ（Ｃ）−ｆ（Ｕ）の差が
ある程度あれば急峻な低域通過フィルタ（ＬＰＦ）によ
りスプリアスは除去可能である。発振出力信号の周波数
ｆ（Ｕ）が基準クロックの周波数ｆ（Ｃ）に近くなる
程、急峻なフィルタが必要となり、発振出力信号の周波
数ｆ（Ｕ）が基準クロックの周波数ｆ（Ｃ）に比較して
離れている程、フィルタの急峻さ（次数）は少なくてよ
い。
トデジタルシンセサイザ発振器２００のフィルタ２４に
よって除去あるいは軽減は可能である。すなわち、出力
最高周波数ｆ（Ｕ）ＭＡＸとｆ（Ｃ）−ｆ（Ｕ）の差が
ある程度あれば急峻な低域通過フィルタ（ＬＰＦ）によ
りスプリアスは除去可能である。発振出力信号の周波数
ｆ（Ｕ）が基準クロックの周波数ｆ（Ｃ）に近くなる
程、急峻なフィルタが必要となり、発振出力信号の周波
数ｆ（Ｕ）が基準クロックの周波数ｆ（Ｃ）に比較して
離れている程、フィルタの急峻さ（次数）は少なくてよ
い。
【０００６】
【発明が解決しようとする課題】上述した従来のダイレ
クトデジタルシンセサイザ発振器は、必然的に生じるス
プリアスを除去あるいは軽減するために基準クロックの
周波数を高くしたり、Ｄ／Ａ変換器の後段のフィルタを
高次のフィルタにすることを考慮してきたが、基準クロ
ックの周波数を高くすることは、位相累算器や波形メモ
リ等の論理回路の動作周波数等により制限を受けるとい
う問題があり、また、低い発振出力信号に対してや目的
によっては高い周波数の基準クロックや急峻なフィルタ
は必要でないという不合理な問題が生じている。この発
明は、上述の課題を解決すべくなされたものであって、
位相累算器や波形メモリ等の論理回路の動作周波数に適
合する周波数のクロックによって、スプリアスを除去し
易い信号を形成し、その信号からスプリアスを除去する
のに最適なフィルタでその信号を濾波するダイレクトデ
ジタルシンセサイザ発振器を提供することを目的とす
る。
クトデジタルシンセサイザ発振器は、必然的に生じるス
プリアスを除去あるいは軽減するために基準クロックの
周波数を高くしたり、Ｄ／Ａ変換器の後段のフィルタを
高次のフィルタにすることを考慮してきたが、基準クロ
ックの周波数を高くすることは、位相累算器や波形メモ
リ等の論理回路の動作周波数等により制限を受けるとい
う問題があり、また、低い発振出力信号に対してや目的
によっては高い周波数の基準クロックや急峻なフィルタ
は必要でないという不合理な問題が生じている。この発
明は、上述の課題を解決すべくなされたものであって、
位相累算器や波形メモリ等の論理回路の動作周波数に適
合する周波数のクロックによって、スプリアスを除去し
易い信号を形成し、その信号からスプリアスを除去する
のに最適なフィルタでその信号を濾波するダイレクトデ
ジタルシンセサイザ発振器を提供することを目的とす
る。
【０００７】
【課題を解決するための手段】前述した課題を解決する
ために、第１の発明は、与えられる周波数データを第１
のクロックに同期して累積加算し、その累積加算値を出
力する位相累算器と、前記位相累算器が出力した前記累
積加算値をアドレス指定値として受け取り、前記アドレ
ス指定値に該当するアドレスに格納されているデータを
波形データとして出力する波形メモリと、前記波形メモ
リからの前記波形データを前記第１のクロックに同期し
てＤ／Ａ変換するＤ／Ａ変換器と、第２のクロックに従
ってキャパシタをスイッチングして形成したフィルタ特
性によって、前記Ｄ／Ａ変換器の出力を濾波するスイッ
チドキャパシタフィルタと、前記周波数データによって
設定される発振出力信号であって、それからスプリアス
を除去することが容易な発振信号を生成するために、前
記位相累算器と前記Ｄ／Ａ変換器とに与えるべき最適な
周波数の第１のクロックを基準クロックを利用して生成
するとともに、前記第１のクロックに基づいて生成され
た信号を前記スイッチドキャパシタフィルタによって濾
波し、前記Ｄ／Ａ変換器の出力からスプリアスを除去し
て所望の発振出力信号を得るのに最適なスイッチドキャ
パシタフィルタのフィルタ特性を実現させるためのスイ
ッチング用の第２のクロックを前記基準クロックを利用
して生成するクロック生成部とを有する。
ために、第１の発明は、与えられる周波数データを第１
のクロックに同期して累積加算し、その累積加算値を出
力する位相累算器と、前記位相累算器が出力した前記累
積加算値をアドレス指定値として受け取り、前記アドレ
ス指定値に該当するアドレスに格納されているデータを
波形データとして出力する波形メモリと、前記波形メモ
リからの前記波形データを前記第１のクロックに同期し
てＤ／Ａ変換するＤ／Ａ変換器と、第２のクロックに従
ってキャパシタをスイッチングして形成したフィルタ特
性によって、前記Ｄ／Ａ変換器の出力を濾波するスイッ
チドキャパシタフィルタと、前記周波数データによって
設定される発振出力信号であって、それからスプリアス
を除去することが容易な発振信号を生成するために、前
記位相累算器と前記Ｄ／Ａ変換器とに与えるべき最適な
周波数の第１のクロックを基準クロックを利用して生成
するとともに、前記第１のクロックに基づいて生成され
た信号を前記スイッチドキャパシタフィルタによって濾
波し、前記Ｄ／Ａ変換器の出力からスプリアスを除去し
て所望の発振出力信号を得るのに最適なスイッチドキャ
パシタフィルタのフィルタ特性を実現させるためのスイ
ッチング用の第２のクロックを前記基準クロックを利用
して生成するクロック生成部とを有する。
【０００８】このような構成によれば、この発明のダイ
レクトデジタルシンセサイザ発振器においては、位相累
算器や波形メモリ等の論理回路の動作周波数に適合する
周波数の第１のクロックでこれらの回路を駆動すること
により、スプリアスの除去が容易な最適な信号波形を形
成でき、また、形成された信号波形からスプリアスを濾
波して除去するために、前記第１のクロックに拘束され
ることのない最適な周波数の第２のクロックで駆動する
最適な特性を持ったスイッチドキャパシタフィルタを構
成することができる。
レクトデジタルシンセサイザ発振器においては、位相累
算器や波形メモリ等の論理回路の動作周波数に適合する
周波数の第１のクロックでこれらの回路を駆動すること
により、スプリアスの除去が容易な最適な信号波形を形
成でき、また、形成された信号波形からスプリアスを濾
波して除去するために、前記第１のクロックに拘束され
ることのない最適な周波数の第２のクロックで駆動する
最適な特性を持ったスイッチドキャパシタフィルタを構
成することができる。
【０００９】また、第２の発明は、前記クロック生成部
が前記基準クロックを分周して、前記第１，第２のクロ
ックを生成する分周制御器から構成され、前記第１のク
ロックは、前記位相累算器、波形メモリ、Ｄ／Ａ変換器
の論理回路の動作周波数に適合し、これら回路がスプリ
アスを除去し易い信号を形成するのを可能にさせる周波
数を有し、前記第２のクロックは、前記回路が形成した
信号からスプリアスを除去するのに最適なフィルタを形
成するのに適した周波数を有する。また、第３の発明
は、前記クロック生成部が前記各周波数データに対応し
て生成すべき第１，第２のクロックのデータをメモリに
予め格納し、前記各周波数データが与えられたときに、
それに対応するデータをメモリから読み出して第１，第
２のクロックを生成する。
が前記基準クロックを分周して、前記第１，第２のクロ
ックを生成する分周制御器から構成され、前記第１のク
ロックは、前記位相累算器、波形メモリ、Ｄ／Ａ変換器
の論理回路の動作周波数に適合し、これら回路がスプリ
アスを除去し易い信号を形成するのを可能にさせる周波
数を有し、前記第２のクロックは、前記回路が形成した
信号からスプリアスを除去するのに最適なフィルタを形
成するのに適した周波数を有する。また、第３の発明
は、前記クロック生成部が前記各周波数データに対応し
て生成すべき第１，第２のクロックのデータをメモリに
予め格納し、前記各周波数データが与えられたときに、
それに対応するデータをメモリから読み出して第１，第
２のクロックを生成する。
【００１０】さらに、第４の発明は、前記周波数データ
によって設定される発振出力信号の周波数をｆＵとし、
前記第１のクロックの周波数をｆＣＫ１とし、Ｎを正整
数とすると、前記スイッチドキャパシタフィルタがＮ・
ｆＣＫ１±ｆＵの周波数のスプリアスを除去するように
前記第２のクロックでスイッチングされる。
によって設定される発振出力信号の周波数をｆＵとし、
前記第１のクロックの周波数をｆＣＫ１とし、Ｎを正整
数とすると、前記スイッチドキャパシタフィルタがＮ・
ｆＣＫ１±ｆＵの周波数のスプリアスを除去するように
前記第２のクロックでスイッチングされる。
【００１１】
【発明の実施の形態】以下、この発明の実施の形態につ
いて添付図面に基づいて説明する。図１はこの発明に係
わるダイレクトデジタルシンセサイザ発振器の実施の形
態を示すブロック図である。このダイレクトデジタルシ
ンセサイザ発振器１００は、波形生成部１０と、スイッ
チドキャパシタフィルタ１４と、クロック生成部１５と
から構成されている。波形生成部１０は、位相累算器１
１と、波形メモリ１２と、Ｄ／Ａ変換器１３とから構成
されているが、これらは、図２の従来のダイレクトデジ
タルシンセサイザ発振器２００の波形生成部２０の位相
累算器２１と、波形メモリ２２と、Ｄ／Ａ変換器２３と
それぞれ同じ構成をしていてもよい。
いて添付図面に基づいて説明する。図１はこの発明に係
わるダイレクトデジタルシンセサイザ発振器の実施の形
態を示すブロック図である。このダイレクトデジタルシ
ンセサイザ発振器１００は、波形生成部１０と、スイッ
チドキャパシタフィルタ１４と、クロック生成部１５と
から構成されている。波形生成部１０は、位相累算器１
１と、波形メモリ１２と、Ｄ／Ａ変換器１３とから構成
されているが、これらは、図２の従来のダイレクトデジ
タルシンセサイザ発振器２００の波形生成部２０の位相
累算器２１と、波形メモリ２２と、Ｄ／Ａ変換器２３と
それぞれ同じ構成をしていてもよい。
【００１２】位相累算器１１は、周波数データｆＤを入
力し、入力した周波数データｆＤを第１のクロックＣＫ
１に同期して累積加算し、累積加算値を発振出力信号の
位相情報として出力する。波形メモリ１２は、位相累算
器１１が出力した位相情報をアドレス指定値として受け
取り、該当するアドレスに格納されていたデータを波形
データとして出力する。Ｄ／Ａ変換器１３は、波形メモ
リ１２からの波形データを入力し、その波形データを第
１のクロックＣＫ１に同期してＤ／Ａ変換する。スイッ
チドキャパシタフィルタ１４は、第２のクロックＣＫ２
に従ってキャパシタをスイッチングして形成したフィル
タ特性によって、入力したＤ／Ａ変換器１３の出力を濾
波する。
力し、入力した周波数データｆＤを第１のクロックＣＫ
１に同期して累積加算し、累積加算値を発振出力信号の
位相情報として出力する。波形メモリ１２は、位相累算
器１１が出力した位相情報をアドレス指定値として受け
取り、該当するアドレスに格納されていたデータを波形
データとして出力する。Ｄ／Ａ変換器１３は、波形メモ
リ１２からの波形データを入力し、その波形データを第
１のクロックＣＫ１に同期してＤ／Ａ変換する。スイッ
チドキャパシタフィルタ１４は、第２のクロックＣＫ２
に従ってキャパシタをスイッチングして形成したフィル
タ特性によって、入力したＤ／Ａ変換器１３の出力を濾
波する。
【００１３】クロック生成部１５は、周波数データｆＤ
と基準クロックＣＬＫとを入力し、入力した周波数デー
タｆＤの指示する発振信号で、スプリアスの除去が容易
な発振信号を生成するために波形生成部１０に与える最
適な周波数の第１のクロックＣＫ１を基準クロックＣＬ
Ｋを利用して生成するとともに、この第１のクロックＣ
Ｋ１に基づいて波形生成部１０が生成する波形を濾波し
て、所望の発振信号を得るのに最適なスイッチドキャパ
シタフィルタ１４のカットオフ周波数などのフィルタ特
性を選択し、そのフィルタ特性を実現させるためのスイ
ッチング用の第２のクロックＣＫ２を基準クロックＣＬ
Ｋを利用して生成する。
と基準クロックＣＬＫとを入力し、入力した周波数デー
タｆＤの指示する発振信号で、スプリアスの除去が容易
な発振信号を生成するために波形生成部１０に与える最
適な周波数の第１のクロックＣＫ１を基準クロックＣＬ
Ｋを利用して生成するとともに、この第１のクロックＣ
Ｋ１に基づいて波形生成部１０が生成する波形を濾波し
て、所望の発振信号を得るのに最適なスイッチドキャパ
シタフィルタ１４のカットオフ周波数などのフィルタ特
性を選択し、そのフィルタ特性を実現させるためのスイ
ッチング用の第２のクロックＣＫ２を基準クロックＣＬ
Ｋを利用して生成する。
【００１４】すなわち、周波数データｆＤによって設定
される発振出力信号の周波数をｆＵとし、前記第１のク
ロックの周波数をｆＣＫ１とし、Ｎを正整数とすると、
スイッチドキャパシタフィルタ１４は、Ｎ・ｆＣＫ１±
ｆＵの周波数のスプリアスを除去するようなフィルタ特
性を有するように周波数ｆＣＫ２の第２のクロックでス
イッチングされる。図１のダイレクトデジタルシンセサ
イザ発振器１００において、クロック生成部１５として
は種々な回路が考えられるが、典型的には、基準クロッ
クＣＬＫを分周して第１，第２のクロックＣＫ１，ＣＫ
２をそれぞれ出力する分周制御器が考えられる。
される発振出力信号の周波数をｆＵとし、前記第１のク
ロックの周波数をｆＣＫ１とし、Ｎを正整数とすると、
スイッチドキャパシタフィルタ１４は、Ｎ・ｆＣＫ１±
ｆＵの周波数のスプリアスを除去するようなフィルタ特
性を有するように周波数ｆＣＫ２の第２のクロックでス
イッチングされる。図１のダイレクトデジタルシンセサ
イザ発振器１００において、クロック生成部１５として
は種々な回路が考えられるが、典型的には、基準クロッ
クＣＬＫを分周して第１，第２のクロックＣＫ１，ＣＫ
２をそれぞれ出力する分周制御器が考えられる。
【００１５】したがって、ダイレクトデジタルシンセサ
イザ発振器を上述のように構成すれば、位相累算器１１
や波形メモリ１２等の論理回路の動作周波数に適合する
周波数の第１のクロックで位相累算器１１や波形メモリ
１２等を駆動することにより、スプリアスの除去が容易
な最適な波形生成部１０を構成でき、また、生成された
信号からスプリアスを濾波するために、位相累算器１１
等を駆動する第１のクロックに拘束されることのない最
適な周波数の第２のクロックで駆動する最適な特性を持
ったスイッチドキャパシタフィルタ１４を構成すること
ができる。
イザ発振器を上述のように構成すれば、位相累算器１１
や波形メモリ１２等の論理回路の動作周波数に適合する
周波数の第１のクロックで位相累算器１１や波形メモリ
１２等を駆動することにより、スプリアスの除去が容易
な最適な波形生成部１０を構成でき、また、生成された
信号からスプリアスを濾波するために、位相累算器１１
等を駆動する第１のクロックに拘束されることのない最
適な周波数の第２のクロックで駆動する最適な特性を持
ったスイッチドキャパシタフィルタ１４を構成すること
ができる。
【００１６】
【発明の効果】以上に詳述したように、第１の発明に係
わるダイレクトデジタルシンセサイザ発振器は、位相累
算器と、前記位相累算器の累積加算値をアドレス指定値
として該当するアドレスに格納されているデータを波形
データとして出力する波形メモリと、前記波形メモリの
出力をＤ／Ａ変換するＤ／Ａ変換器とからなり、第１の
クロックに基づいて動作する回路に、第２のクロックに
従ってキャパシタをスイッチングして形成したフィルタ
特性によって、前記Ｄ／Ａ変換器の出力を濾波するスイ
ッチドキャパシタフィルタと、これらの回路に最適な第
１，第２のクロックを基準クロックを利用して生成する
クロック生成部とを有することにより、位相累算器や波
形メモリ等の論理回路の動作周波数に適合する周波数の
第１のクロックでこれらの回路を最適に駆動し、スプリ
アスの除去が容易な最適な信号波形を形成でき、また、
形成された信号波形からスプリアスを濾波して除去する
ために、第１のクロックとは別の周波数の第２のクロッ
クで駆動される最適な特性を持ったスイッチドキャパシ
タフィルタを構成することができ、したがって、スプリ
アスを効率よく除去して、所望の発振出力信号を得るこ
とができるという効果を奏する。
わるダイレクトデジタルシンセサイザ発振器は、位相累
算器と、前記位相累算器の累積加算値をアドレス指定値
として該当するアドレスに格納されているデータを波形
データとして出力する波形メモリと、前記波形メモリの
出力をＤ／Ａ変換するＤ／Ａ変換器とからなり、第１の
クロックに基づいて動作する回路に、第２のクロックに
従ってキャパシタをスイッチングして形成したフィルタ
特性によって、前記Ｄ／Ａ変換器の出力を濾波するスイ
ッチドキャパシタフィルタと、これらの回路に最適な第
１，第２のクロックを基準クロックを利用して生成する
クロック生成部とを有することにより、位相累算器や波
形メモリ等の論理回路の動作周波数に適合する周波数の
第１のクロックでこれらの回路を最適に駆動し、スプリ
アスの除去が容易な最適な信号波形を形成でき、また、
形成された信号波形からスプリアスを濾波して除去する
ために、第１のクロックとは別の周波数の第２のクロッ
クで駆動される最適な特性を持ったスイッチドキャパシ
タフィルタを構成することができ、したがって、スプリ
アスを効率よく除去して、所望の発振出力信号を得るこ
とができるという効果を奏する。
【００１７】また、第２の発明は、前記クロック生成部
が前記基準クロックを分周して、前記第１，第２のクロ
ックを生成する分周制御器から構成されているので、簡
単な回路で前述の効果を実現することができるという効
果を奏する。また、第３の発明は、前記クロック生成部
が前記各周波数データに対応して生成すべき第１，第２
のクロックのデータをメモリに予め格納し、前記各周波
数データが与えられたときに、それに対応するデータを
メモリから読み出して第１，第２のクロックを生成する
ことにより、予め性能を設定することや途中で性能を変
更することを容易に実行できるという効果を奏する。さ
らに、第４の発明は、前記周波数データによって設定さ
れる発振出力信号の周波数をｆＵとし、前記第１のクロ
ックの周波数をｆＣＫ１とし、Ｎを正整数とすると、前
記スイッチドキャパシタフィルタがＮ・ｆＣＫ１±ｆＵ
の周波数のスプリアスを除去するように前記第２のクロ
ックでスイッチングされることにより、任意の周波数デ
ータに対して前記関数に従って容易に回路の特性を設定
できるという効果を奏する。
が前記基準クロックを分周して、前記第１，第２のクロ
ックを生成する分周制御器から構成されているので、簡
単な回路で前述の効果を実現することができるという効
果を奏する。また、第３の発明は、前記クロック生成部
が前記各周波数データに対応して生成すべき第１，第２
のクロックのデータをメモリに予め格納し、前記各周波
数データが与えられたときに、それに対応するデータを
メモリから読み出して第１，第２のクロックを生成する
ことにより、予め性能を設定することや途中で性能を変
更することを容易に実行できるという効果を奏する。さ
らに、第４の発明は、前記周波数データによって設定さ
れる発振出力信号の周波数をｆＵとし、前記第１のクロ
ックの周波数をｆＣＫ１とし、Ｎを正整数とすると、前
記スイッチドキャパシタフィルタがＮ・ｆＣＫ１±ｆＵ
の周波数のスプリアスを除去するように前記第２のクロ
ックでスイッチングされることにより、任意の周波数デ
ータに対して前記関数に従って容易に回路の特性を設定
できるという効果を奏する。
【図１】この発明に係わるダイレクトデジタルシンセサ
イザ発振器の実施の形態を示すブロック図である。
イザ発振器の実施の形態を示すブロック図である。
【図２】ダイレクトデジタルシンセサイザ発振器の従来
例を示すブロック図である。
例を示すブロック図である。
【図３】図２のダイレクトデジタルシンセサイザ発振器
において発生するスプリアスを説明するためのグラフで
ある。
において発生するスプリアスを説明するためのグラフで
ある。
１０ 波形生成部 １１ 位相累算器 １２ 波形メモリ １３ Ｄ／Ａ変換器 １４ スイッチドキャパシタフィルタ １５ クロック生成部 ｆＤ 周波数データ ＣＬＫ 基準クロック ＣＫ１ 第１のクロック ＣＫ２ 第２のクロック
Claims (4)
- 【請求項１】 与えられる周波数データを第１のクロッ
クに同期して累積加算し、その累積加算値を出力する位
相累算器と、 前記位相累算器が出力した前記累積加算値をアドレス指
定値として受け取り、前記アドレス指定値に該当するア
ドレスに格納されているデータを波形データとして出力
する波形メモリと、 前記波形メモリからの前記波形データを前記第１のクロ
ックに同期してＤ／Ａ変換するＤ／Ａ変換器と、 第２のクロックに従ってキャパシタをスイッチングして
形成したフィルタ特性によって、前記Ｄ／Ａ変換器の出
力を濾波するスイッチドキャパシタフィルタと、 前記周波数データによって設定される発振出力信号であ
って、それからスプリアスを除去することが容易な発振
信号を生成するために、前記位相累算器と前記Ｄ／Ａ変
換器とに与えるべき最適な周波数の第１のクロックを基
準クロックを利用して生成するとともに、前記第１のク
ロックに基づいて生成された信号を前記スイッチドキャ
パシタフィルタによって濾波し、前記Ｄ／Ａ変換器の出
力からスプリアスを除去して所望の発振出力信号を得る
のに最適なスイッチドキャパシタフィルタのフィルタ特
性を実現させるためのスイッチング用の第２のクロック
を前記基準クロックを利用して生成するクロック生成部
とを有するダイレクトデジタルシンセサイザ発振器。 - 【請求項２】 前記クロック生成部は、前記基準クロッ
クを分周して、前記第１，第２のクロックを生成する分
周制御器から構成され、前記第１のクロックは、前記位
相累算器、波形メモリ、Ｄ／Ａ変換器の論理回路の動作
周波数に適合し、これら回路がスプリアスを除去し易い
信号を形成するのを可能にさせる周波数を有し、前記第
２のクロックは、前記回路が形成した信号からスプリア
スを除去するのに最適なフィルタを形成するのに適した
周波数を有する請求項１記載のダイレクトデジタルシン
セサイザ発振器。 - 【請求項３】 前記クロック生成部は、前記各周波数デ
ータに対応して生成すべき第１，第２のクロックのデー
タをメモリに予め格納し、前記各周波数データが与えら
れたときに、それに対応するデータをメモリから読み出
して第１，第２のクロックを生成する請求項１または２
記載のダイレクトデジタルシンセサイザ発振器。 - 【請求項４】 前記周波数データによって設定される発
振出力信号の周波数をｆＵとし、前記第１のクロックの
周波数をｆＣＫ１とし、Ｎを正整数とすると、前記スイ
ッチドキャパシタフィルタは、Ｎ・ｆＣＫ１±ｆＵの周
波数のスプリアスを除去するように前記第２のクロック
でスイッチングされる請求項１ないし３のいずれかに記
載のダイレクトデジタルシンセサイザ発振器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3798197A JPH10242762A (ja) | 1997-02-21 | 1997-02-21 | ダイレクトデジタルシンセサイザ発振器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3798197A JPH10242762A (ja) | 1997-02-21 | 1997-02-21 | ダイレクトデジタルシンセサイザ発振器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10242762A true JPH10242762A (ja) | 1998-09-11 |
Family
ID=12512753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3798197A Pending JPH10242762A (ja) | 1997-02-21 | 1997-02-21 | ダイレクトデジタルシンセサイザ発振器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10242762A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100446540B1 (ko) * | 2001-04-16 | 2004-09-01 | 삼성전자주식회사 | 데이터 통신용 송신기 |
| KR100696756B1 (ko) * | 1999-03-17 | 2007-03-19 | 마쯔시다덴기산교 가부시키가이샤 | 스퍼 제거를 가능하게 하는 직접 디지털 주파수 합성 |
-
1997
- 1997-02-21 JP JP3798197A patent/JPH10242762A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100696756B1 (ko) * | 1999-03-17 | 2007-03-19 | 마쯔시다덴기산교 가부시키가이샤 | 스퍼 제거를 가능하게 하는 직접 디지털 주파수 합성 |
| KR100446540B1 (ko) * | 2001-04-16 | 2004-09-01 | 삼성전자주식회사 | 데이터 통신용 송신기 |
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