JP2003152530A - 分周回路 - Google Patents

Abstract

(57)【要約】 【課題】 奇数分周比を含む任意の分周比をもつ分周信
号を少ない回路規模で得るとともに、高速動作が可能な
分周回路を得ること。 【解決手段】 前段の記憶段のデータ出力を後段の記憶
段のデータ入力へ順次入力する直列記憶段１０と、直列
記憶段１０の最終段の記憶段１３の出力Ｌ３および原発
振のクロック信号ＣＬＫが入力され、クロック信号ＣＬ
Ｋを最終段の記憶段１３の出力Ｌ３の変化のタイミング
で論理反転させ、該論理反転させた信号を入力制御信号
Ｃ１として奇数の記憶段１１，１３および偶数の記憶段
１２に対し相補に与えるクロック反転回路２０と、最終
段の記憶段１３の出力Ｌ３を論理反転するとともに該最
終段の記憶段１３の出力Ｌ３に対し所定の遅延を与え、
その出力を直列記憶段１０の初段の記憶段１１のデータ
入力に入力するインバータ２２およびディレイ３０とを
備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロコンピュ
ータなどの半導体集積回路などに適用される奇数分周回
路に関するものである。

【０００２】

【従来の技術】マイクロコンピュータなどの半導体集積
回路においては、与えられたクロックをＰＬＬ等で逓培
したり、分周回路によって分周したりして、所望のクロ
ック信号を生成している。これらの分周回路においてデ
ューティが５０％の奇数分周出力が求められることが多
い。

【０００３】従来技術では、デューティが５０％でない
ものや、デューティ５０％である奇数分周回路を実現す
るために、カウンタの出力をエンコードして必要な分周
を行うといった複雑な回路を用いており、回路規模が大
きく、高速動作が難しいといった問題がある。

【０００４】図２３に、従来の奇数分周回路の構成を示
す。この従来技術では、奇数分周発生部１０２で、２Ｎ
カウンタ１００，１０１の出力をエンコードするととも
に、これら２Ｎカウンタ１００，１０１に対するリセッ
ト制御を行うことで、デューティ５０％のＮ分周出力を
得るようにしているが、この従来技術では、エンコード
およびカウンタリセットのための論理回路が必要になる
ため、回路規模が大きくなり、また分周を行うことので
きるクロックの制限が大きくなる。

【０００５】つぎに、特開平７−３２１６４２号公報に
示す２Ｎ個のフリップフロップ（Ｆ ₁〜Ｆ_2N）で構成さ
れるＮ段のジョンソンカウンタにおいては、前段のフリ
ップフロップのデータ出力Ｑを後段のフリップフロップ
のデータ入力Ｄへ順次入力するとともに、最終段のフリ
ップフロップ（Ｆ_2N）のデータ反転出力ＱＢを初段のフ
リップフロップ（Ｆ₁）のデータ入力Ｄへ接続し、奇数
段のフリップフロップのクロック入力Ｃにデューティ５
０％のマスタクロックＣ_INの正転信号を、偶数段のフリ
ップフロップのクロック入力ＣにマスタクロックＣ_INの
反転信号を入力するようにして２段のフリップフロップ
で１段のジョンソンカウンタを構成している。そして、
第Ｎ段のフリップフロップ（Ｆ_N）のデータ出力Ｑと第
２Ｎ段のフリップフロップＦ_2Nのデータ出力Ｑとの論理
積をとる第１のＡＮＤゲートと、第Ｎ段のフリップフロ
ップ（Ｆ_N）のデータ反転出力ＱＢと第２Ｎ段のフリッ
プフロップＦ_2Nのデータ反転出力ＱＢとの論理積をとる
第２のＡＮＤゲートと、第１のＡＮＤゲートと第２のＡ
ＮＤゲートの出力の論理和をとるＯＲゲートを備え、Ｏ
Ｒゲートの出力からデューティ５０％のＮ分周出力を得
るようにしている。例えば、２Ｎ＝６とした場合、３分
周出力を得ることができる。

【０００６】

【発明が解決しようとする課題】従来技術では、３分周
を行う場合、３段のジョンソンカウンタすなわち６段の
フリップフロップ回路が必要になり、フリップフロップ
の段数が多くなり、回路規模が大きくなり、そのため高
速動作に対応し難い問題がある。

【０００７】この発明は上記に鑑みてなされたもので、
奇数分周比を含む任意の分周比をもつ分周信号を少ない
回路規模で得ることができるとともに、高速動作が可能
な分周回路を得ることを目的としている。

【０００８】

【課題を解決するための手段】上記目的を達成するため
この発明にかかる分周回路は、入力制御信号によって入
力されたデータを一時保持する複数の記憶段を有し、前
段の記憶段のデータ出力を後段の記憶段のデータ入力へ
順次入力する直列記憶段と、前記直列記憶段の最終段の
記憶段出力および原発振のクロック信号が入力され、前
記クロック信号を最終段の記憶段出力の変化のタイミン
グで論理反転させ、該論理反転させた信号を入力制御信
号として奇数の記憶段および偶数の記憶段に対し相補に
与えるクロック反転回路と、前記最終段の記憶段出力を
論理反転するとともに該最終段の記憶段出力に対し所定
の遅延を与え、その出力を前記直列記憶段の初段の記憶
段のデータ入力に入力する反転遅延回路とを備えること
を特徴とする。

【０００９】この発明によれば、クロック信号を最終段
の記憶段出力の変化のタイミングで論理反転させ、該論
理反転させた信号を入力制御信号として奇数の記憶段お
よび偶数の記憶段に対し相補に与えるとともに、最終段
の記憶段出力を論理反転するとともに該最終段の記憶段
出力に対し所定の遅延を与え、その出力を前記直列記憶
段の初段の記憶段のデータ入力に入力する。

【００１０】つぎの発明にかかる分周回路は、上記発明
において、前記クロック反転回路は、前記直列記憶段の
最終段の記憶段出力およびクロック信号の排他的論理和
を出力する排他的論理和回路であることを特徴とする。

【００１１】この発明によれば、クロック反転回路を、
直列記憶段の最終段の記憶段出力およびクロック信号が
入力されて、それらの排他的論理和を出力する排他的論
理和回路としている。

【００１２】つぎの発明にかかる分周回路は、上記発明
において、前記直列記憶段の最終段の記憶段出力を前記
クロック反転回路に入力するか否かの切り替えを行うゲ
ート回路を更に備え、この切り替えにより偶数分週と奇
数分周を選択可能にしたことを特徴とする。

【００１３】この発明によれば、直列記憶段の最終段の
記憶段出力をクロック反転回路に入力するか否かの切り
替えを行い、この切り替えによって偶数分週と奇数分周
を選択可能にしている。

【００１４】つぎの発明にかかる分周回路は、上記発明
において、前記反転遅延回路は、所定の遅延を与える遅
延処理回路と、前記最終段の記憶段出力を遅延処理回路
を通して遅延させるか否かの切り替えを行う選択回路と
を備えることを特徴とする。

【００１５】この発明によれば、最終段の記憶段出力を
遅延回路を通して遅延させるか否かの切り替えを行い、
この切り替えによって同じ記憶段数で異なる分周比を得
るようにしている。

【００１６】つぎの発明にかかる分周回路は、上記発明
において、前記遅延処理回路は、複数の異なる遅延時間
を付与する複数の遅延回路を有し、前記選択回路は、前
記複数の遅延回路を択一選択することを特徴とする。

【００１７】この発明によれば、複数の異なる遅延時間
を選択可能としており、この選択によってより多くの分
周比の選択を可能としている。

【００１８】つぎの発明にかかる分周回路は、上記発明
において、前記直列記憶段の複数の記憶段の出力を択一
選択して前記反転遅延回路に入力する記憶段選択回路を
備えることを特徴とする。

【００１９】この発明によれば、出力記憶段を複数の記
憶段から選択することで、出力記憶段数に対応する分周
比を得るようにしている。

【００２０】つぎの発明にかかる分周回路は、上記発明
において、前記直列記憶段の複数の記憶段はレベルトリ
ガ型であり、前記複数の記憶段のうちの一部の記憶段を
常時データスルー状態とするか否かの切り替えを行う切
替回路を更に備え、この切り替えにより分周比の変更を
可能にしたことを特徴とする。

【００２１】この発明によれば、複数の記憶段の一部を
データスルー状態とすることで、記憶段数を削減し、該
削減した記憶段数に対応する分周比を得るようにしてい
る。

【００２２】つぎの発明にかかる分周回路は、上記発明
において、前記直列記憶段の複数の記憶段はエッジトリ
ガ型であり、前記複数の記憶段の間に、前段の記憶段の
出力と３段手前の記憶段の出力を切り替える切替回路を
更に備え、この切り替えにより分周比の変更を可能にし
たことを特徴とする。

【００２３】この発明によれば、複数の記憶段の一部を
バイパスすることで、記憶段数を削減し、該削減した記
憶段数に対応する分周比を得るようにしている。

【００２４】つぎの発明にかかる分周回路は、上記発明
において、前記最終段の記憶段出力の出力に、クロック
信号ｎ（ｎ：自然数）周期分の設定遅延値を与え、その
遅延出力を前記クロック反転回路に入力するデジタル遅
延回路を更に備え、前記設定遅延値ｎを可変することに
より、分周比の変更を可能にしたことを特徴とする。

【００２５】この発明によれば、最終段の記憶段出力の
出力に、クロック信号ｎ周期分のデジタル遅延値を与
え、デジタル遅延値ｎを変更することで、分周比の変更
を可能にしている。

【００２６】つぎの発明にかかる分周回路は、上記発明
において、前記直列記憶段の複数の記憶段は、夫々異な
る初期データを初期設定可能であることを特徴とする。

【００２７】この発明によれば、直列記憶段の各記憶段
に、それぞれ異なる初期データを初期設定可能にするこ
とで、分周比あるいは波形の変更を可能としている。

【００２８】

【発明の実施の形態】以下に添付図面を参照して、この
発明にかかる分周回路の好適な実施の形態を詳細に説明
する。

【００２９】実施の形態１.図１はこの発明にかかる分
周回路の実施の形態１を示すものである。この図１に示
す分周回路は、その出力Ｌ３からクロック信号ＣＬＫの
３分周信号（最小奇数分周信号）を出力する。

【００３０】この図１に示す分周回路は、入力制御信号
Ｃ１によって入力されたデータを一時保持する３個の記
憶段１１〜１３を含む直列記憶段１０を有している。直
列記憶段１０においては、前段の記憶段のデータ出力を
後段の記憶段のデータ入力へ順次入力する直列構成をと
っている。この場合、各記憶段１１〜１３として、レベ
ルトリガ型のラッチ回路を採用している。

【００３１】初段のラッチ１１には、クロック反転回路
２０から出力される入力制御信号Ｃ１の正転信号が入力
制御信号として入力されている。２段目のラッチ１２に
はクロック反転回路２０から出力される入力制御信号Ｃ
１をインバータ２１で論理反転した信号が入力されてい
る。３段目（最終段）のラッチ１３には、クロック反転
回路２０から出力される入力制御信号Ｃ１の正転信号が
入力されている。このように、クロック反転回路２０か
ら出力される入力制御信号Ｃ１は、奇数段のラッチ１
１，１３および偶数段のラッチ１２に対し相補に与えら
れる。

【００３２】最終段のラッチ１３の出力Ｌ３は、インバ
ータ２２で論理反転され、さらにディレイ（遅延回路）
３０で所定の遅延が与えられて、初段のラッチ１１のデ
ータ入力端子に帰還入力される。

【００３３】クロック反転回路２０には、原発振のクロ
ック信号ＣＬＫおよび最終段のラッチ１３の出力Ｌ３が
入力されており、クロック信号ＣＬＫを最終段のラッチ
１３の出力Ｌ３の変化のタイミングで反転させるよう動
作する。クロック反転回路２０は、例えば排他的論理和
ゲートで構成されている。

【００３４】この構成においては、ディレイ３０によっ
て３段目のラッチ１３の出力Ｌ３の反転値に対して遅延
を与えて初段のラッチ１１に帰還入力することで、この
帰還入力ｄが、クロック反転回路２０での３段目のラッ
チ１３の出力Ｌ３によるクロック信号ＣＬＫ（入力制御
信号Ｃ１）の反転動作よりも時間的に遅れるようにして
いる。

【００３５】つぎに、この図１の分周回路の動作を図２
に示すタイムチャートを参照して説明する。図２におい
て、（ａ）〜（ｆ）は、クロック信号ＣＬＫ、初段ラッ
チ１１の出力Ｌ１、２段目のラッチ１２の出力Ｌ２、３
段目のラッチの出力Ｌ３、クロック反転回路の出力Ｃ
１、ディレイ３０の出力（帰還入力）ｄを夫々示してい
る。

【００３６】はじめに、全てのラッチ１１〜１３がリセ
ット状態（出力０）にあるとする。時刻ｔ１〜ｔ２にお
いて、入力制御信号Ｃ１が１に立ち上がるので、ラッチ
１１およびラッチ１３が開となる。したがって、ラッチ
１１がディレイ３０の出力ｄをラッチするとともに、ラ
ッチ１３がラッチ１２の出力Ｌ２をラッチする。この結
果、時刻ｔ１において、ラッチ１１の出力Ｌ１が１に立
ち上がる。

【００３７】時刻ｔ２〜ｔ３において、入力制御信号Ｃ
１が０に立ち下がるので、ラッチ１２が開となる。一
方、ラッチ１１，１３は閉となる。したがって、ラッチ
１２がラッチ１１の出力Ｌ１をラッチする。この結果、
時刻ｔ２において、ラッチ１２の出力Ｌ２が１に立ち上
がる。

【００３８】時刻ｔ３〜ｔ４において、入力制御信号Ｃ
１が１に立ち上がるので、ラッチ１１およびラッチ１３
が開となるとともに、ラッチ１２が閉となる。したがっ
て、ラッチ１１がディレイ３０の出力ｄをラッチすると
ともに、ラッチ１３がラッチ１２の出力Ｌ２をラッチす
る。この結果、時刻ｔ３において、ラッチ１３の出力Ｌ
３が１に立ち上がる。また、このラッチ１３の出力Ｌ３
の変化によってクロック信号ＣＬＫが反転され、入力制
御信号Ｃ１が時刻ｔ４に立ち下がる。すなわち、図２
（ｅ）に示す期間Ｔaはラッチ１３の出力変化によって
クロック信号ＣＬＫが反転されて入力制御信号Ｃ１に反
映されるまでの所要時間である。

【００３９】一方、図２（ｆ）に示す時間Ｔｂは、ラッ
チ１３の出力Ｌ３の変化によって帰還入力ｄが変化する
までに要する時間であり、これはディレイ３０によって
設定されるディレイ値に対応している。そして、クロッ
ク信号ＣＬＫの１周期をＴとすると、この場合は、前述
したように、Ｔａ＜Ｔｂ＜Ｔとなるようにディレイ３０
のディレイ値などを設定している。すなわち、この場合
は、帰還入力ｄの変化が、ラッチ１３の出力Ｌ３による
入力制御信号Ｃ１の反転動作よりも遅れて発生するよう
にしている。

【００４０】時刻ｔ４〜ｔ５において、入力制御信号Ｃ
１が０に立ち下がるので、ラッチ１２が開となる。一
方、ラッチ１１，１３は閉となる。したがって、ラッチ
１２がラッチ１１の出力Ｌ１をラッチする。このとき
は、ラッチ１２の出力Ｌ２に変化はない。

【００４１】時刻ｔ５〜ｔ６において、入力制御信号Ｃ
１が１に立ち上がるので、ラッチ１１およびラッチ１３
が開となるとともに、ラッチ１２が閉となる。したがっ
て、ラッチ１１がディレイ３０の出力ｄをラッチすると
ともに、ラッチ１３がラッチ１２の出力Ｌ２をラッチす
る。この結果、時刻ｔ５において、ラッチ１１の出力Ｌ
１が０に立ち下がる。

【００４２】時刻ｔ６〜ｔ７において、入力制御信号Ｃ
１が０に立ち下がるので、ラッチ１２が開となる。一
方、ラッチ１１，１３は閉となる。したがって、ラッチ
１２がラッチ１１の出力Ｌ１をラッチする。この結果、
時刻ｔ６において、ラッチ１２の出力Ｌ２が０に立ち下
がる。

【００４３】時刻ｔ７〜ｔ８において、入力制御信号Ｃ
１が１に立ち上がるので、ラッチ１１およびラッチ１３
が開となるとともに、ラッチ１２が閉となる。したがっ
て、ラッチ１１がディレイ３０の出力ｄをラッチすると
ともに、ラッチ１３がラッチ１２の出力Ｌ２をラッチす
る。この結果、時刻ｔ７において、ラッチ１３の出力Ｌ
３が０に立ち下がる。また、このラッチ１３の出力Ｌ３
の変化によってクロック信号ＣＬＫが反転され、入力制
御信号Ｃ１が時刻ｔ８で０に立ち下がる。

【００４４】時刻ｔ８〜ｔ９において、入力制御信号Ｃ
１が０に立ち下がるので、ラッチ１２が開となる。一
方、ラッチ１１，１３は閉となる。このときは、ラッチ
１２の出力Ｌ２に変化はない。

【００４５】時刻ｔ９〜ｔ１０において、入力制御信号
Ｃ１が１に立ち上がるので、ラッチ１１およびラッチ１
３が開となるとともに、ラッチ１２が閉となる。したが
って、ラッチ１１がディレイ３０の出力ｄをラッチする
とともに、ラッチ１３がラッチ１２の出力Ｌ２をラッチ
する。この結果、時刻ｔ９において、ラッチ１１の出力
Ｌ１が１に立ち上がる。以下、同様の動作が繰り返され
る。

【００４６】このようにこの実施の形態１においては、
最終段のラッチ１３の出力Ｌ３によってクロック信号を
ＣＬＫを故意に反転させることで、クロック信号ＣＬＫ
の個数を３／２倍に増加させた入力制御信号Ｃ１を形成
してこの入力制御信号Ｃ１によって各ラッチ１１〜１３
のラッチ動作を行わせると共に、最終段のラッチ１３の
出力Ｌ３にディレイ３０を与えてＴａ＜Ｔｂとした帰還
入力ｄを初段ラッチ１１に入力するようにしているの
で、３段のラッチ構成で、クロック信号ＣＬＫを３分周
する３分周回路を実現することができる。したがって、
分周回路規模を小さくすることが可能となり、また高速
動作への対応も容易となる。

【００４７】なお、直列記憶段１０の記憶段数Ｎを偶数
段例えば２段（Ｎ＝２）にして、上記と同様の回路構成
を採用した場合は、Ｎ−１つまり分周されることなく、
１分周に奇数分周化される。

【００４８】図１においては、記憶段１１〜１３として
レベルトリガ型ラッチを用いるようにしている。このレ
ベルトリガ型のラッチの具体例としては、図３（ａ）に
示す正ラッチ、あるいは図３（ｂ）に示すハーフラッチ
がある。

【００４９】図３（ａ）に示す正ラッチでは、相反のス
イッチング動作を行う２個のＣＭＯＳトランスミッショ
ンゲート４０，４１と、２個のインバータ４２，４３を
用いており、各トランスミッションゲート４０，４１に
対し相補の２つの入力制御信号Ｃ１を入力している。図
３（ｂ）に示すハーフラッチでは、１個のＣＭＯＳトラ
ンスミッションゲート４５と、２個のインバータ４６，
４７を用いている。なお、図３（ａ）（ｂ）の場合は、
前段からの入力に対しＣＭＯＳトランスミッションゲー
トを用いているが、これに変えてクロックドゲートを用
いてようにしてもよい。記憶段１１ないし１３として
は、入力制御信号Ｃ１が“Ｈ”または“Ｌ”の一方の期
間、データを保持可能な一時記憶回路であれば、任意の
回路構成を採用しても良い。また、後述の実施の形態１
３のように、入力制御信号を複数用いる場合は、奇数段
と偶数段とが同時にデータをラッチすることがないよう
にある特定の期間データを保持する一時記憶回路であれ
ば、任意の回路構成を採用しても良い。

【００５０】また、記憶段１１〜１３として、エッジト
リガ型ラッチを用いる場合は、図３（ｃ）に示すような
Ｄ型フリップフロップを用いるようにすればよい。エッ
ジトリガ型ラッチを用いる場合は、クロック反転に対し
て帰還入力ｄを遅延させる必要はなくなる。

【００５１】図４（ａ）（ｂ）は、分周回路起動時のリ
セット手法を説明するための図である。図４（ａ）にお
いては、各記憶段１１〜１３に、同時にリセット信号Re
setを入力することで、全ての記憶段１１〜１３を一斉
にリセットする。

【００５２】図４（ｂ）においては、記憶段１１〜１３
の何れか１つにリセット信号Resetを与えるか０データ
を与えて１つの記憶段をリセットした後、各記憶段１１
〜１３に一定期間クロック信号ＣＬＫを入力して１つの
記憶段のリセット状態を他の段にシフトさせて、全ての
記憶段１１〜１３を一斉にリセットする。最初に、０デ
ータを与える手法を採った場合、リセットのための回路
構成を省略することができる。

【００５３】実施の形態２ つぎに、図５を用いてこの発明の実施の形態２について
説明する。図５は、図１の各構成要素を具体化して示し
たものである。直列記憶段１０の各記憶段１１〜１３と
しては、夫々、２つのＣＭＯＳトランスミッションゲー
ト４０，４１と、インバータ４２と、ＮＡＮＤゲート４
４とを有する正ラッチを採用している。クロック反転回
路２０としては排他的論理和ゲートを採用し、ディレイ
３０としては２個のインバータを採用している。また、
この場合、リセット信号Resetを、各記憶段のＮＡＮＤ
ゲート４４に入力して、一斉リセットを行うようにして
いる。

【００５４】この実施の形態２においても、先の実施の
形態１と同様、クロック信号ＣＬＫの半周期毎に記憶段
の値が１段毎にシフトされる。初期段１１には、３段目
の反転値が帰還入力されているので、３半周期のときに
３段目出力が変化する。この時、入力制御信号Ｃ１が反
転するが、３段目の出力変化はディレイ３０により入力
制御信号Ｃ１の反転よりも遅く初期段１１に入力される
ために、この３半周期のときに３段目の出力変化が一段
目にシフトされることはない。このとき、全記憶段１１
〜１３が初期値に対して反転した値となる。３半周期毎
にこれが繰り返されることで、３段目の出力段１３から
はクロック信号ＣＬＫの３分周の出力値が得られる。

【００５５】なお、図５の場合は、各記憶段１１〜１３
にＮＡＮＤゲート４４を挿入してリセット信号Resetの
よって各記憶段を一斉リセットするようにしているが、
ＮＡＮＤゲートをＮＯＲ等の論理素子に置換するように
してもよい。また、各記憶段１１〜１３を正ラッチで構
成する場合は、図３（ａ）に示すように、Ｐ１〜Ｐ３の
うちの何れかを、Ｐチャンネルトランジスタ５１を介し
てプルアップするようにしてもよいし、あるいはｎチャ
ンネルトランジスタを介してプルダウンするようにして
もよい。記憶段１１〜１３として、ハーフラッチを採用
する場合は、図３（ｂ）に示すように、Ｐ１，Ｐ３のう
ちの何れかを、ｎチャンネルトランジスタ５２を介して
プルダウンするようにしてもよいし、Ｐチャンネルトラ
ンジスタを介してプルアップするようにしてもよい。さ
らに、トランスミッションゲートをクロックドゲート化
することで、すなわち、ＮＡＮＤ、ＮＯＲ回路とトラン
スミッションゲートを複合ゲート化することで、各記憶
段１１〜１３を一斉リセットするようにしてもよい。

【００５６】実施の形態３．つぎに、図６および図７に
従ってこの発明の実施の形態３について説明する。この
実施の形態３においては、先の実施の形態２の構成に対
し、直列記憶段１０の最終記憶段１３の出力Ｌ３をクロ
ック反転回路２０に入力するか否かの切り替えを行うゲ
ート回路５５を追加し、この切り替えにより偶数分週
（この場合２分周）と奇数分周（この場合３分周）を選
択可能にしている。ゲート回路（この場合はＮＡＮＤ回
路）５５には、最終記憶段１３の出力Ｌ３と、選択信号
ＳＥＬが入力され、選択信号ＳＥＬによって、最終記憶
段１３の出力Ｌ３の選択の有無を切り替える。

【００５７】選択信号ＳＥＬによって最終記憶段１３の
出力Ｌ３を通過させてクロック反転回路２０に入力する
場合は、先の図２に示したタイムチャートと同様の動作
が行われ、最終記憶段１３の出力Ｌ３からはクロック信
号ＣＬＫの３分周信号が得られる。

【００５８】選択信号ＳＥＬによって最終記憶段１３の
出力Ｌ３を非通過とする場合のタイムチャートを図７に
示す。この場合は、最終記憶段１３の出力Ｌ３がクロッ
ク反転回路２０に入力されないので、クロック反転回路
２０から出力される入力制御信号Ｃ１は、クロック信号
ＣＬＫと同じ波形となる。そして、この場合は、クロッ
ク信号が１のときに、最終記憶段１３の出力Ｌ３の変化
が初段記憶段１１にシフトされるため、図７（ｄ）に示
すように、最終記憶段１３の出力Ｌ３からはクロック信
号の２分周信号が得られることになる。

【００５９】このようにこの実施の形態３においては、
最終記憶段１３の出力Ｌ３をクロック反転回路２０に入
力するか否かを切り替えることで、２分周動作と３分周
動作を切り替え可能としている。

【００６０】実施の形態４．つぎに、図８〜図１０に従
ってこの発明の実施の形態４について説明する。図８は
実施の形態４の概念的な構成を示すブロック図であり、
図９はその具体的な構成を示す回路図である。

【００６１】この実施の形態４においては、最終記憶段
１３の出力Ｌ３を、ディレイ３０を通して遅延させた
後、初段記憶段１１に入力するか否かを切り替えるディ
レイ選択回路６０を追加し、この切り替えによって３分
周と分周レス（１分周）を選択可能としている。図８に
おいては、実施の形態１の構成にディレイ選択回路６０
を追加し、図９においては、実施の形態２の構成に、２
つのトランスミッションゲート６１，６２およびインバ
ータ６３で構成されるディレイ選択回路６０を追加する
ようにしている。

【００６２】ディレイ選択回路６０には、最終記憶段１
３の出力Ｌ３と、この最終記憶段１３の出力Ｌ３に所定
の遅延を与えるディレイ３０の出力とが入力されてお
り、ディレイ選択回路６０は入力されるディレイ選択信
号ＤＳＥＬによって、これら２つの入力のうちの一方を
選択してインバータ２２に出力する。

【００６３】ディレイ選択信号ＤＳＥＬによってディレ
イ３０の出力を選択する場合は、先の図２に示したタイ
ムチャートと同様の動作が行われ、最終記憶段１３の出
力Ｌ３からはクロック信号ＣＬＫの３分周信号が得られ
る。

【００６４】ディレイ選択信号ＳＥＬによって、最終記
憶段１３の出力Ｌ３を遅延させずにそのままインバータ
２２に入力する場合のタイムチャートを図１０に示す。
この場合は、Ｔａ＞Ｔｂであるので、入力制御信号Ｃ１
の反転よりも最終記憶段１３の出力Ｌ３の変化の方が早
くなる。また、初段記憶段１１と最終記憶段１３の開閉
状態が同じであるので、最終記憶段１３の出力Ｌ３の信
号変化が初段記憶段１１に格納され、さらに、その後の
入力制御信号Ｃ１の反転の発生により初段記憶段１１の
出力Ｌ１が２段目の記憶段１２にシフトされるので、分
周レスの動作が発生し、最終記憶段１３の出力Ｌ３から
はクロック信号ＣＬＫの１分周信号（Ｎ−２）分周信号
が得られることになる。

【００６５】このようにこの実施の形態４においては、
ディレイの有無を切り替えることで、分周レス動作と３
分周動作を切り替え可能としている。

【００６６】また、この実施の形態４の構成と、先の実
施の形態３の構成を組み合わせれば、小規模の回路で、
１分周、２分周および３分周回路が実現される。

【００６７】実施の形態５．つぎに、図１１に従ってこ
の発明の実施の形態５について説明する。この実施の形
態５においては、複数の異なるディレイ値を与えるディ
レイ７１，７２，７３，…を設け、これらディレイ７
１，７２，７３，…およびディレイなしをディレイ選択
回路６０によって選択することで、異なる任意の奇数分
周比が得られるようにしている。また、この実施の形態
５においては、先の実施の形態３と同様、直列記憶段１
０の最終記憶段１３の出力Ｌ３をクロック反転回路２０
に入力するか否かの切り替えを行うゲート回路５５を設
けるようにしているので、このゲート回路５５の切り替
えを行うようにすれば、異なる任意の偶数分周比を得る
こともできる。

【００６８】例えば、ディレイ７１の遅延値をＴｂ（＞
Ｔａ）とし、ディレイ７２の遅延値をＴ＋Ｔｂとし、デ
ィレイ７３の遅延値を２Ｔ＋Ｔｂとしたとする。

【００６９】選択信号ＳＥＬによってクロック反転有り
を選択した場合において、ディレイ選択信号ＤＳＥＬに
よってディレイなしを選択した場合は１分周出力が得ら
れ、ディレイ選択信号ＤＳＥＬによってディレイ７１を
選択した場合は３分周出力が得られ、ディレイ選択信号
ＤＳＥＬによってディレイ７２を選択した場合は５分周
出力が得られ、ディレイ選択信号ＤＳＥＬによってディ
レイ７３を選択した場合は７分周出力が得られることに
なる。

【００７０】また、選択信号ＳＥＬによってクロック反
転なしを選択した場合において、ディレイ選択信号ＤＳ
ＥＬによってディレイ７１を選択した場合は２分周出力
が得られ、ディレイ選択信号ＤＳＥＬによってディレイ
７２を選択した場合は４分周出力が得られ、ディレイ選
択信号ＤＳＥＬによってディレイ７３を選択した場合は
６分周出力が得られることになる。

【００７１】このようにこの実施の形態５においては、
異なるディレイ値を有する複数のディレイを設け、これ
らディレイを選択することにより、任意の分周比を得る
ことができる。

【００７２】実施の形態６.つぎに、図１２に従ってこ
の発明の実施の形態６について説明する。この実施の形
態６においては、直列記憶段１０の段数を３段以上のＮ
段にしている。また、先の実施の形態５と同様、複数の
異なるディレイ値Ｔｂ＋ｎ・Ｔを与えるディレイ７１，
７２，７３，７４…と、これらディレイ７１，７２，７
３，７４…およびディレイなしをディレイ選択信号ＤＳ
ＥＬによって選択するディレイ選択回路６０と、選択信
号ＳＥＬによって直列記憶段１０の最終記憶段１３の出
力Ｌ３をクロック反転回路２０に入力するか否かの切り
替えを行うゲート回路５５とを設けるようにしている。

【００７３】したがって、この実施の形態６によれば、
選択信号ＳＥＬおよびディレイ選択信号ＤＳＥＬを適宜
与えることで、Ｎ−２、Ｎ−１、Ｎ、Ｎ＋β（βは任意
の整数）分周動作を実現することができる。この実施の
形態６の構成によれば、複数の異なるディレイを設けな
い場合において、直列記憶段１０の段数Ｎを任意に設定
することで、ＮおよびＮ−１分周が可能であるので、先
の実施の形態５のように、ディレイの設定のみで分周比
を設定するよりも、ディレイの管理が容易であり、また
構造も単純になる。

【００７４】実施の形態７.つぎに、図１３に従ってこ
の発明の実施の形態７について説明する。この実施の形
態７においては、直列記憶段１０の段数を５段とし、こ
れら５段の記憶段１１〜１５の出力を択一選択して前記
反転遅延回路に入力する記憶段選択回路８０を備えるよ
うにしている。この場合、記憶段選択回路８０は、２段
目の記憶段１２の出力を選択するスイッチＳＷ１と、３
段目の記憶段１３の出力を選択するスイッチＳＷ２と、
５段目の記憶段１５の出力を選択するスイッチＳＷ３と
を備えている。

【００７５】また、ディレイ値Ｔｂを与えるディレイ３
０と、記憶段選択回路８０によって選択された記憶段の
出力をクロック反転回路２０に入力するか否かの切り替
えを行うゲート回路５５とを設けるようにしている。

【００７６】この実施の形態７によれば、先の各実施の
形態の説明からも明らかなように、選択信号ＳＥＬによ
ってクロック反転を有効にした場合において、スイッチ
ＳＷ１をオンにして他のスイッチＳＷ２，ＳＷ３をオフ
にしたときは出力として分周レス信号が得られ、スイッ
チＳＷ２をオンにして他のスイッチＳＷ１，ＳＷ３をオ
フにしたときは出力として３分周信号が得られ、スイッ
チＳＷ３をオンにして他のスイッチＳＷ１，ＳＷ２をオ
フにしたときは出力として５分周信号が得られる。

【００７７】また、選択信号ＳＥＬによってクロック反
転を無効にした場合において、スイッチＳＷ２をオンに
して他のスイッチＳＷ１，ＳＷ３をオフにしたときは出
力として２分周信号が得られ、スイッチＳＷ３をオンに
して他のスイッチＳＷ１，ＳＷ２をオフにしたときは出
力として４分周信号が得られる。

【００７８】すなわち、出力記憶段Ｎが偶数段のとき
は、クロック反転なしでＮ分周信号が得られ、クロック
反転ありでＮ−１分周信号が得られる。また、出力記憶
段Ｎが奇数段のときは、クロック反転なしでＮ−１分周
信号が得られ、クロック反転ありでＮ分周信号が得られ
る。

【００７９】このように、この実施の形態７によれば、
記憶段の出力を選択するという簡単な回路構成で、任意
の分周比を得ることができる。

【００８０】実施の形態８.つぎに、図１４および図１
５に従ってこの発明の実施の形態８について説明する。
図１４の場合は、各記憶段１１〜１５にレベルトリガ型
を用い、図１５の場合は、各記憶段１１〜１５にエッジ
トリガ型を用いている。

【００８１】図１４においては、直列記憶段１０の複数
の記憶段１１〜１５のうちの一部の記憶段（この場合２
段目の記憶段１２と４段目の記憶段１４）を常時データ
スルー状態とするか否かの切り替えを行うゲート回路８
１,８２を更に備え、このゲート回路８１,８２による切
り替えにより分周比の変更（この場合は３分周と５分周
の切り替え）を可能にしている。

【００８２】ゲート回路（この場合はＮＡＮＤ回路）８
１には、スルー信号ＴＨＲ１および入力制御信号Ｃ１の
反転信号が入力されており、その出力を記憶段１２に与
える。ゲート回路８２には、スルー信号ＴＨＲ２および
入力制御信号Ｃ１の反転信号が入力されており、その出
力を記憶段１４に与える。

【００８３】例えば、各記憶段１１〜１５を正ラッチで
構成した場合、ゲート回路８１，８２の出力によって、
記憶段１２および１４のトランスミッションゲートを常
に開かせることで、実質的な記憶段数を３段に減少させ
る。

【００８４】したがって、スルー信号ＴＨＲ１およびＴ
ＨＲ２によって記憶段１２および１４を常時開状態にす
るようにすれば、直列記憶段の５段の記憶段数は３段と
等価となり、この結果、その出力からは３分周信号を得
ることができる。記憶段１２および１４を開状態にしな
い場合は、５分周信号が得られるので、スルー信号ＴＨ
Ｒ１およびＴＨＲ２の入力の有無の切り替えによって、
３分周と５分周を選択することが可能となる。

【００８５】なお、データスルーさせる記憶段を、全て
の記憶段に設定するようにしてもよいが、入力制御信号
Ｃ１が奇数段および偶数段に相補に与えられているの
で、１つおきに設定すればよい。

【００８６】図１５は、各記憶段１１〜１５をエッジト
リガ型にした場合の回路構成を示すものである。エッジ
トリガ型を採用する場合、直列記憶段１０の複数の記憶
段１１〜１５のうちの途中に、記憶段をバイパスした信
号と前段の記憶段の出力とを選択する１〜複数のセレク
タ６４，６５を設け、これらセレクタ６４，６５を切替
制御することで、分周比の変更を可能にしている。各セ
レクタ６４，６５は、セレクト信号ＳＥＬａ,ＳＥＬｂ
によって切替制御される。

【００８７】セレクタ６４は、記憶段１１の出力および
記憶段１３の出力の何れかを選択して記憶段１４に出力
する。セレクタ６５は、セレクタ６４の出力および記憶
段１５の出力の何れかを選択して出力する。

【００８８】セレクト信号ＳＥＬａによってセレクタ６
４をバイパス側すなわち記憶段１１側に接続し、セレク
ト信号ＳＥＬｂによってセレクタ６５を記憶段１５側に
接続すると、記憶段１３および記憶段１４がスルーさ
れ、直列記憶段１０の記憶段数は３段と等価となり、こ
の結果、その出力からは３分周信号を得ることができ
る。一方、セレクタ６４を前段の記憶段１３側に接続
し、セレクタ６５を記憶段１５側に接続すると、直列記
憶段１０の記憶段数は５段と等価となり、この結果、そ
の出力からは５分周信号を得ることができる。このよう
に、各記憶段１１〜１５をエッジトリガ型にした場合で
も、各記憶段の途中にセレクタを挿入することで、３分
周と５分周の切替えなど任意の分周比の切替えが可能と
なる。

【００８９】実施の形態９.つぎに、図１６に従ってこ
の発明の実施の形態９について説明する。この実施の形
態９においては、直列記憶段１０の各記憶段１１〜１５
を最初にリセットするのではなく、任意の初期データを
書き込めることができる記憶段を採用するようにしてい
る。初期データを設定する際には、書き込み制御信号Ｗ
Ｐをオンにした状態で、任意の書き込みデータＷｄａｔ
ａを各記憶段１１〜１５に入力する。

【００９０】この実施の形態９によれば、各記憶段１１
〜１５の初期データとして、全て同じ０か１ではなく、
各記憶段毎に異なる値を設定できるので、分周比や出力
波形を、ある程度変更できることが可能となる。

【００９１】実施の形態１０.つぎに、図１７〜図１９
に従ってこの発明の実施の形態１０について説明する。
先の各実施の形態では、インバータなどの論理素子の接
続個数によって異なるディレイ値を得るようにしている
が、この実施の形態１０では、ディレイをカウンタなど
を利用したデジタル遅延回路によって実現するようにし
ている。デジタル遅延回路とは、入力信号に対して設定
したデジタル値に対応する遅延を与えた出力信号を得る
ことができるものである。

【００９２】実施の形態５のように、異なる遅延値を選
択させることで、任意の分周比の分周回路を構成するこ
とができるが、その場合には、分周比が大きくなったと
き、遅延値の制御が複雑且つ難しくなる。

【００９３】そこで、この実施の形態１０では、原発振
のクロック信号ＣＬＫを用いた２Ｎ（２ⁿ）カウンタ等
を利用したデジタル遅延回路などによって、任意の分周
比を簡単に得るようにしている。

【００９４】図１７では、図１に示した実施の形態１の
分周回路に、デジタル遅延回路８３を追加している。各
記憶段１１，１２，１３、クロック反転回路２０、イン
バータ２１，２２、ディレイ３０などの回路構成および
動作は実施の形態１と同じである。

【００９５】図１８は、デジタル遅延回路８３の内部構
成例を示すものである。このデジタル遅延回路８３は、
トランスミッションゲート８４、ラッチ８５，インバー
タ８６、不一致検出回路８７、カウンタ８８、レジスタ
８９、比較器９０を備えている。最終の記憶段１３の出
力Ｌ３は、トランスミッションゲート８４を介してラッ
チ８５に入力されている。トランスミッションゲート８
４は、比較器９０の比較結果が一致したときに出力され
るＣＭＰ信号によって開となる。不一致検出回路８７
は、最終の記憶段１３の出力Ｌ３とラッチの出力ｄ１と
が異なるとき、すなわち最終の記憶段１３の出力Ｌ３が
変化したとき、これを検出し、カウンタスタート信号を
カウンタ８８に入力する。カウンタ８８は原発振のクロ
ック信号ＣＬＫをカウントし、その計数値を比較器９０
に入力する。レジスタ８９には、所望の遅延値、すなわ
ち遅延値に対応するクロック信号ＣＬＫの個数が設定さ
れる。最終の記憶段１３の出力Ｌ３に１クロック分の遅
延を与えるときは、レジスタ値に「１」が設定され、３
クロック分の遅延を与えるときは、レジスタ値に「３」
が設定される。比較器９０は、カウンタ８８の出力とレ
ジスタ８９の設定値を比較し、カウンタ出力がレジスタ
８９の設定値に一致しているときに、ＣＭＰ信号を出力
する。このＣＭＰ信号が入力されると、トランスミッシ
ョンゲート８４は開となる。

【００９６】図１９は、図１７の分周回路の動作を示す
タイムチャートである。簡単に動作を説明する。この場
合は、レジスタ８９には、１クロック信号ＣＬＫ周期分
の遅延を与えるべく、「１」が設定されているとする。

【００９７】時刻ｔ１に、最終の記憶段１３の出力Ｌ３
が１に立ち上がり、最終の記憶段１３の出力Ｌ３とラッ
チの出力ｄ１とが不一致となるので、不一致検出回路８
７はこれを検出し、カウンタ８８をスタートさせる。カ
ウンタ８８が１クロック信号ＣＬＫをカウント終了した
時点で、カウンタ出力とレジスタ８９の出力が一致し、
この時点ｔ２で比較器９０はＣＭＰ信号を出力する。し
たがって、時刻ｔ２に、トランスミッションゲート８４
は開となり、この時点ｔ２に、ラッチ８５の出力ｄ１は
１に立ち上がる。このように、ラッチ８５の出力ｄ１
は、最終の記憶段１３の出力Ｌ３に対し、所定の遅延時
間Ｔｄ（この場合は１クロック周期分）だけ、遅延され
る。

【００９８】前述したように、入力制御信号Ｃ１は、デ
ジタル遅延回路８３の出力ｄ１の変化によって、時刻ｔ
２から期間Ｔａを経た時刻ｔ３で反転される。なお、デ
ジタル遅延回路８３と１段目の記憶段１１の間には、デ
ィレイ３０が挿入されているので、デジタル遅延回路８
３の出力ｄ１が変化しても、１段目の記憶段１１の出力
Ｌ１は、時刻ｔ１〜時刻ｔ２の付近では、変化しない。

【００９９】時刻ｔ４に、入力制御信号Ｃ１が０に立ち
下がり、これにより１段目の記憶段１１の出力Ｌ１が０
に立ち下がる。時刻ｔ５に、入力制御信号Ｃ１が１に立
ち上がり、これにより２段目の記憶段１２の出力Ｌ２が
０に立ち下がる。

【０１００】時刻ｔ６に、最終の記憶段１３の出力Ｌ３
が０に立ち下がり、最終の記憶段１３の出力Ｌ３とラッ
チの出力ｄ１とが不一致となるので、不一致検出回路８
７はこれを検出し、カウンタ８８をスタートさせる。前
述したようにして、１クロック周期分の遅延時間Ｔｄ後
の時刻ｔ７に、ラッチ８５の出力ｄ１は０に立ち下が
る。

【０１０１】前述したようにして、時刻ｔ８に、１段目
の記憶段１１の出力Ｌ１が１に立ち下がり、時刻ｔ９
に、２段目の記憶段１２の出力Ｌ２が１に立ち上がる。

【０１０２】このようにして、最終の記憶段１３の出力
Ｌ３からは、クロック信号ＣＬＫの５分周信号を得るこ
とができる。レジスタ８９の設定値を「２」にして、デ
ジタルディレイを２クロック周期分とすると、７（＝３
＋２×２）分周信号を得ることができる。すなわち、レ
ジスタ８９の設定値Ｘに応じて、ｎ＋２×Ｘ（ｎ＝２ま
たは３）分周信号を得ることができる。

【０１０３】なお、図１８に示すデジタル遅延回路にお
いて、トランスミッションゲート８４を省略してラッチ
８５をエッジトリガ型にし、比較器９０からエッジ信号
を発生させてもよい。

【０１０４】実施の形態１１.つぎに、図２０に従って
この発明の実施の形態１１について説明する。この実施
の形態１１においては、温度変化などの外乱により信号
遅延値が変化する回路、半導体素子を含む遅延変化回路
を用いることにより、外的要因によって遅延値を変化さ
せて分周比を変化させるようにしている。

【０１０５】実施の形態１２.つぎに、図２１に従って
この発明の実施の形態１２について説明する。この実施
の形態１２においては、アナログ遅延としての配線によ
るＲＣ遅延を採用している。すなわち、高速なクロック
信号の分周用途として、遅延を回路の上層配線による抵
抗分および容量分で与えるようにしており、インバータ
の接続個数で遅延値を変える手法よりも、実装回路面積
を小さくすることができる。

【０１０６】実施の形態１３.上記各実施の形態におい
ては、各記憶段に入力する入力制御信号Ｃ１を１相とし
たが、入力制御信号としても２相を採用するようにして
もよい。この実施の形態では、２相の入力制御信号Ｃ
１，Ｃ２を用いるようにしている。

【０１０７】図２２は、２相の入力制御信号Ｃ１，Ｃ２
を用いた場合のタイムチャートを示している。分周回路
としては、先の実施の形態１に示したような３段の記憶
段を有するものを採用している。

【０１０８】ただし、この場合は、例えば、２相の入力
制御信号Ｃ１，Ｃ２を発生させるために、例えば２つの
クロック反転回路を設けている。一方の入力制御信号Ｃ
１は、先の実施の形態１に示したものと同様、原発振の
クロック信号ＣＬＫおよび最終段のラッチ１３の出力Ｌ
３が入力されており、クロック信号ＣＬＫを最終段のラ
ッチ１３の出力Ｌ３の変化のタイミングで反転させるよ
う動作し、最終段のラッチ１３の出力Ｌ３が変化した時
点からＴａ時間後に、その値Ｃ１を反転させる。他方の
入力制御信号Ｃ２は、奇数段および偶数段の記憶段がク
ロックの半周期毎に同時にデータをラッチしないよう
に、入力制御信号Ｃ１とは相補である信号であり、この
場合は、入力制御信号Ｃ１よりも大きな遅延を与えるな
どして、最終段の最終段のラッチ１３の出力Ｌ３が変化
した時点からＴａ´（Ｔ／２＞Ｔａ´＞Ｔａ）時間後
に、その値Ｃ１を反転させる。なお、この場合は、入力
制御信号Ｃ１が１段目および３段目の記憶段１１，１３
に入力され、入力制御信号Ｃ２がインバータ２１（図１
参照）を経ることなく、２段目の記憶段１２に入力され
る。この２相クロックＣ１，Ｃ２による動作は、先の実
施の形態１の動作と基本的には、同じであるのでその説
明は省略する。

【０１０９】なお、入力制御信号Ｃ１を偶数段に入力
し、入力制御信号Ｃ２を奇数段に入力するように回路を
構成しても良い。また、入力制御信号としては、奇数段
と偶数段とが同時にデータをラッチすることのない入力
制御信号であれば、他の任意の入力制御信号を用いるよ
うにしてもよい。本発明で言うところの、「入力制御信
号として奇数の記憶段および偶数の記憶段に対し相補に
与える」とは、入力制御信号の相数は問わず、奇数段と
偶数段とが同時にデータをラッチすることのないような
相補の入力制御信号を全て含んでいる。

【０１１０】

【発明の効果】以上説明したように、この発明にかかる
分周回路によれば、クロック信号を最終段の記憶段出力
の変化のタイミングで論理反転させ、該論理反転させた
信号を入力制御信号として奇数の記憶段および偶数の記
憶段に対し相補に与えるとともに、最終段の記憶段出力
を論理反転するとともに該最終段の記憶段出力に対し所
定の遅延を与え、その出力を前記直列記憶段の初段の記
憶段のデータ入力に入力するようにしているので、小さ
な回路規模で、高速動作が可能なデューティ５０％の奇
数分数回路を実現することができる。

【０１１１】つぎの発明にかかる分周回路によれば、ク
ロック反転回路を排他的論理和回路で構成するようにし
たので、簡便な構成クロック信号の反転を実現できる。

【０１１２】つぎの発明にかかる分周回路によれば、直
列記憶段の最終段の記憶段出力をクロック反転回路に入
力するか否かの切り替えを行うゲート回路を備え、この
切り替えにより偶数分週と奇数分周を選択可能にしたの
で、小さな回路規模でかつ同じ記憶段数で、奇数分周の
みならず偶数分周も実現することができる。

【０１１３】つぎの発明にかかる分周回路によれば、最
終段の記憶段出力を遅延回路を通して遅延させるか否か
の切り替えを行うようにしたので、異なる分周比を同じ
記憶段数でかつ小さな回路規模で容易に得ることができ
る。

【０１１４】つぎの発明にかかる分周回路によれば、複
数の異なる遅延時間を選択可能としたので、より多くの
異なる分周比を同じ記憶段数でかつ小さな回路規模で容
易に得ることができる。

【０１１５】つぎの発明にかかる分周回路によれば、複
数の記憶段の出力を択一選択して反転遅延回路に入力す
る記憶段選択回路を備え、この択一選択によって分周比
を選択できるようにしているので、記憶段数を選択する
という単純な構成で任意の分周比を得ることができる。

【０１１６】つぎの発明にかかる分周回路によれば、複
数の記憶段のうちの一部の記憶段を常時データスルー状
態とするか否かの切り替えを行うゲート回路を備え、こ
の切り替えにより分周比の変更を可能にしたので、記憶
段数を選択するという単純な構成で任意の分周比を得る
ことができる。

【０１１７】つぎの発明にかかる分周回路によれば、複
数の記憶段の一部をバイパスするか否かを切り替えるこ
とで、分周比の変更を可能にしたので、簡便な回路構成
によって任意の分周比を得ることができる。

【０１１８】つぎの発明にかかる分周回路によれば、最
終段の記憶段出力の出力に、クロック信号ｎ周期分のデ
ジタル遅延値を与え、デジタル遅延値ｎを変更すること
で、分周比の変更を可能にしているので、設定遅延値を
変更するだけで、簡便に任意の分周比を得ることができ
る。

【０１１９】つぎの発明にかかる分周回路によれば、直
列記憶段の各記憶段を、夫々異なる初期データを初期設
定可能にしたので、分周比や出力波形を、変更できるこ
とが可能となる。

【図面の簡単な説明】

【図１】 この発明にかかる分周回路の実施の形態１の
概念的構成を示すブロック図である。

【図２】 実施の形態１の動作を説明するタイムチャー
トである。

【図３】 記憶段の具体的回路構成を各種示す図であ
る。

【図４】 記憶段のリセット手法を説明するための図で
ある。

【図５】 この発明にかかる分周回路の実施の形態２の
構成を示す回路図である。

【図６】 この発明にかかる分周回路の実施の形態３の
構成を示す回路図である。

【図７】 実施の形態３の動作を説明するタイムチャー
トである。

【図８】 この発明にかかる分周回路の実施の形態４の
概念的構成を示すブロック図である。

【図９】 実施の形態４の具体的構成を示す回路図であ
る。

【図１０】 実施の形態４の動作を説明するタイムチャ
ートである。

【図１１】 この発明にかかる分周回路の実施の形態５
の概念的構成を示すブロック図である。

【図１２】 この発明にかかる分周回路の実施の形態６
の概念的構成を示すブロック図である。

【図１３】 この発明にかかる分周回路の実施の形態７
の概念的構成を示すブロック図である。

【図１４】 この発明にかかる分周回路において、記憶
段にレベルトリガ型を用いた場合の実施の形態８の概念
的構成を示すブロック図である。

【図１５】 この発明にかかる分周回路において、記憶
段にエッジトリガ型を用いた場合の実施の形態８の概念
的構成を示すブロック図である。

【図１６】 この発明にかかる分周回路の実施の形態９
の概念的構成を示すブロック図である。

【図１７】 この発明にかかる分周回路の実施の形態１
０の概念的構成を示すブロック図である。

【図１８】 この発明にかかる分周回路の実施の形態１
０について、デジタル遅延回路の内部構成例を示すブロ
ック図である。

【図１９】 実施の形態１０の動作を説明するタイムチ
ャートである。

【図２０】 この発明にかかる分周回路の実施の形態１
１の概念的構成を示すブロック図である。

【図２１】 この発明にかかる分周回路の実施の形態１
２の概念的構成を示すブロック図である。

【図２２】 この発明にかかる分周回路の実施の形態１
３の動作を説明するためのタイムチャートである。

【図２３】 従来技術を示す図である。

【符号の説明】

１０ 直列記憶段、１１，１２，１３，１４，１５
記憶段（ラッチ）、２０ クロック反転回路、２１，２
２，４２，４３，４６，４７ インバータ、３０ ディ
レイ、４０，４１，４５，６１，６２，６３ トランス
ミッションゲート ４４ ＮＡＮＤゲート、５１，５２
トランジスタ，５５ ゲート回路、６０ ディレイ選
択回路、６４，６５ セレクタ、７１，７２，７３，７
４ ディレイ、８０ 記憶段選択回路、８１，８２ ゲ
ート回路、８３ デジタル遅延回路、８４ トランスミ
ッションゲート、８５ ラッチ、８６ インバータ、８
７不一致検出回路、８８ カウンタ、８９ レジスタ、
９０ 比較器、Ｃ１ 入力制御信号、ＣＬＫ クロック
信号、ｄ 帰還入力、ＳＥＬ 選択信号、ＤＳＥＬ デ
ィレイ選択信号、ＳＷ１〜ＳＷ３ スイッチ、ＴＨＲ
１，ＴＨＲ２ スルー信号。

Claims (10)

【特許請求の範囲】
1. 【請求項１】 入力制御信号によって入力されたデータ
   を一時保持する複数の記憶段を有し、前段の記憶段のデ
   ータ出力を後段の記憶段のデータ入力へ順次入力する直
   列記憶段と、 前記直列記憶段の最終段の記憶段出力および原発振のク
   ロック信号が入力され、前記クロック信号を最終段の記
   憶段出力の変化のタイミングで論理反転させ、該論理反
   転させた信号を入力制御信号として奇数の記憶段および
   偶数の記憶段に対し相補に与えるクロック反転回路と、 前記最終段の記憶段出力を論理反転するとともに該最終
   段の記憶段出力に対し所定の遅延を与え、その出力を前
   記直列記憶段の初段の記憶段のデータ入力に入力する反
   転遅延回路と、 を備えることを特徴とする分周回路。
2. 【請求項２】 前記クロック反転回路は、前記直列記憶
   段の最終段の記憶段出力およびクロック信号の排他的論
   理和を出力する排他的論理和回路であることを特徴とす
   る請求項１に記載の分周回路。
3. 【請求項３】 前記直列記憶段の最終段の記憶段出力を
   前記クロック反転回路に入力するか否かの切り替えを行
   うゲート回路を更に備え、この切り替えにより偶数分週
   と奇数分周を選択可能にしたことを特徴とする請求項１
   または２に記載の分周回路。
4. 【請求項４】 前記反転遅延回路は、所定の遅延を与え
   る遅延処理回路と、前記最終段の記憶段出力を遅延処理
   回路を通して遅延させるか否かの切り替えを行う選択回
   路とを備えることを特徴とする請求項１〜３のいずれか
   １つに記載の分周回路。
5. 【請求項５】 前記遅延処理回路は、複数の異なる遅延
   時間を付与する複数の遅延回路を有し、前記選択回路
   は、前記複数の遅延回路を択一選択することを特徴とす
   る請求項４に記載の分周回路。
6. 【請求項６】 前記直列記憶段の複数の記憶段の出力を
   択一選択して前記反転遅延回路に入力する記憶段選択回
   路を備えることを特徴とする請求項１〜３のいずれか１
   つに記載の分周回路。
7. 【請求項７】 前記直列記憶段の複数の記憶段はレベル
   トリガ型であり、前記複数の記憶段のうちの一部の記憶
   段を常時データスルー状態とするか否かの切り替えを行
   う切替回路を更に備え、この切り替えにより分周比の変
   更を可能にしたことを特徴とする請求項１〜３のいずれ
   か１つに記載の分周回路。
8. 【請求項８】 前記直列記憶段の複数の記憶段はエッジ
   トリガ型であり、前記複数の記憶段の間に、前段の記憶
   段の出力と３段手前の記憶段の出力を切り替える切替回
   路を更に備え、この切り替えにより分周比の変更を可能
   にしたことを特徴とする請求項１〜３のいずれか１つに
   記載の分周回路。
9. 【請求項９】 前記最終段の記憶段出力の出力に、クロ
   ック信号ｎ周期分の設定遅延値を与え、その遅延出力を
   前記クロック反転回路に入力するデジタル遅延回路を更
   に備え、前記設定遅延値ｎ（ｎ：自然数）を可変するこ
   とにより、分周比の変更を可能にしたことを特徴とする
   請求項１〜３のいずれか１つに記載の分周回路。
10. 【請求項１０】 前記直列記憶段の複数の記憶段は、夫
    々異なる初期データを初期設定可能であることを特徴と
    する請求項１〜９のいずれか１つに記載の分周回路。