JPS6226922A - タイミング発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、周期性を有するパルス列からなるところのタ
イミングの発生装置に関する。

Ｆ開示の概要」 本明細ド）及び図面は、周期性をイｊするパルス列から
なるタイミングの発生装置において、タイミングの周期
に対応したステージ数をもつリングカウンタと、リング
カウンタの名ステージの出力を入力し、外部からの指示
に応じて所定のステージからの人）Ｊのみを選択出力す
るようにＰＬＡ化された選択回路と、該訳択回路の出力
の論理和を取って該論理和が°１″になる時にその論理
状７魚が反転する反転遅延回路に出力する論理和回路と
を有し、該タイミング発生装置の外部からの指示はパル
スの変化点に対応したリングカウンタのステージ位置で
あるようにＰ　Ｌ　Ａの接合部を形成して、１つの周期
内で任意のパルス列を有するタイミングを発生する小の
できる技術を開示する。

［従来技術］ 従来より論理回路設計に携わる者にとっては回路のタイ
ミング設＃１は大きな問題であった。即ち、個々の回路
毎に安来される回路動作は異なり、しかしてそのタイミ
ング設計もこれに合致する様に逐−Ｊ案する心安があっ
た。

タイミング発生の補助手段として従来より、時々利用さ
れるのが２進カウンタ回路である。これは第１図に示す
様に異なった信号波形を豊富に発生してくれるため、こ
れらの信号のうちで都合の良いものを利用する事ができ
る。しかしながらカウンタ回路で発生される信号は、２
侶、４倍、８倍・・・といったイ８周期信舛のみであり
、これではごく−・部のケースにしか適用できず、−・
般にはフリップフロップ及びゲート等を用いていくつか
のイハ号を加］、変形して所用のタイミング信号を作り
」−げる小が多い。

即ち、タイミング設計に際しての常道、定イｊなるもの
は存在せず、−屯に設計者の資質にゆだねられるところ
が多かった。

更にはまた、こうして苦心して作り１−げた回路に、不
Ａ１１ｌの回路変更が生じ、そのタイミングに手を加え
ざるを得ない状況となった時、回路の一部のタイミング
改造が、別部分に影響を及ぼし、設計者はこの矛盾に音
しめられる東が多い。

［発明が解決しようとする問題点］ 本発明は１−記従来技術の問題点に鑑みてなされたもの
で、タイミング設計が容易で、同−周期内であれば任意
のパルスタイミングを現場で得る事のきるという点で汎
用性、拡張性に富むタイミング発生装置を提供する事を
課題とする。

Ｅ問題点を解決するための手段」 −４−記課題を達成するーーＬ段として、例えば第１図
に示す実施例のタイミング発生装置において、所望のタ
イミングの周期に対応したステージ（遅延回路）数をも
つリングカウンタ１００は外部からの指示により任意の
ステージ出力を選択するように所謂ＰＬＡ化された選択
回路ｌｏｔに各ステージ出力を出力し、該選択回路の出
力の論理和を取る論理和回路１０２は該論理和がｌ　”
となる時に論理反転する反転遅延回路１０３に接続され
ている。

Ｅ作用］ 第１図の構成において、反転遅延回路１０３は論理和回
路１０２における論理和が°“ｌ　”となる時に論理反
転し、０′″である時はその論理状１ハ；を保持するか
ら、論理和回路１０２に入力する選択回路１０１の出力
の選択、即ちＰＬＡ接合部の選択の態様により任意のパ
ルスタイミングを発生できる事となる。

Ｅ実施例］ 以ド、本発明の実施例について図面を用いて詳細に説明
する。

〈基本動作〉 ます、第３図（ａ）は実施例に適用されたタイミング発
生のための基本型となるリングカウンタ回路である。リ
ングカウンタとは−・股に、シフトレジスタ回路のシフ
ト出力信号を同じシフトレジスタ回路のシフト入力へ戻
し、パ環状”″のフリップフロップ（以下Ｆ／Ｆと称す
る）列を形成している事にその名を由来している。

第３図（ａ）のリンクカウンタは、特に動作開始時にい
ずれか１つの段のみに論理”ｌ″′がプリセットされて
いる事に特徴がある。

第３図（ｂ）に水リングカウンタへクロックを入力した
時の状態遷移表を示す。動作開始時（プリセット時）、
唯一の論理”　１　”がリングカウンタの初段Ｑ１にセ
ットされるものとする。図に示す様にクロックが入力す
るたびに−１−記゛唯一の論理”　１　”　”がリング
カウンタの各ステージを巡回する。

くタイミング発生回路の１例〉 第４図（ａ）は本発明の実施例の几体的回路図を示すも
ので、前述したリンクカウンタ出力のいずれか２つのス
テージ（Ｑ７．Ｑ９）の出力がＯＲ回路１に入力され、
更に、排他論理和回路２を含む半転型フリップフロップ
回路（以下、Ｆ／Ｆと称する）２０に入力される。これ
らの排他論理和回路と反転型Ｆ／Ｆとの組合せが第１図
の反転遅延回路を構成の一例である。

さて、ＯＲ回回路がＴＸＩに論理°°１°′を出力する
条件とは、ＯＲ回回路に入力されるリングカウンタステ
ージ川内のいずれかが論理”　１　”となる事（Ｑ？＋
Ｑ９）である。即ち、これは第３図（ａ）のリングカウ
ンタの説明における゛°唯一の論理１　”の移動によっ
て決定される事になる。従って、排他論理和回路２の…
力ＴＹ１が°°ｌ°′となる条件はＦ／Ｆ　２０の出力
Ｔ１が’　１　”でかつＴＸＩが゛Ｏパである時か、又
はＴ１が°０″でＴＸＩが”　１　”である時のいずれ
かである。

即ち、ＴＩをあるタイミングで“ＯＩ＋から”　１　”
にするためには、そのタイミングに対応するステージの
出力をＯＲ回回路に入力すればよい。

又、Ｆ／Ｆ　２０が１度セットすると、ＯＲ回路の出力
ＴＸＩが°゛０″である限りはＴ　Ｙ　Ｉは°°ｌ″′
であり、Ｆ／Ｆ２０はセットしたままである。つまり、
もしＴ１が°“１　”からＯ″となるタイミングが欲し
ければ、そのタイミングに対応するステージのＦ／Ｆの
出力をＯＲ回路に入力すればよい。

以−Ｌの事に留意して、第４図（ｂ）タイムチャートを
参照しながら説明する。ステージ１とステージ３の出力
であるＱ？、Ｑ９をＯＲ回回路の入力とする。従って、
図中ＴＸＩに示すＯＲ回回路の出力はリングカウンタに
おける゛論理”　１　”の移動″が丁度ステージ１もし
くはステージ３にさしかかった時にのみ論理”　１　”
を出力する。そして、最終タイミング出力ＴｌはＯＲ回
路２における、この論理”ｌ”出力から１クロツク遅れ
て状態を反転する。Ｆ／Ｆ２０の初期状態を°゛０′°
とすれば、その出力であるところのタイミング信号Ｔｌ
はＱ７とＱ９のスデーシ差、即ち、３−１−２タロツク
分の時間だけ、論理”　１　”となる。あとはリングカ
ウンタが一巡する周期であるところの５クロック周期毎
に同じ波形を繰り返す。

出力タイミング信号Ｔ１はＦ／Ｆ　２０を介する為、Ｏ
Ｒ回回路よりｌクロック分遅れて出力される？１１にな
るが、逆にＱＲ１ｉ７＋路１及び＋Ｈ他論理和回路２の
動作遷移面に生じるチャツタ成分が取り除かれた°きれ
いなパ波形を出力する効果を有する。

くタイミング段調） 以］−は動作を主体に説明したものであるが、次に実施
例を様々のタイミング発生の用途に合わせて設Ｊ１する
時の手順について説明する。

第５図（ａ）〜（ｄ）に丞す様に、 （ｊ）　　ます、必要とされるタイミング波形のタイム
チャートを書き（第５図（ａ））、 （？）　　次に１周期に何クロック必要かを割り出す。

本例の場合は１周期５クロツクである。そして、これに
同数のステージ数をもつ１１１１記リングカウンタを配
置（第５図（ｂ））Ｌ。

■　次番こ、必要とするタイミング信号の数（本例では
２つ）だけＯＲ回路３，５、排他論理和回路４．６とＦ
／Ｆ　２１　、２２を配（第５図（Ｃ））し、 ＠）　そしてタイミンク信号の〜ン：１：す、ηトリの
位置に対に’ｉするリンクカウンタステージの出力信号
を選び、タイミング信号Ａに対しては、第５１剥（ａ）
からＱ１３．Ｑ１５をＯＲ回路３に入力し、タイミング
信号Ｂに対しては同じようにしてＱ１４．Ｑ１６をＯＲ
回路５に人力する。（第５図（ｄ））。

以１．の手順によれば、周期性のある如何なる波形のタ
イミング４４号においても、タイムチャートから機械的
に回路図にまで落としていく事ができるので、実施例に
凡体化された本発明の汎用性は高い。更に、タイミング
信号を変更したい場合、周期の変更が必要でない限り、
中にＯＲ回路への入力信号をリングカウンタの別ステー
ジ出力に変更するだけで済む。即ち、変更に対して安価
で柔軟性に富むばかりでなく、リングカウンタそのもの
を変更するわけではないので他の回路への影響もない。

もし周期まで変更する必要が生じてリングカウンタのス
テージ数が変っても、それが他に及ぼす影響は容易に予
測がつく。

更に、同一　クロック系統のタイミング信号であれば、
第５図（ｄ）に示す様に、同じリングカウンタをＪ（川
でき、わずかにＯＲ回路、排他論理相同路とＦ／Ｆ回路
を追加していくだけで安価に複数のタイミング信号を作
り出せる。

そして第６図に示す様に、この小規模で安価な排他論理
和回路とＦ／Ｆ回路を共用しないようにして、できるだ
け回路ブロック毎に設けて構成すれば、１つの回路ブロ
ックにおけるタイミング変更による影響を他の回路ブロ
ックに及ぼさずに済む。

さて、実施例のタイミング回路における動作遅延時間を
みてみると、ｌクロックが進む間に動作すべきものはわ
ずかにＯＲ回路と排他論理和回路とフリップフロップｌ
ステージ分のみであり、このことからみても相当の高速
動作かり能である。即ち、リングカウンタ回路のループ
を形成している要素はＦ／Ｆのみであり、しかも各Ｆ／
Ｆはクロックによる同期動作となる為に同時動作となり
、グリッチの発生もない。前述した従来例における２進
カウンタを利用した場合では、カウンタ回路内のキャリ
ー発生のために回路ステージ数が多く、動作遅延が大き
いか、本実施例によれば、動作速度の改善にもつながる
。

更に本実施例においては、きざみ値を小さく、即ちクロ
ックをより速め、かつこれに対応してリングカウンタス
テージ数を増やす事で、より正確なタイミング信号の形
成を行ない得る。

しかるに本実施例のタイミング発生回路は高速の論理回
路や、高精度のパルス発生器等の旧測器回路に対しても
好適である。

〈変形例１〉 さて、前記実施例は一周期内に単一の変化を行なうタイ
ミング信号を発生する例であったが、更にそれを掘り下
げて、−周期内に２回、あるいはそれ以１−の変化を行
なわしめる事もできる。

これは前述のＯＲ回路への入力数を増し、かっこの入力
として該リングカウンタの複数のステージ出力を用いる
事で行ない得る。第７図（ａ）にこの−例を示す。

第７図（ａ）においてはリングカウンタの出力Ｑ２０．
　Ｑ２２．　Ｑ２３．　Ｑ２ａノソれぞれの変化時ニＯ
Ｒ回路１５の出力Ｔｘ２が変化し、かくして図に示す様
な１周期内に複数の変化を行なうタイミング信号Ｔ２が
得られる。第７図（ａ）からも容易に理解出来るように
、ＯＲ回路１５への入力が複数あっても、その入力に対
応するＦ／Ｆの変化タイミングで出力Ｔ２のタイミング
が変化するから、極めて直観的にタイミングを把握でき
る。

〈変形例２〉 さて、第７図（ａ）においてはＯＲ回路への人力として
、偶数個（第７図（ａ）では４個）の入力信号を用いた
が、これを奇数個とした時、どのようになるかを第８図
（ａ）、（ｂ）に示す。

第８図（ｂ）には変形例１と同様にして求めたタイミン
グ波形Ｔ３が掲げられているが、第１周期日（即ち奇数
番の周期）と第２周期日（即ち偶数番の周期）で逆転し
たタイミング信号が得られており、交互に逆転したタイ
ミング信号が必要なケースに好適である。逆にいえば、
半周期毎に信号反転しているような場合は１周期分のス
テージ数をもつリンクカウンタを準備する必要がなく、
半周期分ですむ。

〈変形例３ン 次に本発明に於ては、出力タイミング信号の変更が容易
である事から、可変のタイミング信号発生器を得る事の
可能な実施例も考えられる。このｂ 場合出力タイミング信号を決定する要素として、１１１
力タイミング信号の周期を決定するところのリングカウ
ンタのステージ数、そしてタイミング信号の幅と変化の
時間位置を決定するところのＯＲ回路への入力信号の選
足、の２点である。

そこで、この２つの要素に対し、１つはりングカウンタ
の各ステージの出力のうちいずれのｌｌＩ力を反転して
リンクカウンタの入力に戻すかを選択する選択回路を配
し、又他方各ステージの出力のうちいずれの１つ以上の
出力を選択するかの選択回路を配し、それらの選択回路
の選択指示を外部より行なわしめる事で、可変のタイミ
ング信号発生回路を得る事ができる。

第９図にこの例を示す。Ｑ４０・・・Ｑ４４・・・のシ
フト１／ジスタにて形成されるリングカウンタ回路と、
ＯＲ回路、排他論理和回路及びその出力をサンプルする
ところのＦ／Ｆは前述の説明に同じであるが。

これに更に図中３３・・・３６・・・に示す選択回路が
加わる。

選択回路は市販のマルチプレクサを用いる事が出来よう
。選択回路３３はリングカウンタの各ステージ出力のい
ずれか１つを選択してシフトイン信号として初段にフィ
ードバックする。いずれのステージ出力をフィードバッ
クするかは自由に制御できる。即ち、これはリングカウ
ンタのステージ数を自由に増減する事に等価であり、前
述の如く出力タイミングの周期を可変とする事になる。

また、他の選択回路３４〜３６・・・は前記ＯＲ回路入
力の前ステージにも配置される。そしてＯＲ回路入力と
してリングカウンタのいずれのステージ出力を選ぶかを
自由に制御できる。即ち、これは…カタイミング信号の
時間位置とパルス幅を可変とする事になる。

＜　ＰＬＡの応用） 更に他の実施例として、色々なタイミング信号を得るの
に必要な接続の変更を前述した様な選択回路ではなく、
ＰＬＡ　　（プログラマブルロジックアレイ）にて行な
う東も考えられる。つまり、−１−述の各実施例に特徴
的な事の１つはたとえばゲートやＦ／Ｆ等が多数整然と
並んでいる点であり、この事は回路のＬＳＩ化に適して
いるのみならず、更に変形例３のような場合は極めてＰ
ＬＡ化に適している事を示している。

ＰＬＡは周知の通り、内部にゲート、Ｆ／Ｆ等の論理回
路を多数配した素子で、一部の回路の内部結線を未結線
のまま市販されたものである。

フィールドにてこの未結線の部分（格子点）を例えば各
格子点のヒユーズを選んで飛ばすヒユーズ溶断方式によ
り、又は各格子点にあるベース−エミッタ接合を大電流
で破壊してダイオードを作り…す接合破壊方式により外
部からプログラム的に結線し固定化し得るところの新し
い半導体デバイスである。本発明に係るＰＬＡ化の一実
施例を第１０図に示す０図中、ｘ印が外部より結線指示
を行ない得る箇所である。

図において、発生されるタイミング信号の周期を決定す
るものであるところのリングカウンタのステージ数の設
定は、初ステージステージへの入力をリンクカウンタの
どのステージ出力と結線するかによって決まり、図のＸ
印に示すこの結線をプログラム可能とする事で、同一の
ＰＬＡデバイスを複数用意すれば、周期の異なるタイミ
ング発生回路を作り得る。

また、タイミング波形の時間位置とパルス巾については
、ＯＲ回路４１，４３．４５への入力をリングカウンタ
のどのステージ１１３力と結線するかで決まり、図中Ｘ
印の結線をプログラム可能とする事で、同一のＰＬＡデ
バイスを使用して、タイミングの時間位置とパルス巾の
異なるタイミング発生回路を作り得る。ＯＲ回路４１，
４３．４５への入力として、第１０図では２個の例を示
したが、３個以上、あるいは奇数個用いれば前述の如く
更に複雑なタイミングを発生する事もできる。

〈実施例の特徴〉 以上説明した様に、前記各実施例に特徴的な点は、回路
構成が整然かつ配列的な形態となっており、タイミング
回路の設計上、リングカウンタのステージ数の増減や、
ＯＲ回路の入力選択、あるいはＯＲ回路、排他論理和回
路及び（又は）　Ｆ／Ｆの増減により適応性、拡張性に
富んでいるとＳう事が出来る。

即ち、本実施例によれば、如何なる周期性のあるタイミ
ング波形に対しても、タイムチャートから機械的にタイ
ミング発生回路を作り得ると言う高い汎用性をもつ。

また、リングカウンタのステージ数の増加や、ＯＲ回路
、排他論理和回路及びザンプリング用Ｆ／Ｆ回路を追加
する事で、周期の長期化、あるいは１つのリングカウン
タ回路から多数個のタイミング信号を生成し得ると言う
拡張性を有する。

更にはまた、ＯＲ回路に多数個のリングカウンタステー
ジ出力を入力する事で、複雑な波形のタイミング信号を
も発生し得、適用性が大きい。

更に、ＯＲ回路に奇数個入力を行なう事で半周期角に逆
転したるタイミング波形をも作り得る。

また、実施例の回路の動作遅延に関わる回路ステージ数
が少ない事から、高速動作を可能とするという利点を有
する。

更に、クロックを高速化し、かつリングカウンタステー
ジ数を追加する事で、より高精度のタイミング波形が得
られるという利点を有する。

また、タイミングの変更をわずかの配線変更によって行
ない得る事から１選択回路を用いて可変のタイミング発
生回路を得ることができるという利点がある。

更に、回路構成が配列的な事と、−１−記タイミング変
更の容易な事からＰＬＡ化を行なう事で、汎用性のある
タイミング発生用デバイスであって、フィールドでプロ
グラム化可能なものを得る事ができる。

〈回路素子の置換〉 第１図の反転遅延回路の一例として、第２図〜から第１
０図中ではいわゆるＤタイプのＦ／Ｆと排他論理回路と
の組合せを用いて説明したが、いわゆるＪ−にタイプの
Ｆ／Ｆを用いて、ＯＲ回路出力をこのＪ−にタイプのＦ
／ＦのＪ及びに入力端ｆに入力しても同様の効果が得ら
れる。

又、リングカウンタに用いられているＦ／Ｆなるものは
あくまでも１例であり、その他に単安定マルチ、遅延線
等による遅延素子であっても、同様な効果が得られる。

［発明の効果］ 以ｌ−説明したように本発明によれば１回路構成が整然
かつ配列的な形態となっているので、タイミング設計が
容易であり、更にタイミングの周期内のパルスの変化点
を外部から容易にかつ現場での要求に即して変更できる
という拡張性、汎用性に富んだタイミング発生装置が得
られる。

【図面の簡単な説明】

第１図は基本実施例の構成図、 第２図は従来の２進カウンタの出力のタイミングチャー
ト、 第３図（ａ）、（ｂ）は本発明に係る実施例に適用され
る基本的なリングカウンタの回路、及び各ステージにお
ける状態遷移を表す図、第４図（ａ）、（ｂ）は実施例
の回路図及びそのタイミングチャート、 第５図（ａ）〜（ｄ）はリングカウンタ回路の設計方法
を段階的に示した図、 第６図は実施例のタイミング発生回路が複数のタイミン
グを発生して複数の回路プロ・ンクを駆動する様子を示
した図、 第７図（ａ）、（ｂ）は変形例１の回路図及びそのタイ
ミングチャート、 第８図（ａ）、（ｂ）は変形例２の回路図及びそのタイ
ミングチャート、 第９図は変形例３の回路図、 第１０図は□実施例にＰＬＡを応用した場合の回路図で
ある。 図中、 １．３，５，７，９，１１，１３，１５゜１７．４０，
４１．４３．４５・・・ＯＲ回路、２゜４．６，８，１
０，１２，１４，１６，１８，１９．４２．４４．４６
・・・排他論理回路、Ｑｌ−Ｑ４４・・・フリップフロ
ップである。

Claims (4)

【特許請求の範囲】
1. （１）所定のクロックで１つ又は複数の“０”又は“１
   ”なる論理状態が巡回シフトするリングカウンタと、該
   リングカウンタの各ステージ出力を入力し外部からのパ
   ルスの変化点に対応したステージを選択する指示により
   該指示に応じたステージ出力のみを出力する選択回路と
   、該選択回路の出力の論理和を取る論理和回路と、該論
   理和回路の出力を入力し、該論理和回路の出力が“１”
   となる時のみ論理状態を変化するところの反転遅延回路
   とを有するタイミング発生装置において、該選択回路を
   所謂ＰＬＡ化した事を特徴とするタイミング発生装置。
2. （２）反転遅延回路の出力を所望のタイミングとする特
   許請求の範囲第１項記載のタイミング発生装置。
3. （３）反転遅延回路はＪ−Ｋフリップフロップであつて
   論理和回路の出力を前記Ｊ−ＫフリップフロップのＪ及
   びＫ入力に入力させる事を特徴とする特許請求の範囲第
   １項又は第２項に記載のタイミング発生装置。
4. （４）反転遅延回路は、排他論理和回路と入力に応じて
   論理状態が変化するところのフリップフロップとからな
   り、前記排他論理和回路の入力は論理和回路の出力と前
   記フリップフロップの出力とである事を特徴とする特許
   請求の範囲第１項又は第２項に記載のタイミング発生装
   置。