JPS6226923A - タイミング発生方法及びその装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は全体が所定の周期を有するパルス列からなるタ
イミングの発生方法及びその装置に関する。

Ｅ開示の概要］ 本明細書及び図面は、全体が所定の周期を有するパルス
列からなるタイミングの発生方法及びその装置において
、周期に応じたステージ数を持つリングカウンタを用い
てパルス列の変化点に対応したリングカウンタのステー
ジ出力の論理和を取り、その論理和を反転遅延回路に入
力し、論理和が°゛１″である時に反転遅延回路の論理
状態を反転させる事により、タイミングを得る技術を開
示する。

［従来技術］ 従来より論理回路設計に携わる者にとっては回路のタイ
ミング設計は大きな問題であった。即ち、個々の回路毎
に要求される回路動作は異なり、しかしてそのタイミン
グ設計もこれに合致する様に逐一考案する必要があった
。

タイミング発生の補助手段として従来より、時々利用さ
れるのが２進カウンタ回路である。これは第１図に示す
様に異なった信号波形を豊富に発生してくれるため、こ
れらの信号のうちで都合の良いものを利用する事ができ
る。しかしながらカウンタ回路で発生される信号は、２
倍、４倍、８倍・・・といった倍周期信号のみであり、
これではごく一部のケースにしか適用できず、一般には
フリップフロップ及びゲート等を用いていくつかの信号
を加工、変形して所用のタイミング信号を作り上げる事
が多い。

即ち、タイミング設計に際しての常道、定石なるものは
存在せず、−重に設計者の資質にゆだねられるところが
多かった。

更にはまた、こうして苦心して作り、Ｆ、げた回路に、
不油の回路変更が生じ、そのタイミングに手を加えざる
を得ない状況となった時、回路の一部のタイミング改造
が、別部分に影響を及ぼし、設計者はこの矛盾に苦しめ
られる事が多い。

［発明が解決しようとする問題点］ 本発明は上記従来技術の問題点に鑑みてなされたもので
、タイミング設計が容易でかつ汎用性、拡張性に富むタ
イミング発生方法及びその装置を提供する事を課題とす
る。

［問題点を解決するための手段］ 上記課題を達成する一手段として、例えば第１図に示す
実施例のタイミング発生方法及びその装贋は、所望のタ
イミングの周期に対応し、たステージ数をもつリングカ
ウンタｌＯＯとリングカウンタ１００内のいずれか複数
のテージ出力を入力とする論理和回路１０１と、反転遅
延回路１０２とからなる。

「作用」 第１図の構成において、論理和回路１０１の入力は所望
のタイミングの変化（°０°′→”　１　”又は°゛］
″→”　ｏ　”　）する位置に応じたステージの１１１
力を入力として選ひ、該論理和回路１０１の論理和が１
″”の時のみ反転遅延回路１０２はその論理状態を変化
し、０″′の時はその論理状態を保持するので５．論理
和回路１０１に入力するステージ位置に応したパルス列
が得られる。

「実施例」 以下、本発明の実施例について図面を用いて詳細に説明
する。

〈基本動作〉 ます、第３図（ａ）は実施例に適用されたタイミング発
生のための基本型となるリングカウンタ回路である。リ
ングカウンタとは一般に、シフトレジスタ回路のシフト
出力信号を同じシフトレジスタ回路のシフト入力へ戻し
、゛環状゛′のフリップフロップ（以ドＦ／Ｆと称する
）列を形成している事にその名を由来している。

第３図（ａ）のリングカウンタは、特に動作開始時にい
ずれか１つの段のみに論理”　ｌ　”がプリセットされ
ている事に特徴がある。

第３図（ｂ）に本すングカウンタヘクロックを入力した
時の状ｉル遷移表を示す。動作開始時（プリセット時）
、唯一の論理”　ｌ　”がリングカウンタの初段Ｑｚに
セットされるものとする。図に示す様にクロックか入力
するたびに上記叫−・の論理”　１　”　’″がリング
カウンタの各ステージを巡回する。

〈タイミング発生回路の１例〉 第４図（ａ）は本発明の実施例の具体的回路図を示すも
ので、前述したリングカウンタ出力のいずれか２つのス
テージ（Ｑ？、Ｑ９）の出力がＯＲ回回路に入力され、
更に、排他論理和回路２を含む半転型フリップフロップ
回路（以下、Ｆ／Ｆと称する）２０に入力される。これ
らの排他論理和回路と反転型Ｆ／Ｆとの組合せが第１図
の反転遅延回路を構成の一例である。

さて、　ＯＲ回回路がＴＸＩに論理”　１　”を出力す
る条件とは、ＯＲ回路１に入力されるリングカウンタス
テージ出力のいずれかが論理”　ｌ　”となる事（Ｑ７
＋Ｑ９）である。即ち、これは第３図（ａ）のリングカ
ウンタの説明における゛唯一の論理１″の移動によって
決定される事になる。従って、排他論理和回路２の出力
ＴＹＩが°°１′′となる条件はＦ／Ｆ２０の出力Ｔ１
が°°１″でかつＴＸＩが°’０”−ｔ’ある時か、又
はＴ１が０″′でＴＸＩが”　ｌ　”である時のいずれ
かである。

即ち、Ｔ１をあるタイミングで°°０″から”　ｌ　”
にするためには、そのタイミングに対応するステージの
出力をＯＲ回路１に入力すればよい。

又、Ｆ／Ｆ２０が１度セットすると、ＯＲ回路の出力Ｔ
ＸＩが°゛Ｏ″である限りはＴＹｌは°゛１″であり、
Ｆ／Ｆ２０はセツトシたままである。つまり、もしＴ１
がｌ′′から°“０″となるタイミングが欲しければ、
そのタイミングに対応するステージのＦ／Ｆの出力をＯ
Ｒ回路に入力すればよい。

以上の事に留意して、第４図（ｂ）タイムチャー　１・
を参照しながら説明する。ステージｌとステージ３の出
力であるＱ７．Ｑ９をＯＲ回回路上入力とする。従って
、図中ＴＸ＋に示すＯＲ回回路上出力はりングカウンタ
における゛°論理”　ｔ　”の移動″が■゛度ステージ
ｌもしくはステージ３にさしかかった時にのみ論理”　
ｉ　”を出力する。そして、耐経タイミング出力Ｔ１は
ＯＲ回路２における、この論理”１″′出力から１クロ
ツク８れて状態を反転する。Ｆ／Ｆ　２０の初期状態な
°０″とすれば、その出力であるところのタイミング信
号］゛１はＱ７とＱ９のステージ差、即ち、３−１＝２
クロック分の時間だけ、論理”ｔ“′となる。あとはリ
ングカウンタが一巡する周期であるところの５クロック
周期毎に回し波形を繰り返す。

出力タイミング信号Ｔ１はＦ／Ｆ２０を介する為、ＯＲ
回回路上り１クロック分Ｒれて出力される事になるが、
逆にＯＲ回回路上び排他論理和回路２の動作遷移時に生
じるチャツタ成分か取り除かれた゛きれいな′″波形出
力する効果を有する。

〈タイミング設ル１〉 以１−は動作を主体に説明したものであるが、次に実施
例を様々のタイミング発生の用途に合わせて設５１する
時の手順について説明する。

第５図（ａ）〜（ｄ）に示す様に、 （′」）　　ます、必要とされるタイミング波形のタイ
ムチャートを書き（第５図（ａ））、 （？）次に１周期に何クロック必要かを割り出す。

本例の場合は１周期５クロツクである。そして、これに
同数のステージ数をもつ前記リングカウンタを配置（第
５図（ｂ））Ｌ、 （隻）　　次に、必要とするタイミング信号の数（本例
では２つ）だけＯＲ回路３，５、損他論理和回路４．６
とＦ／Ｆ　２１　、２２を配（第５図（Ｃ））し、 ０）　そしてタイミング信けの立ｌ−リ、立下りの位置
に対応するリングカウンタステージの出力信号を選ひ、
タイミング信号Ａに対しては、第５図（ａ）からＱｚ３
．Ｑｚ５をＯＲ回路３に入力し、タイミング信号Ｂに対
しては同じようにしてＱ１４．ＱｌＢをＯＲ回路５に入
力する。（第５図（ｄ））。

以−１−の手＋ｉ＋ｒ＋によれば、周期性のある如何な
る波形のタイミング信号においても、タイムチャー１・
から機械的に回路図にまで落としていく事ができるので
、実施例に具体化きれた本発明の汎ｆｆＪ性は高い。更
に、タイミング信号を変更したい場合、周期の変更が必
要でない限り、単にＯＲ回路への入力信号をリングカウ
ンタの別ステージ出力に変更するだけで済む。即ち、変
更に対して安価で柔軟性に富むばかりでなく、リングカ
ウンタそのものを変更するわけではないので他の回路へ
の影響もない。もし周期まで変更する必要が生じてリン
グカウンタのステージ数が変っても、それが他に及ぼす
影響は容易に予測がつく。

更に、同一クロック系統のタイミング信号であれば、第
５図（ｄ）に示す様に、同じリングカウンタを共用でき
、わずかにＯＲ回路、排他論理和回路とＦ／Ｆ回路を追
加していくだけで安価に複数のタイミング信号を作り出
せる。

ぞして第６図に示す様に、この小規模で安価な排他論理
和回路とＦ／Ｆ回路を共用しないようにして、できるだ
け回路ブロック毎に設けて構成すれば、１つの回路ブロ
ックにおけるタイミング変更による影響を他の回路ブロ
ックに及ぼさずに済む。

ごて、実施例のタイミング回路における動作遅延時間を
みてみると、ｌクロックが進む間に動作すべきものはわ
ずかにＯＲ回路と拮他論理和回路とフリップフロップ１
ステージ分のみであり、このことからみても相当の高速
動作が可能である。即ち、リングカウンタ回路のループ
を形成している要素はＦ／Ｆのみであり、しかも各Ｆ／
Ｆはクロックによる同期動作となる為に同時動作となり
１グリツチの発生もない。前述した従来例における２進
カウンタを利用した場合では、カウンタ回路内のキャリ
ー発生のために回路ステージ数が多く、動作遅延か大き
いが、本実施例によれば、動作速度の改善にもつながる
。

更に本実施例においては、きざみ値を小ざく、即ちクロ
ックをより速め、かつこれに対応してリングカウンタス
テージ数を増やす事で、より正確なタイミング信号の形
成を行ない得る。

しかるに本実施例のタイミング発生回路は高速の論理回
路や、高精度のパルス発生器等のＷｌ測器回路に対して
も好適である。

〈変形例１） さて、ｎｉｊ記実施例は−・周期内に巾−の変化を行な
うタイミング信号を発生する例であったが、更にそれを
掘り下げて、−周期内に２回、あるいはそれ以上の変化
を行なわしめる事もできる。

これは前述のＯＲ回路への入力数を増し、かっこの入力
として該リングカウンタの複数のステージ出力を用いる
事で行ない得る。第７図（ａ）にこの−例を示す。

第７図（ａ）においてはリングカウンタの出力Ｑ２０　
、　Ｑ２２　、　Ｑ　２３　、　Ｑ２４（７）　ソれソ
レノ変化時ニＯＲ回路１５の１１力Ｔｘ２が変化し、か
くして図に示す様な１周期内に複数の変化を行なうタイ
ミング信号Ｔ２が得られる。第７図（ａ）からも容易に
理解出来るように、ＯＲ回路１５への入力が複数あって
も、その入力に対応するＦ／Ｆの変化タイミングで１１
１力Ｔ２のタイミングが変化するから、極めて直観的に
タイミングを把握できる。

く変形例２〉 さて、第７図（ａ）においてはＯＲ回路への入力として
、偶数個（第７図（ａ）では４個）の入力信号を用いた
が、これを奇数個とした時、どのようになるかを第８図
（ａ）、（ｂ）に示す。

第８図（ｂ）には変形例１と同様にして求めたタイミン
グ波形Ｔ３か掲げられているが、第１周期日（即ち奇数
番の周期）と第２周期日（即ち偶数番の周期）で逆転し
たタイミング回路が得られており、交Ｗに逆転したタイ
ミング信号が必要なケースに好適である。逆にいえば、
半周期毎に信号反転しているような場合は１周期分のス
テージ数をもつリングカウンタを準備する必要がなく、
半周期分ですむ。

〈変形例３） 次に本発明に於ては、出力タイミング信号の変更が容易
である事から、可変のタイミング信号発生器を得る事の
可能な実施例も考えられる。この場合出力タイミング信
号を決定する要素として、出力タイミング信号の周期を
決定するところのリングカウンタのステージ数、そして
タイミング信号の幅と変化の時間位置を決定するところ
のＯＲ回路への入力信号の選定、の２点である。

そこで、この２つの要素に対し、１つはリングカウンタ
の各ステージの出力のうちいずれの出力を反転してリン
グカウンタの入力に戻すかを選択する選択回路を配し、
又他方者ステージの出力のうちいずれの１つ以［−の出
力を選択するかの選択回路を配し、それらの選択回路の
選択指示を外部より１１なわしめる事で、可変のタイミ
ング信号発生回路を摺る事ができる。

第９図にこの例を示す。Ｑ４０・・・Ｑ４４・・・のシ
フトレジスタにて形成されるリングカウンタ回路と、Ｏ
Ｒ回路、排他論理和回路及びそのｔｔｌ力をサンプルす
るところのＦ／Ｆは前述の説明に同じであるが、これに
更に図中３３・・・３６・・・に示す選択回路が加わる
。

選択回路は市販のマルチプレクサを用いる事が出来よう
。選択回路３３はリングカウンタの各ステージ出力のい
ずれか１つを選択してシフトイン信号として初段にフィ
ート７へツクする。いずれのステージ出力をフィードバ
ックするかは自由に制御できる。即ち、これはりングカ
ウンタのステージ数を自由に増減する事に等価であり、
前述の如く出力タイミングの周期を可変とする事になる
。

また、他の選択回路３４〜３６・・・は前記ＯＲ回路入
力の前ステージにも配置される。そしてＯＲ回路入力と
してリングカウンタのいずれのステージ出力を選ぶかを
自由に制御できる。即ち、これは出力タイミング信号の
時間位−とパルス幅を可変とする事になる。

（ＰＬＡの応用〉 更に他の実施例として、色々なタイミング信号を得るの
に必要な接続の変更を前述した様な選択回路ではなく、
ＰＬＡ　　（プログラマブルロジックアレイ）にて行な
う事も考えられる。つまり、ｌ−述の各実施例に特徴的
な事の１つはたとえばゲートやＦ／Ｆ　％が多数整然と
並んでいる点であり、この事は回路のＬ　Ｓ　Ｉ化に適
しているのみならず、更に変形例３のような場合は極め
てＰＬＡ化に適している事を小している。

ＰＬＡは周知の通り、内部にゲート、Ｆ／Ｆ等の論理回
路を多数量した素子で、・部の回路の内部結線を未結線
のまま市販されたものである。

フィールドにてこの未結線の部分（格子点）を例えば各
格子点のヒコーズを選んで飛ばすヒユーズ溶断力式によ
り、又は各格子点にあるベース−エミッタ接合を大電流
で破壊してタイオードを作り出す接合破壊方式により外
部からプログラム的に結線し周ｊ！化し得るところの新
しい半導体デバイスである。本発明に係るＰＬＡ化の−
・実施例を第１０図に示す。図中、Ｘ印が外部より結線
指示を行ない得る箇所である。

図において、発生されるタイミング信号の周期を決定す
るものであるところのリングカウンタのステージ数の設
定は、初ステージステージへノ入力をリングカウンタの
どのステージ出力と結線するかによって決まり、図のＸ
印に示すこの結線をプログラム可能とする事で、同・の
ＰＬＡテ八イスイス数用意すれば、周期の異なるタイミ
ング発生回路を作り得る。

また、タイミング波形の時間位置とパルスＴｉ］につい
ては、ＯＲ回路４１，４３．４５への入力をリングカウ
ンタのどのステージ出力と結線するかで決まり、図中Ｘ
印の結線をプログラム可能とする事で、同一のＰＬＡデ
バイスを使用して、タイミングの時間位置とパルス１１
の異なるタイミング発生回路を作り得る。ＯＲ回路４１
．４３．４５への入力として、第１０図では２個の例を
示したが、３装置１−１あるいは奇数個用いれば前述の
如く更に？Ｕ雑なタイミングを発生する事もできる。

〈実施例の特徴〉 以１−説明した様に、前記各実施例に特徴的な点は、回
路構成が整然かつ配列的な形態となっており、タイミン
グ回路の設計上、リングカウンタのステージ数の増減や
、ＯＲ回路の入力選択、あるいはＯＲ回路、排他論理和
回路及び（又は）　Ｆ／Ｆの増減により適応性、拡張性
に富んでいると汀う事が出来る。

即ち１本実施例によれば、如何なる周期性のあるタイミ
ング波形に対しても、タイムチャートから機械的にタイ
ミング発生回路を作り得ると言う高い汎用性をもつ。

また、リングカウンタのステージ数の増加や、　ｌ ＯＲ回路、排他論理和回路及びサンプリング用Ｆ／Ｆ回
路を追加する事で、周期の長期化、あるいは１つのリン
グカウンタ回路から多数個のタイミング信号を生成し得
ると言う拡張性を有する。

更にはまた、ＯＲ回路に多数個のリング力ウソタステー
ジ出力を入力する事で、複雑な波形のタイミング信号を
も発生し得、適用性が大きい。

更に、ＯＲ回路に奇数個入力を行なう事で半周期毎に逆
転したるタイミング波形をも作り得る。

また、実施例の回路の動作遅延に関わる回路ステージ数
が少ない事から、高速動作を可能とするという利点を有
する。

更に、クロックを高速化し、かつリングカウンタステー
ジ数を追加する事で、より高精度のタイミング波形が得
られるという利点を有する。

また、タイミングの変更をわずかの配線変更によって行
ない得る事から、選択回路を用いて可変のタイミング発
生回路を得ることができるという利点かある。

更に、回路構成が配列的な事と、１−記タイミング変更
の容易な小から乱Ａ化を行なう事で、汎用性のあるタイ
ミング発生用テパイスであって、フィールドでプログラ
ム化可能なものを得る事ができる。

く回路素子の置換〉 第１図の反転遅延回路の一例として、第２図〜から第１
０図中ではいわゆるＤタイプのＦ／Ｆと排他論理回路と
の組合せを用いて説明したが、いわゆるＪ−にタイプの
Ｆ／Ｆを用いて、ＯＲ回路出力をこのＪ−にタイプのＦ
／ＦのＪ及びに入力端子に入力しても同様の効果が得ら
れる。

又、リングカウンタに用いられているＦ／Ｆなるものは
あくまでも１例であり、その他に単安定マルチ、遅延線
等によるｄ延素子であっても、同様な効果が得られる。

し発明の効果］ 以」二説明したように本発明によれば、回路構成が整然
かつ配列的な形態となっているので、タイミング設計が
容易で、かつ拡張性、汎用性に富んだタイミング発生方
法及びその装置が得られる。

【図面の簡単な説明】

第１図は基本実施例の構成図、 第２図は従来の２進カウンタの出力のタイミングチャー
ト、 第３図（ａ）、（ｂ）は本発明に係る実施例に適用され
る基本的なリングカウンタの回路、及び各ステージにお
ける状態遷移を表す図、第４図（ａ）、（ｂ）は実施例
の回路図及びそのタイミングチャート。 第５図（ａ）〜（ｄ）はリングカウンタ回路の設計方法
を段階的に示した図、 第６図は実施例のタイミング発生回路が複数のタイミン
グを発生して複数の回路ブロックを駆動する様子を示し
た図、 第７図（ａ）、（ｂ）は変形例１の回路図及びそのタイ
ミングチャート、 第８図（ａ）、（ｂ）は変形例２の回路図及びそのタイ
ミングチャート、 第９図は変形例３の回路図、 第１０図は実施例にＰＬＡを応用した場合の回路図であ
る。 図中、 １．３，５，７，９，１１，１３，１５゜１７．４０，
４１，４３．４５・・・ＯＲ回路、２゜４．６，８，１
０，１２，１４．１８．１８，１９．４２，４４．４６
・・・排他論理回路、Ｑｌ−Ｑ４４・・・フリップフロ
ップである。

Claims (7)

【特許請求の範囲】
1. （１）全体が所定の周期を持つパルス列からなるタイミ
   ングを発生する方法において、所定のクロックで１つ又
   は複数の“０”又は“１”なる論理状態が巡回シフトす
   るリングカウンタの全ステージ数を前記周期に対応させ
   、１周期内のパルス列の変化位置を前記リングカウンタ
   内のステージに対応させ、該変化位置に対応するステー
   ジ出力を論理和回路に入力し、該論理和回路の出力を該
   論理和回路の出力が“１”となる時のみ論理状態を変化
   するところの反転遅延回路に入力し、該反転遅延回路の
   出力を所望のタイミングとするタイミング発生方法。
2. （２）反転遅延回路はＪ−Ｋフリップフロップであって
   論理和回路の出力を前記Ｊ−ＫフリップフロップのＪ及
   びＫ入力に入力させる事を特徴とする特許請求の範囲第
   １項記載のタイミング発生方法。
3. （３）反転遅延回路は、排他論理和回路と入力に応じて
   論理状態が変化するところのフリップフロップとからな
   り、前記排他論理和回路の入力は論理和回路の出力と前
   記フリップフロップの出力とである事を特徴とする特許
   請求の範囲第１項記載のタイミング発生方法。
4. （４）所定のクロックで１つ又は複数の“０”又は“１
   ”なる論理状態が巡回シフトするリングカウンタと、該
   リングカウンタ内の１つ以上のステージの出力を入力す
   る論理和回路と、該論理和回路の出力を入力し、該論理
   和回路の出力が“１”となる時のみ論理状態を変化する
   ところの反転遅延回路とからなるタイミング発生装置。
5. （５）反転遅延回路の出力を所望のタイミングとする特
   許請求の範囲第４項記載のタイミング発生装置。
6. （６）反転遅延回路はＪ−Ｋフリップフロップであって
   論理和回路の出力を前記Ｊ−ＫフリップフロップのＪ及
   びＫ入力に入力させる事を特徴とする特許請求の範囲第
   ４項又は第５項に記載のタイミング発生装置。
7. （７）反転遅延回路は、排他論理和回路と入力に応じて
   論理状態が変化するところのフリップフロップとからな
   り、前記排他論理和回路の入力は論理和回路の出力と前
   記フリップフロップの出力とである事を特徴とする特許
   請求の範囲第４項又は第５項に記載のタイミング発生装
   置。