JPS6016016A - タイミング作成方法 - Google Patents
タイミング作成方法Info
- Publication number
- JPS6016016A JPS6016016A JP58124536A JP12453683A JPS6016016A JP S6016016 A JPS6016016 A JP S6016016A JP 58124536 A JP58124536 A JP 58124536A JP 12453683 A JP12453683 A JP 12453683A JP S6016016 A JPS6016016 A JP S6016016A
- Authority
- JP
- Japan
- Prior art keywords
- delay
- timing
- circuit
- signal
- delayed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ 発明の技術分野
本発明は入力信号から所望の遅延した出力信号を取り出
す遅延回路のタイミング作成方法に関するものである。
す遅延回路のタイミング作成方法に関するものである。
（ｂｌ 従来技術と問題点
入力信号から所望の遅延した出力信号を取り出すのに、
従来第１図に示す遅延回路が用いられている。第１図は
従来のタイミング作成に用いる遅延回路図ｉａｌ、信号
図（ｂｌである。図において、１は遅延回路、２は短絡
部材であり、入力信号は遅延回路ｌに入力される。遅延
回路１は入力信号を第１図中）に示すように遅延し複数
の端子１−１乃至１−ｎに出力する。例えば、端子１−
１を使用したい場合には短絡部材２の出力端子１−ｍと
端子１−１を短絡して所要の遅延信号を取り出すのであ
る。従って複数の遅延信号を得る為には、上記した第１
図の遅延回路を複数個準備することとするか、短絡部材
２を複数個並列して遅延回路１に接続することが必要と
なり、何れにしても此の遅延回路は実装するのに大きな
スペースを必要とするばかりでなく、短絡作業がともな
い能率が悪いと言った欠点と作業中に誤りを生ずると言
った欠点もあった。
従来第１図に示す遅延回路が用いられている。第１図は
従来のタイミング作成に用いる遅延回路図ｉａｌ、信号
図（ｂｌである。図において、１は遅延回路、２は短絡
部材であり、入力信号は遅延回路ｌに入力される。遅延
回路１は入力信号を第１図中）に示すように遅延し複数
の端子１−１乃至１−ｎに出力する。例えば、端子１−
１を使用したい場合には短絡部材２の出力端子１−ｍと
端子１−１を短絡して所要の遅延信号を取り出すのであ
る。従って複数の遅延信号を得る為には、上記した第１
図の遅延回路を複数個準備することとするか、短絡部材
２を複数個並列して遅延回路１に接続することが必要と
なり、何れにしても此の遅延回路は実装するのに大きな
スペースを必要とするばかりでなく、短絡作業がともな
い能率が悪いと言った欠点と作業中に誤りを生ずると言
った欠点もあった。
（Ｑ） 発明の目的
以上従来の欠点に鑑み本発明は、実装するのにスペース
を要せず、作業能率が良く誤作業の伴わないタイミング
作成方法を提供することを目的とするものである。
を要せず、作業能率が良く誤作業の伴わないタイミング
作成方法を提供することを目的とするものである。
（ｄｉ 発明の構成
簡単にのべると本発明は、入力信号から所望の遅延した
出力信号を取り出す遅延回路であって、該遅延回路を所
要の遅延データを格納する不揮発性記憶装置とタイミン
グ発生回路とで構成し、該不揮発性記憶装置の内容によ
り前記タイミング発生回路が所要の遅延したタイミング
を作成するようにしたことを特徴とするものである。
出力信号を取り出す遅延回路であって、該遅延回路を所
要の遅延データを格納する不揮発性記憶装置とタイミン
グ発生回路とで構成し、該不揮発性記憶装置の内容によ
り前記タイミング発生回路が所要の遅延したタイミング
を作成するようにしたことを特徴とするものである。
＋８１ 発明の実施例
以下本発明の実施例を図によって詳細に説明する。
第２図は本発明のタイミング作成方法を示す一実施例の
ブロック図、第３図は本発明に適用したタイミング発生
回路の回路図である。
ブロック図、第３図は本発明に適用したタイミング発生
回路の回路図である。
図において、３は調整ツール、４は不揮発性メモリ、５
−１乃至５− ｎはレジスタ、６はタイミング発生回路
、７は制御回路、８−１乃至８−ｎは出力端子、９−１
乃至 ９−１はインバータ等を利用した遅延素子、１０
−１乃至１０−ｎはデコーダ、１１−１乃至１１−ｍと
１２−１乃至１２−ｍはアンド回路、１３−１乃至１３
−ｎはオア回路をそれぞれ示す。此の遅延回路を使用す
るに際して、まず調整ツール３を作動し所要の遅延時間
例えば、１０ｎａ、２０ｎａ等を得るための遅延データ
をレジスタ５−１．５−２に入力し、後述するタイミン
グ発生回路６に依って遅延したタイミングの信号を作成
し、出方端子８−１と８−２とにそれぞれ出力する。此
等出力端子８−１と８−２とに正しい遅延時間即ち、１
０ｎａ、２０ｎａの遅延した信号が得られれば良いが、
若しずれていれば調整ツール３を用いレジスタの遅延デ
ータを変更して所望のものが得られるまで繰り返す。又
出力信号を使用する側の都合でタイミングを変更したい
場合は同様に調整ツールを用いて所望のタイミングが得
られる迄遅延データの変更を繰り返す。
−１乃至５− ｎはレジスタ、６はタイミング発生回路
、７は制御回路、８−１乃至８−ｎは出力端子、９−１
乃至 ９−１はインバータ等を利用した遅延素子、１０
−１乃至１０−ｎはデコーダ、１１−１乃至１１−ｍと
１２−１乃至１２−ｍはアンド回路、１３−１乃至１３
−ｎはオア回路をそれぞれ示す。此の遅延回路を使用す
るに際して、まず調整ツール３を作動し所要の遅延時間
例えば、１０ｎａ、２０ｎａ等を得るための遅延データ
をレジスタ５−１．５−２に入力し、後述するタイミン
グ発生回路６に依って遅延したタイミングの信号を作成
し、出方端子８−１と８−２とにそれぞれ出力する。此
等出力端子８−１と８−２とに正しい遅延時間即ち、１
０ｎａ、２０ｎａの遅延した信号が得られれば良いが、
若しずれていれば調整ツール３を用いレジスタの遅延デ
ータを変更して所望のものが得られるまで繰り返す。又
出力信号を使用する側の都合でタイミングを変更したい
場合は同様に調整ツールを用いて所望のタイミングが得
られる迄遅延データの変更を繰り返す。
所望の遅延した信号が得られれば、此の時の各レジスタ
の遅延データを不揮発性メモリ４の所定のアドレスに格
納する。遅延回路を使用する際は不揮発性メモリ４のア
ドレスとレジスタの個所を制御部７に依って指定して各
レジスタへ対応する遅延データを転送することにより所
要の遅延タイミングを持った信号がそれぞれの出方端子
に出方されることとなる。
の遅延データを不揮発性メモリ４の所定のアドレスに格
納する。遅延回路を使用する際は不揮発性メモリ４のア
ドレスとレジスタの個所を制御部７に依って指定して各
レジスタへ対応する遅延データを転送することにより所
要の遅延タイミングを持った信号がそれぞれの出方端子
に出方されることとなる。
以下前記したタイミング回路６の説明を第３図を用いて
行う。タイミング発生回路６は入力信号を遅延素子９−
１．９−２・・９−Ｊに直列に受け各遅延素子は所定の
遅延を行う、此の遅延された信号はそれぞれアンド回路
１１−１乃至１１−ｍの一方入力端に入る。他端にはレ
ジスタ５−１に指定された遅延データをデコーダ１０−
１が解読した信号が入力される。従ってレジスタ５−１
が指定する遅延データのみに該当するアンド回路のみが
通状態となり所要の遅延信号が出力端子に出力されるこ
ととなる。
行う。タイミング発生回路６は入力信号を遅延素子９−
１．９−２・・９−Ｊに直列に受け各遅延素子は所定の
遅延を行う、此の遅延された信号はそれぞれアンド回路
１１−１乃至１１−ｍの一方入力端に入る。他端にはレ
ジスタ５−１に指定された遅延データをデコーダ１０−
１が解読した信号が入力される。従ってレジスタ５−１
が指定する遅延データのみに該当するアンド回路のみが
通状態となり所要の遅延信号が出力端子に出力されるこ
ととなる。
ｌｆ） 発明の効果
以上詳細に説明したように本発明のタイミング作成方法
は、実装するのにスペースを要せず、作業能率が良く誤
作業の伴わないものとなり、特に遅延回路を大規模集積
回路とする上で利点の多いものとなる。
は、実装するのにスペースを要せず、作業能率が良く誤
作業の伴わないものとなり、特に遅延回路を大規模集積
回路とする上で利点の多いものとなる。
第１図は従来のタイミング作成に用いる遅延回路図（ａ
ｌ、信号図偽）、第２図は本発明のタイミング作成方法
を示す一実施例のブロック図、第３図は本発明に適用し
たタイミング発生回路の回路図である。 図において、３は調整ツール、４は不揮発性メモリ、５
−１乃至５−ｎ はレジスタ、６はタイミング発生回路
、７は制御回路、８−１乃至８−ｎ は出力端子、９−
１乃至９−ｌは遅延素子、１ｏ−１乃至１゜−ｎはデコ
ーダ、１１−１乃至１１−ｍと１２−１乃至１２−ｍは
アンド回路、１３−１乃至１３−ｎはオア回路をそれぞ
れ示す。 第 １ 図 １ 第、−２図 第３図 ９−１ ９ｆ２ ” 一口 −一 、＋３−１ ９（ −１ １０−Ｉ ＩＩ ２＋ ： ＩＩ−ｍ！−１ −ｎ １
ｌ、信号図偽）、第２図は本発明のタイミング作成方法
を示す一実施例のブロック図、第３図は本発明に適用し
たタイミング発生回路の回路図である。 図において、３は調整ツール、４は不揮発性メモリ、５
−１乃至５−ｎ はレジスタ、６はタイミング発生回路
、７は制御回路、８−１乃至８−ｎ は出力端子、９−
１乃至９−ｌは遅延素子、１ｏ−１乃至１゜−ｎはデコ
ーダ、１１−１乃至１１−ｍと１２−１乃至１２−ｍは
アンド回路、１３−１乃至１３−ｎはオア回路をそれぞ
れ示す。 第 １ 図 １ 第、−２図 第３図 ９−１ ９ｆ２ ” 一口 −一 、＋３−１ ９（ −１ １０−Ｉ ＩＩ ２＋ ： ＩＩ−ｍ！−１ −ｎ １
Claims (1)
- 入力信号から所望の遅延した出力信号を取り出す遅延回
路であって、該遅延回路を所要の遅延データを格納する
不揮発性記憶装置とタイミング発生回路とで構成し、該
不揮発性記憶装置の内容により前記タイミング発生回路
が所要の遅延したタイミングを作成するようにしたこと
を特徴とするタイミング作成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58124536A JPS6016016A (ja) | 1983-07-07 | 1983-07-07 | タイミング作成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58124536A JPS6016016A (ja) | 1983-07-07 | 1983-07-07 | タイミング作成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6016016A true JPS6016016A (ja) | 1985-01-26 |
Family
ID=14887898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58124536A Pending JPS6016016A (ja) | 1983-07-07 | 1983-07-07 | タイミング作成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6016016A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63204813A (ja) * | 1986-11-07 | 1988-08-24 | マイテル・コーポレーション | 周波数２倍器 |
| JPH01290198A (ja) * | 1988-05-17 | 1989-11-22 | Fujitsu Ltd | 半導体記憶装置 |
| US4971166A (en) * | 1988-02-08 | 1990-11-20 | Sango Co., Ltd. | Muffler |
-
1983
- 1983-07-07 JP JP58124536A patent/JPS6016016A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63204813A (ja) * | 1986-11-07 | 1988-08-24 | マイテル・コーポレーション | 周波数２倍器 |
| US4971166A (en) * | 1988-02-08 | 1990-11-20 | Sango Co., Ltd. | Muffler |
| JPH01290198A (ja) * | 1988-05-17 | 1989-11-22 | Fujitsu Ltd | 半導体記憶装置 |
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