JP3127661B2 - スキュー補正データ転送回路 - Google Patents
スキュー補正データ転送回路Info
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- JP3127661B2 JP3127661B2 JP05095287A JP9528793A JP3127661B2 JP 3127661 B2 JP3127661 B2 JP 3127661B2 JP 05095287 A JP05095287 A JP 05095287A JP 9528793 A JP9528793 A JP 9528793A JP 3127661 B2 JP3127661 B2 JP 3127661B2
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Description
【０００１】
【産業上の利用分野】この発明は、複数のクロックの中
から任意のクロックを選択するセレクタの各入力から出
力へのスキュー差をなくすためのスキュー補正データ転
送回路についてのものである。
から任意のクロックを選択するセレクタの各入力から出
力へのスキュー差をなくすためのスキュー補正データ転
送回路についてのものである。
【０００２】
【従来の技術】セレクタは各入力から出力まで物理的要
因及び内部デバイスのばらつきによりスキュー差を生じ
る。またこのセレクタを数多く使用した場合、デバイス
ごとのばらつきにより各出力を同一スキューにする事が
困難である。そのため、出力にプログラマブル遅延線を
接続し、その値を変える事でスキューを補正することが
一般に行なわれている。
因及び内部デバイスのばらつきによりスキュー差を生じ
る。またこのセレクタを数多く使用した場合、デバイス
ごとのばらつきにより各出力を同一スキューにする事が
困難である。そのため、出力にプログラマブル遅延線を
接続し、その値を変える事でスキューを補正することが
一般に行なわれている。
【０００３】次に、従来技術によるスキュー補正回路の
構成を図３に示す。図３の１Ｄはセレクタ、２Ｄはセレ
クタ１Ｄの入力を切り換えるデータを保存するレジス
タ、３Ｄはセレクタ１Ｄの出力を遅延させるプログラマ
ブル遅延線である。
構成を図３に示す。図３の１Ｄはセレクタ、２Ｄはセレ
クタ１Ｄの入力を切り換えるデータを保存するレジス
タ、３Ｄはセレクタ１Ｄの出力を遅延させるプログラマ
ブル遅延線である。
【０００４】図３の構成で、セレクタ１Ｄの各入力から
出力までのスキューを一定にするためには、任意のクロ
ックを選んだ時、すなわちレジスタ２Ｄにセレクト情報
を送った時プログラマブル遅延線３Ｄにスキュー補正デ
ータを送る必要がある。
出力までのスキューを一定にするためには、任意のクロ
ックを選んだ時、すなわちレジスタ２Ｄにセレクト情報
を送った時プログラマブル遅延線３Ｄにスキュー補正デ
ータを送る必要がある。
【０００５】
【発明が解決しようとする課題】図３の構成では、レジ
スタ２Ｄの情報が変わるごとにプログラマブル遅延線３
Ｄにスキュー補正データを送らなければならないので高
速化という面で劣る。
スタ２Ｄの情報が変わるごとにプログラマブル遅延線３
Ｄにスキュー補正データを送らなければならないので高
速化という面で劣る。
【０００６】この発明は、スキュー補正データをプログ
ラマブル遅延線へ高速に転送する事のできるスキュー補
正データ転送回路を提供することを目的とする。
ラマブル遅延線へ高速に転送する事のできるスキュー補
正データ転送回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】この目的を達成するため
に、この発明は、複数のクロックの中から任意のクロッ
クを選択するセレクタ１Ａ・１Ｂ・１Ｃと、セレクタ１
Ａ・１Ｂ・１Ｃへのセレクト情報を格納する複数のレジ
スタ２Ａ・２Ｂ・２Ｃと、選択されたクロックに対応す
るスキュー補正データをデータバス５０より受け取り、
選択されたクロックを所定の遅延量だけ遅延させて出力
するプログラマブル遅延線３Ａ・３Ｂ・３Ｃとを備える
スキュー補正データ転送回路において、スタート信号が
入ると、前記レジスタ２Ａ・２Ｂ・２Ｃに対するアドレ
スを順次発生して供給するアドレス発生器８０と、前記
データバス５０からの複数のセレクタ１Ａ・１Ｂ・１Ｃ
の各スキュー補正データをすべて保存すると共に、前記
アドレス発生器８０から供給されるアドレスが前記レジ
スタに割り当てられたアドレスと一致した時、前記レジ
スタ２Ａ・２Ｂ・２Ｃから出力された前記セレクタ１Ａ
・１Ｂ・１Ｃのセレクト情報と前記アドレス発生器８０
からのアドレス信号とを入力アドレスとして前記データ
バス５０からあらかじめ受け取り格納しておいた前記ス
キュー補正データを、対応する複数のプログラマブル遅
延線３Ａ・３Ｂ・３Ｃへ転送するスキュー補正データ格
納メモリ４０とを設ける。
に、この発明は、複数のクロックの中から任意のクロッ
クを選択するセレクタ１Ａ・１Ｂ・１Ｃと、セレクタ１
Ａ・１Ｂ・１Ｃへのセレクト情報を格納する複数のレジ
スタ２Ａ・２Ｂ・２Ｃと、選択されたクロックに対応す
るスキュー補正データをデータバス５０より受け取り、
選択されたクロックを所定の遅延量だけ遅延させて出力
するプログラマブル遅延線３Ａ・３Ｂ・３Ｃとを備える
スキュー補正データ転送回路において、スタート信号が
入ると、前記レジスタ２Ａ・２Ｂ・２Ｃに対するアドレ
スを順次発生して供給するアドレス発生器８０と、前記
データバス５０からの複数のセレクタ１Ａ・１Ｂ・１Ｃ
の各スキュー補正データをすべて保存すると共に、前記
アドレス発生器８０から供給されるアドレスが前記レジ
スタに割り当てられたアドレスと一致した時、前記レジ
スタ２Ａ・２Ｂ・２Ｃから出力された前記セレクタ１Ａ
・１Ｂ・１Ｃのセレクト情報と前記アドレス発生器８０
からのアドレス信号とを入力アドレスとして前記データ
バス５０からあらかじめ受け取り格納しておいた前記ス
キュー補正データを、対応する複数のプログラマブル遅
延線３Ａ・３Ｂ・３Ｃへ転送するスキュー補正データ格
納メモリ４０とを設ける。
【０００８】
【作用】この発明は、セレクタすべてのスキュー補正デ
ータがスキュー補正データ格納メモリに格納され、スキ
ュー補正データ格納メモリからプログラム遅延線に、レ
ジスタの選択情報を参照しながらスキュー補正データを
送る。
ータがスキュー補正データ格納メモリに格納され、スキ
ュー補正データ格納メモリからプログラム遅延線に、レ
ジスタの選択情報を参照しながらスキュー補正データを
送る。
【０００９】
【実施例】次に、この発明によるセレクタ及びプログラ
マブル遅延線を複数使用した構成の第１の実施例を図１
に示す。図１は、複数のクロックの中から任意のクロッ
クを選択する複数のセレクタ１Ａ・１Ｂ・１Ｃと、複数
のセレクタ１Ａ・１Ｂ・１Ｃのセレクト情報を格納する
と共にカウンタ７０の出力を入力としセレクト情報をス
キュー補正データ格納メモリ４０のアドレスへ出力する
セレクタと対の複数のレジスタ２Ａ・２Ｂ・２Ｃと、セ
レクタ１Ａ・１Ｂ・１Ｃと対の複数のプログラマブル遅
延線３Ａ・３Ｂ・３Ｃと、カウンタ７０の出力と複数の
セレクタ１Ａ・１Ｂ・１Ｃからの出力を入力アドレスと
し、セレクタ１Ａ・１Ｂ・１Ｃと対の複数のプログラマ
ブル遅延線３Ａ・３Ｂ・３Ｃにスキュー補正データを送
るスキュー補正データ格納メモリ４０と、スタート信号
により発振する発振器６０と、発振器６０の出力をカウ
ントし複数のレジスタ２Ａ・２Ｂ・２Ｃとスキュー補正
データ格納メモリ４０へアドレスを送るとともにストッ
プ信号を出力し発振器６０を止めるカウンタ７０とで構
成するアドレス発生器８０で構成されている。
マブル遅延線を複数使用した構成の第１の実施例を図１
に示す。図１は、複数のクロックの中から任意のクロッ
クを選択する複数のセレクタ１Ａ・１Ｂ・１Ｃと、複数
のセレクタ１Ａ・１Ｂ・１Ｃのセレクト情報を格納する
と共にカウンタ７０の出力を入力としセレクト情報をス
キュー補正データ格納メモリ４０のアドレスへ出力する
セレクタと対の複数のレジスタ２Ａ・２Ｂ・２Ｃと、セ
レクタ１Ａ・１Ｂ・１Ｃと対の複数のプログラマブル遅
延線３Ａ・３Ｂ・３Ｃと、カウンタ７０の出力と複数の
セレクタ１Ａ・１Ｂ・１Ｃからの出力を入力アドレスと
し、セレクタ１Ａ・１Ｂ・１Ｃと対の複数のプログラマ
ブル遅延線３Ａ・３Ｂ・３Ｃにスキュー補正データを送
るスキュー補正データ格納メモリ４０と、スタート信号
により発振する発振器６０と、発振器６０の出力をカウ
ントし複数のレジスタ２Ａ・２Ｂ・２Ｃとスキュー補正
データ格納メモリ４０へアドレスを送るとともにストッ
プ信号を出力し発振器６０を止めるカウンタ７０とで構
成するアドレス発生器８０で構成されている。
【００１０】図１で、データバス５０からスキュー補正
データ格納メモリ４０へ複数のセレクタ１Ａ・１Ｂ・１
Ｃの各入力から出力までのスキュー補正データがすべて
保存される。次にセレクト情報が複数のレジスタ２Ａ・
２Ｂ・２Ｃへ送られる。スタート信号がアドレス発生器
８０に入ると、カウンタ７０が複数のレジスタ２Ａ・２
Ｂ・２Ｃへアドレス信号を順次発生し、レジスタに割り
当てられたアドレスと一致するとレジスタ２Ａ・２Ｂ・
２Ｃがセレクタ１Ａ・１Ｂ・１Ｃのセレクト情報をスキ
ュー補正データ格納メモリ４０のアドレスに出力する。
それと同時にカウンタ７０はアドレス信号をスキュー補
正データ格納メモリ４０のアドレスにも送り、スキュー
補正データ格納メモリ４０のスキュー補正データがプロ
グラマブル遅延線３Ａ・３Ｂ・３Ｃに転送される。
データ格納メモリ４０へ複数のセレクタ１Ａ・１Ｂ・１
Ｃの各入力から出力までのスキュー補正データがすべて
保存される。次にセレクト情報が複数のレジスタ２Ａ・
２Ｂ・２Ｃへ送られる。スタート信号がアドレス発生器
８０に入ると、カウンタ７０が複数のレジスタ２Ａ・２
Ｂ・２Ｃへアドレス信号を順次発生し、レジスタに割り
当てられたアドレスと一致するとレジスタ２Ａ・２Ｂ・
２Ｃがセレクタ１Ａ・１Ｂ・１Ｃのセレクト情報をスキ
ュー補正データ格納メモリ４０のアドレスに出力する。
それと同時にカウンタ７０はアドレス信号をスキュー補
正データ格納メモリ４０のアドレスにも送り、スキュー
補正データ格納メモリ４０のスキュー補正データがプロ
グラマブル遅延線３Ａ・３Ｂ・３Ｃに転送される。
【００１１】複数のプログラマブル遅延線３Ａ・３Ｂ・
３Ｃにスキュー補正データ格納メモリ４０からのスキュ
ー補正データを転送し終えた時、すなわち複数のレジス
タ２Ａ・２Ｂ・２Ｃに割り当てられたアドレスを送り終
えたとき、カウンタ７０は発振器６０へストップ信号を
出し転送を終了する。
３Ｃにスキュー補正データ格納メモリ４０からのスキュ
ー補正データを転送し終えた時、すなわち複数のレジス
タ２Ａ・２Ｂ・２Ｃに割り当てられたアドレスを送り終
えたとき、カウンタ７０は発振器６０へストップ信号を
出し転送を終了する。
【００１２】次に、複数のプログラマブル遅延線３Ａ・
３Ｂ・３Ｃの中から任意のスキュー補正データを変更す
る、この発明の第２の実施例によるスキュー補正データ
転送回路の構成を図２に示す。図２は、図１のスキュー
補正データ転送回路のカウンタ７０と複数のレジスタ２
Ａ・２Ｂ・２Ｃの間に、データバス５０から変更可能な
アドレス変更メモリ９０を配置する。
３Ｂ・３Ｃの中から任意のスキュー補正データを変更す
る、この発明の第２の実施例によるスキュー補正データ
転送回路の構成を図２に示す。図２は、図１のスキュー
補正データ転送回路のカウンタ７０と複数のレジスタ２
Ａ・２Ｂ・２Ｃの間に、データバス５０から変更可能な
アドレス変更メモリ９０を配置する。
【００１３】まず、複数のレジスタ２Ａ・２Ｂ・２Ｃと
スキュー補正データ格納メモリ４０には必要なデータが
データバス５０から転送済みとする。またこの時、カウ
ンタ７０は変更したいプログラマブル遅延線の数だけア
ドレス信号を発生し、発振器６０にストップ信号を出力
するカウンタ７０とする。以下プログラマブル遅延線３
Ｂ・３Ｃのみのスキュー補正データを転送すると仮定し
説明する。
スキュー補正データ格納メモリ４０には必要なデータが
データバス５０から転送済みとする。またこの時、カウ
ンタ７０は変更したいプログラマブル遅延線の数だけア
ドレス信号を発生し、発振器６０にストップ信号を出力
するカウンタ７０とする。以下プログラマブル遅延線３
Ｂ・３Ｃのみのスキュー補正データを転送すると仮定し
説明する。
【００１４】スタート信号がアドレス発生器８０に入力
されると、カウンタ７０はアドレス信号を２つ発生す
る。このアドレスと今変更したいプログラマブル遅延線
３Ｂ・３Ｃと対のレジスタ２Ｂ・２Ｃのアドレスとは一
致していないため、アドレス変更メモリ９０にアドレス
変更データとしてレジスタ２Ｂ・２Ｃのアドレスをデー
タバス５０から入力しておく。アドレス変更メモリ９０
から出力されたアドレス信号はスキュー補正データ格納
メモリ４０と順次レジスタ２Ｂ・２Ｃに入力され、レジ
スタ２Ｂ・２Ｃから出力されるセレクタ１Ｂ・１Ｃの選
択情報とアドレス変更メモリ９０から出力されたアドレ
ス信号がスキュー補正データ格納メモリ４０のアドレス
に入力される。そしてスキュー補正データ格納メモリ４
０はプログラマブル遅延線３Ｂ・３Ｃにスキュー補正デ
ータを送り転送を終了する。
されると、カウンタ７０はアドレス信号を２つ発生す
る。このアドレスと今変更したいプログラマブル遅延線
３Ｂ・３Ｃと対のレジスタ２Ｂ・２Ｃのアドレスとは一
致していないため、アドレス変更メモリ９０にアドレス
変更データとしてレジスタ２Ｂ・２Ｃのアドレスをデー
タバス５０から入力しておく。アドレス変更メモリ９０
から出力されたアドレス信号はスキュー補正データ格納
メモリ４０と順次レジスタ２Ｂ・２Ｃに入力され、レジ
スタ２Ｂ・２Ｃから出力されるセレクタ１Ｂ・１Ｃの選
択情報とアドレス変更メモリ９０から出力されたアドレ
ス信号がスキュー補正データ格納メモリ４０のアドレス
に入力される。そしてスキュー補正データ格納メモリ４
０はプログラマブル遅延線３Ｂ・３Ｃにスキュー補正デ
ータを送り転送を終了する。
【００１５】上記動作でカウンタ７０と複数のレジスタ
２Ａ・２Ｂ・２Ｃの間にデータバス５０からアドレス変
更メモリ９０を配置し、変更したいプログラマブル遅延
線と対のレジスタのアドレスをアドレス変更メモリ９０
に保存する事により変更したいプログラマブル遅延線の
みのスキュー補正データを転送する。
２Ａ・２Ｂ・２Ｃの間にデータバス５０からアドレス変
更メモリ９０を配置し、変更したいプログラマブル遅延
線と対のレジスタのアドレスをアドレス変更メモリ９０
に保存する事により変更したいプログラマブル遅延線の
みのスキュー補正データを転送する。
【００１６】この構成で、すべてのプログラマブル遅延
線にスキュー補正データを転送する場合は、アドレス変
更メモリ９０にカウンタ７０が発生するアドレス信号つ
まり複数のレジスタ２Ａ・２Ｂ・２Ｃに対応するアドレ
スをデータとして保存すればよい。
線にスキュー補正データを転送する場合は、アドレス変
更メモリ９０にカウンタ７０が発生するアドレス信号つ
まり複数のレジスタ２Ａ・２Ｂ・２Ｃに対応するアドレ
スをデータとして保存すればよい。
【００１７】
【発明の効果】この発明によれば、セレクタすべてのス
キュー補正データをスキュー補正データ格納メモリに格
納し、スキュー補正データ格納メモリからプログラマブ
ル遅延線にレジスタの選択情報を参照しながらスキュー
補正データを送るので、レジスタに選択情報を送るごと
にスキュー補正データを送る事がなく、ハードウェアで
高速にスキュー補正データをプログラマブル遅延へ転送
する事ができる。
キュー補正データをスキュー補正データ格納メモリに格
納し、スキュー補正データ格納メモリからプログラマブ
ル遅延線にレジスタの選択情報を参照しながらスキュー
補正データを送るので、レジスタに選択情報を送るごと
にスキュー補正データを送る事がなく、ハードウェアで
高速にスキュー補正データをプログラマブル遅延へ転送
する事ができる。
【００１８】また、一部のスキュー補正データのみ転送
する機能を付けた場合には、カウンタと複数のレジスタ
の間にアドレス変更メモリを持つ構成により、すべての
プログラマブル遅延線にスキュー補正データを送らずに
済むため、転送が高速化できる。
する機能を付けた場合には、カウンタと複数のレジスタ
の間にアドレス変更メモリを持つ構成により、すべての
プログラマブル遅延線にスキュー補正データを送らずに
済むため、転送が高速化できる。
【図１】この発明の第１の実施例によるスキュー補正デ
ータ転送回路の構成図である。
ータ転送回路の構成図である。
【図２】この発明の第２の実施例によるスキュー補正デ
ータ転送回路の構成図である。
ータ転送回路の構成図である。
【図３】従来のスキュー補正回路の構成図である。
１Ａ・１Ｂ・１Ｃ・１Ｄ セレクタ ２Ａ・２Ｂ・２Ｃ・２Ｄ レジスタ ３Ａ・３Ｂ・３Ｃ・３Ｄ プログラマブル遅延線 ４０ スキュー補正データ格納メモリ ５０ データバス ６０ 発振器 ７０ カウンタ ８０ アドレス発生器 ９０ アドレス変更メモリ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 1/10 G01R 31/317 - 31/3183 H03K 5/00
Claims (2)
- 【請求項１】 複数のクロックの中から任意のクロック
を選択するセレクタ(1A,1B,1C)と、セレクタ(1A,1B,1C)
へのセレクト情報を格納する複数のレジスタ(2A,2B,2C)
と、選択されたクロックに対応するスキュー補正データ
をデータバス(50)より受け取り、選択されたクロックを
所定の遅延量だけ遅延させて出力するプログラマブル遅
延線(3A,3B,3C)とを備えるスキュー補正データ転送回路
において、スタート信号が入ると、前記 レジスタ(2A,2B,2C)に対す
るアドレスを順次発生して供給するアドレス発生器(80)
と、前記データバス(50)からの複数のセレクタ(1A,1B,1C)の
各スキュー補正データをすべて保存すると共に、前記 ア
ドレス発生器(80)から供給されるアドレスが前記レジス
タに割り当てられたアドレスと一致した時、前記レジス
タ(2A,2B,2C)から出力された前記セレクタ(1A,1B,1C)の
セレクト情報と前記アドレス発生器(80)からのアドレス
信号とを入力アドレスとして前記データバス(50)からあ
らかじめ受け取り格納しておいた前記スキュー補正デー
タを、対応する複数のプログラマブル遅延線(3A,3B,3C)
へ転送するスキュー補正データ格納メモリ(40)とを設け
ることを特徴とするスキュー補正データ転送回路。 - 【請求項２】 アドレス発生器(80)からのアドレス信号
をデータバス(50)からの指令に応じて書換え可能とする
アドレス変更メモリ(90)を設けることを特徴とする請求
項１記載のスキュー補正データ転送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05095287A JP3127661B2 (ja) | 1993-03-30 | 1993-03-30 | スキュー補正データ転送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05095287A JP3127661B2 (ja) | 1993-03-30 | 1993-03-30 | スキュー補正データ転送回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06289950A JPH06289950A (ja) | 1994-10-18 |
| JP3127661B2 true JP3127661B2 (ja) | 2001-01-29 |
Family
ID=14133566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05095287A Expired - Fee Related JP3127661B2 (ja) | 1993-03-30 | 1993-03-30 | スキュー補正データ転送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3127661B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6082147B1 (ja) * | 2016-04-06 | 2017-02-15 | 山佐株式会社 | 遊技機 |
-
1993
- 1993-03-30 JP JP05095287A patent/JP3127661B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6082147B1 (ja) * | 2016-04-06 | 2017-02-15 | 山佐株式会社 | 遊技機 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06289950A (ja) | 1994-10-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001010 |
|
| LAPS | Cancellation because of no payment of annual fees |