JPS60239117A - 電圧変換回路 - Google Patents
電圧変換回路Info
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- JPS60239117A JPS60239117A JP59095963A JP9596384A JPS60239117A JP S60239117 A JPS60239117 A JP S60239117A JP 59095963 A JP59095963 A JP 59095963A JP 9596384 A JP9596384 A JP 9596384A JP S60239117 A JPS60239117 A JP S60239117A
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- Japan
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- circuit
- timing
- signal
- trailing
- cld
- Prior art date
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
- H03K5/1515—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs non-overlapping
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、電界効果トランジスタ（以下ＰＥＴと略記す
る。）をスイッチング素子とするスイッチト・キャパシ
タ方式によるモノリシック電圧変換回路のタイミング発
生回路に関する。
る。）をスイッチング素子とするスイッチト・キャパシ
タ方式によるモノリシック電圧変換回路のタイミング発
生回路に関する。
路に関しては、従来より第１図に示される様な回路が知
られている。ここで１０１，１０２，１０３はＮｆヤニ
／ネ＃ＭＯ５ＰＥＴ （以下ＮＭＯＳ、！：略記する。
られている。ここで１０１，１０２，１０３はＮｆヤニ
／ネ＃ＭＯ５ＰＥＴ （以下ＮＭＯＳ、！：略記する。
）、１０４はＰチャンネルＭＯ８ＦＥＴ（以下ＰＭＯＳ
と略記する。）、１０５，１０６はレベル変換ｉ、１０
７はポンプアップ用コンデンサ、１０Ｂは平滑用コンデ
ンサ、１０９．１１０．１１１は前記スイッチング・ト
ランジスタ（１０１〜１０４）のゲートを駆動する相補
型ＭＯ８］ｌ’ＥＴ（以下ＯＭＯＳと略記する。）イン
バータである。
と略記する。）、１０５，１０６はレベル変換ｉ、１０
７はポンプアップ用コンデンサ、１０Ｂは平滑用コンデ
ンサ、１０９．１１０．１１１は前記スイッチング・ト
ランジスタ（１０１〜１０４）のゲートを駆動する相補
型ＭＯ８］ｌ’ＥＴ（以下ＯＭＯＳと略記する。）イン
バータである。
この第１図は、２倍昇圧回路の例で、次にその動作を簡
単に説明する。まずスイッチング・トランジスタ１０１
，１０４がオンし、１０２，１０３がオフの状態におい
て、コンデンサ１０７は電源電圧（−Ｖ Ｘ Ｎ ）で
充電される（充電期間；第２図の期間Ｂに相当する。〕
。次に前記スイッチング・トランジスタの状態が反転し
て、１０１，１０４がオフし、１０２ 、１０Ｓがオン
すると、コなるため、他端１１３は前記充電期間に貯え
られた電荷により−２ｖｒＮ となり、この電位はＮＭ
○５１０２を通してコンデンサ１０８を充電する（ポン
プアンプ期間；第２図の期間Ａに相当する。）。以上２
つの状態（充電期間とポンプアップ期間）を交互に繰り
返すことにより、入力電源電圧ＶＩＮ は２倍昇圧され
る。
単に説明する。まずスイッチング・トランジスタ１０１
，１０４がオンし、１０２，１０３がオフの状態におい
て、コンデンサ１０７は電源電圧（−Ｖ Ｘ Ｎ ）で
充電される（充電期間；第２図の期間Ｂに相当する。〕
。次に前記スイッチング・トランジスタの状態が反転し
て、１０１，１０４がオフし、１０２ 、１０Ｓがオン
すると、コなるため、他端１１３は前記充電期間に貯え
られた電荷により−２ｖｒＮ となり、この電位はＮＭ
○５１０２を通してコンデンサ１０８を充電する（ポン
プアンプ期間；第２図の期間Ａに相当する。）。以上２
つの状態（充電期間とポンプアップ期間）を交互に繰り
返すことにより、入力電源電圧ＶＩＮ は２倍昇圧され
る。
ここで、２つの状態の切シ換えを単相のクロックで行な
った場合、スイッチング中トランジスタは瞬時に反転す
るのでなく、実際には遅れ時間を持つため、ＮＭＯ８１
０１，１０２がともにオンするタイミングが発生し、そ
のタイミングではコンデンサ１０８に貯えられた電荷が
入力側へ逆流し、電力損失を招くことになる。そこで、
一般に前記スイッチング・トランジスタの制御には、遅
れ時間によって前述したオン−オンのタイミングが発生
しないように２相あるいは６相の多相クロックを用いる
ことが知られている（特公昭５Ｂ−４１！１９４８）。
った場合、スイッチング中トランジスタは瞬時に反転す
るのでなく、実際には遅れ時間を持つため、ＮＭＯ８１
０１，１０２がともにオンするタイミングが発生し、そ
のタイミングではコンデンサ１０８に貯えられた電荷が
入力側へ逆流し、電力損失を招くことになる。そこで、
一般に前記スイッチング・トランジスタの制御には、遅
れ時間によって前述したオン−オンのタイミングが発生
しないように２相あるいは６相の多相クロックを用いる
ことが知られている（特公昭５Ｂ−４１！１９４８）。
６相クロツク波形の一例を第２図に示す。ここに示すＯ
Ｌ １ 、 ＯＬ ２ ｆ’；ｉ Ｃ！ Ｌ ３の波形
がそれぞれ第１図に示すＯＬｌ 、Ｃｌ２ 、Ｃｌ３
＆Ｄ印加される。動作を説明するとまず１＝１０ではＮ
ＭＯ８１０ｊのゲート電位１１６が高レベル（ＧＮＤ）
で、１０２のゲート電位１１７は低レベル（−Ｖ Ｘ
Ｎ ）である。すなわち、１０１はオン、１０２はオフ
状態にあり、なお１１５の電位が高レベルであるため、
コンデンサ１０７の充電期間である。次にポンプアップ
する訳であるが、このとき１０１がオフする前に１１５
の電位が反転し、１１５の電位が−２ＶＩＮ にポンプ
アップされると、コンデンサ１０７の電荷が１０１を通
して逆流する。従ってここでは１０１が確実にオフした
後に１１５の電位が反転するように、ＯＬｌとＣｌ３の
間に（ｔｚ １；ｓ）の位相差を設けている。さらに１
１５の電位が反転する前に１０２がオンすると、コンデ
ンサ１０８の電荷が１０２を通して逆流するので、それ
を防ぐためにＣｌ３とＣｌ２の間に（ｔｓ −ｔｔ ）
の位相差を設けている。この電荷の逆流は、ポンプアッ
プ期間から充電期間へｇ１シ換わる際にも同様に起きる
ためこれを防ぐにはまず１０２をオフし、次に１１６の
電位を−ＶｘＮ に戻し、それから１０１をオンする。
Ｌ １ 、 ＯＬ ２ ｆ’；ｉ Ｃ！ Ｌ ３の波形
がそれぞれ第１図に示すＯＬｌ 、Ｃｌ２ 、Ｃｌ３
＆Ｄ印加される。動作を説明するとまず１＝１０ではＮ
ＭＯ８１０ｊのゲート電位１１６が高レベル（ＧＮＤ）
で、１０２のゲート電位１１７は低レベル（−Ｖ Ｘ
Ｎ ）である。すなわち、１０１はオン、１０２はオフ
状態にあり、なお１１５の電位が高レベルであるため、
コンデンサ１０７の充電期間である。次にポンプアップ
する訳であるが、このとき１０１がオフする前に１１５
の電位が反転し、１１５の電位が−２ＶＩＮ にポンプ
アップされると、コンデンサ１０７の電荷が１０１を通
して逆流する。従ってここでは１０１が確実にオフした
後に１１５の電位が反転するように、ＯＬｌとＣｌ３の
間に（ｔｚ １；ｓ）の位相差を設けている。さらに１
１５の電位が反転する前に１０２がオンすると、コンデ
ンサ１０８の電荷が１０２を通して逆流するので、それ
を防ぐためにＣｌ３とＣｌ２の間に（ｔｓ −ｔｔ ）
の位相差を設けている。この電荷の逆流は、ポンプアッ
プ期間から充電期間へｇ１シ換わる際にも同様に起きる
ためこれを防ぐにはまず１０２をオフし、次に１１６の
電位を−ＶｘＮ に戻し、それから１０１をオンする。
すなわち、第２図に示す様に、ｔ＝ｔ４でＣｌ２を立ち
上げ、１＝１．でＣｌ３を立ち上げ、ｔ＝七〇でＯＬ
、１を立ち下げてやるという様に位相差を設けてやる必
要がある。
上げ、１＝１．でＣｌ３を立ち上げ、ｔ＝七〇でＯＬ
、１を立ち下げてやるという様に位相差を設けてやる必
要がある。
これらクロック信号に位相差を設ける方法としては、第
６図に示す様に、バイナリ７リツブフロツプ回路及びデ
ィレイドフリップフロップ回路によって構成する方法が
、一般に知られている（特公昭５Ｂ−４６９４８）。第
４図にこのタイミングチャートを示す。第５図において
、クロック信号ＯＬＯは、バイナリフリップフロップ回
路５０１〜３０８を通して、必要とする周波数のクロッ
ク信号まで分周される。さらにその信号を、５０１の出
力であるＢ］］’１をクロックとして、ディレイドフリ
ップフロップ回路６０９及び３１０に入力すると、その
出力はそれぞれ第４図のＤＦｌＱ及びＤ：Ｊ’２Ｑとな
る。これらの信号を第３図に示寸横に、ＮＡＢＩＤゲー
ト３１１及びＯＲゲート５１２に入力すると、出力はそ
れぞれ第４図に示ス、Ｎ Ａ Ｎ ｐ及びＯＲの様にな
る。従ってこの出力よりＮｈＮＤ、ＯＲ及びＤＦＩＱを
取り出すと、第２図のＯＬｌ 、Ｃｌ２及びＯ’Ｌ３の
タイミングが作り出せる。
６図に示す様に、バイナリ７リツブフロツプ回路及びデ
ィレイドフリップフロップ回路によって構成する方法が
、一般に知られている（特公昭５Ｂ−４６９４８）。第
４図にこのタイミングチャートを示す。第５図において
、クロック信号ＯＬＯは、バイナリフリップフロップ回
路５０１〜３０８を通して、必要とする周波数のクロッ
ク信号まで分周される。さらにその信号を、５０１の出
力であるＢ］］’１をクロックとして、ディレイドフリ
ップフロップ回路６０９及び３１０に入力すると、その
出力はそれぞれ第４図のＤＦｌＱ及びＤ：Ｊ’２Ｑとな
る。これらの信号を第３図に示寸横に、ＮＡＢＩＤゲー
ト３１１及びＯＲゲート５１２に入力すると、出力はそ
れぞれ第４図に示ス、Ｎ Ａ Ｎ ｐ及びＯＲの様にな
る。従ってこの出力よりＮｈＮＤ、ＯＲ及びＤＦＩＱを
取り出すと、第２図のＯＬｌ 、Ｃｌ２及びＯ’Ｌ３の
タイミングが作り出せる。
しかし、この方法は次の様な欠点を有する。スイッチト
・キャパシタ方式による電圧変換回路において、その能
力（どれだけ出力電流がとり出せるか）は、コンデンサ
に充電する電荷量によって左右される。すなわち充電期
間が長いほど能力は上昇する。しかし、第２図を見ても
わかる様に、この方法では、１サイクルの中で、ｔ１〜
ｔ３及びｔ４〜ｔ、の時間は充電に寄与せずにロスタイ
ムとなってしまう。このロスタイムを極力小さくするた
めには、第３図及び第４図かられかる様に、ＯＬｏの周
波数を高くして、さらにパイナリイフリップフロップ回
路をその分追加しなければならない。周波数を高くする
ということは、すなわち消費電流の増加を招き、電圧変
換回路における重要な特性である効率の低下につながる
。またバイナリイフリップフロップ回路を追加すること
も、回路を複雑にするだけでなく、モノリシックエＣ上
に構成することを考えると、チップ面積の増加を招きコ
ストの上昇につながる。
・キャパシタ方式による電圧変換回路において、その能
力（どれだけ出力電流がとり出せるか）は、コンデンサ
に充電する電荷量によって左右される。すなわち充電期
間が長いほど能力は上昇する。しかし、第２図を見ても
わかる様に、この方法では、１サイクルの中で、ｔ１〜
ｔ３及びｔ４〜ｔ、の時間は充電に寄与せずにロスタイ
ムとなってしまう。このロスタイムを極力小さくするた
めには、第３図及び第４図かられかる様に、ＯＬｏの周
波数を高くして、さらにパイナリイフリップフロップ回
路をその分追加しなければならない。周波数を高くする
ということは、すなわち消費電流の増加を招き、電圧変
換回路における重要な特性である効率の低下につながる
。またバイナリイフリップフロップ回路を追加すること
も、回路を複雑にするだけでなく、モノリシックエＣ上
に構成することを考えると、チップ面積の増加を招きコ
ストの上昇につながる。
本発明はこのような問題点を解決するもので、その目的
とするところは、低コストで高能力、高効率の電圧変換
回路を実現するためのタイミング発生回路を提供するこ
とにある。
とするところは、低コストで高能力、高効率の電圧変換
回路を実現するためのタイミング発生回路を提供するこ
とにある。
本発明のタイミング発生回路は、スイッチト・キャパシ
タ方式によるモノリシック電圧変換回路の駆動に必要な
多相クロック信号のタイミング発生回路において、トラ
ンジスタの過渡応答時間を用いて多相クロックを作り出
すことを特徴とする〔実施例〕 以下、本発明について実施例に基づき詳細に説明する。
タ方式によるモノリシック電圧変換回路の駆動に必要な
多相クロック信号のタイミング発生回路において、トラ
ンジスタの過渡応答時間を用いて多相クロックを作り出
すことを特徴とする〔実施例〕 以下、本発明について実施例に基づき詳細に説明する。
第５図に、本発明によるタイミング発生回路の一例を示
す。ここで５０’ｌ、５０！１，５０５は２ＭＯ８，５
０２，５０４，５０６はＮＭＯ８，５０７はＮＡＲＤゲ
ート、５０８はＯＲゲートである。１ＭＯ８５０１の増
幅率（以下βと略記する。）は１ＭＯ８５０２のβより
大きく作られており、この２つのトランジスタでインバ
ータを構成する。ＰＭＯ８５０′５とＭＭＯ８５０４Ｃ
よッテ構６されるインバータについては、前記インバー
タとは逆に、ＮＭＯ８５０４のβが’ＰＭＯＳ ５０３
のβより大となっている。
す。ここで５０’ｌ、５０！１，５０５は２ＭＯ８，５
０２，５０４，５０６はＮＭＯ８，５０７はＮＡＲＤゲ
ート、５０８はＯＲゲートである。１ＭＯ８５０１の増
幅率（以下βと略記する。）は１ＭＯ８５０２のβより
大きく作られており、この２つのトランジスタでインバ
ータを構成する。ＰＭＯ８５０′５とＭＭＯ８５０４Ｃ
よッテ構６されるインバータについては、前記インバー
タとは逆に、ＮＭＯ８５０４のβが’ＰＭＯＳ ５０３
のβより大となっている。
第６図は、第５＠に示す回路のタイミングチャートであ
る。Ａ点に印加された信号ＯＬＡは、１ＭＯ８５０１及
び１ＭＯ８５０２により構成されるインバータによりＯ
ＬＢとして出力される。これは前述した様に、１ＭＯ８
５０１のβが１ＭＯ８５０２のβより大であるため、立
上がりが立下がりよりも早くなる訳である。逆にＰＭＯ
Ｂ５０３及びＮＭＯ８５０４によって構成されるインバ
ータのｉ力波形ＯＬＯは立下がりが立上がりよりも早く
なる。こうして得られた信号ＯＬＢ及びＯＬＯを、それ
ぞれＰＭＯ８５０５及びＮＭＯ８５０６のゲートに印加
する。ＰＭＯ８５０５及びＮＭＯ８５Ｄ６によって構成
されるインバータの出力波形ＯＬｐの立上がりは、ＯＬ
ＢよりＣＩ、０が早く立ち下がる（すなわちＮＭＯ８５
０６がオフした後に、ｐＭｏｓｓｏｓがオンしはじめる
。
る。Ａ点に印加された信号ＯＬＡは、１ＭＯ８５０１及
び１ＭＯ８５０２により構成されるインバータによりＯ
ＬＢとして出力される。これは前述した様に、１ＭＯ８
５０１のβが１ＭＯ８５０２のβより大であるため、立
上がりが立下がりよりも早くなる訳である。逆にＰＭＯ
Ｂ５０３及びＮＭＯ８５０４によって構成されるインバ
ータのｉ力波形ＯＬＯは立下がりが立上がりよりも早く
なる。こうして得られた信号ＯＬＢ及びＯＬＯを、それ
ぞれＰＭＯ８５０５及びＮＭＯ８５０６のゲートに印加
する。ＰＭＯ８５０５及びＮＭＯ８５Ｄ６によって構成
されるインバータの出力波形ＯＬｐの立上がりは、ＯＬ
ＢよりＣＩ、０が早く立ち下がる（すなわちＮＭＯ８５
０６がオフした後に、ｐＭｏｓｓｏｓがオンしはじめる
。
）ため、ＰＭＯ８５０５がオンするタイミング（（３Ｌ
００ｍ形、１ｉ’Ｐ Ｍ ＯＳ ５０５ ノ’Ｌきい
値ｖｔｈを横切るタイミング）で定まる。またＯＬＤの
立下がりについても同様に考えると、ＮＭＯ８５０゜６
がオンするタイミングで、ＯＴ、＋Ｄは反転する。
００ｍ形、１ｉ’Ｐ Ｍ ＯＳ ５０５ ノ’Ｌきい
値ｖｔｈを横切るタイミング）で定まる。またＯＬＤの
立下がりについても同様に考えると、ＮＭＯ８５０゜６
がオンするタイミングで、ＯＴ、＋Ｄは反転する。
こうして、入力信号ＣＬムより一定時間遅れた信号ＯＬ
Ｄを得ることができる。さらにこのＯＬＤを入力信号と
して同じ回路を通すと、ＯＬＤからまた一定時間遅れた
信号０７．Ｇが得られる。こうして得られた信号ＣＬム
、Ｃ！ＬＤ、及びＯＬＧが、それぞれ第４図の信号ＢＩ
ＦＢ、？）？１’Ｑ、、及びＤＦ２Ｑ、に対応する。従
って、信号ＣＩＩムとｃＬＧヲｔＪ７ｓ４１ａト同様Ｃ
ＮＡＩＪＤゲ−、）５０７及びＯＲゲート５０８に入力
すると、第４図の信号ＮＡＮＤ及びＯＲにそれぞれ対応
する信号ＯＬＨ及びＯＬ ’Ｘが得られる。この様に、
第、５図に示す実施例によれば、多段の７リツプ７０ツ
ブ回路及び高周波数のクロック信号を用いることなく、
第２図に示すタイミングを発生することができる。
Ｄを得ることができる。さらにこのＯＬＤを入力信号と
して同じ回路を通すと、ＯＬＤからまた一定時間遅れた
信号０７．Ｇが得られる。こうして得られた信号ＣＬム
、Ｃ！ＬＤ、及びＯＬＧが、それぞれ第４図の信号ＢＩ
ＦＢ、？）？１’Ｑ、、及びＤＦ２Ｑ、に対応する。従
って、信号ＣＩＩムとｃＬＧヲｔＪ７ｓ４１ａト同様Ｃ
ＮＡＩＪＤゲ−、）５０７及びＯＲゲート５０８に入力
すると、第４図の信号ＮＡＮＤ及びＯＲにそれぞれ対応
する信号ＯＬＨ及びＯＬ ’Ｘが得られる。この様に、
第、５図に示す実施例によれば、多段の７リツプ７０ツ
ブ回路及び高周波数のクロック信号を用いることなく、
第２図に示すタイミングを発生することができる。
また第６図において、信号Ｑ’ｌ、ＡとＱｌ、Ｄの立上
がりの位相差τ、は、図かられかる様に信号ＣＬＢの立
下がり時間を変化させる（すなわちＮＭ０１３５０２の
βを変化させる）ことで、自由に設定できる。また立下
がりの位相差τ２についても同様に、Ｐ Ｍ ＯＳ ５
０３のβを変化させることで、自由に設定できる。すな
わち、τ１′及びτ！は、トランジスタのβの変化だけ
で（トランジスタの追加及び周波数の変化を伴うことな
く）、任意にしかも独立に設定できる訳である。
がりの位相差τ、は、図かられかる様に信号ＣＬＢの立
下がり時間を変化させる（すなわちＮＭ０１３５０２の
βを変化させる）ことで、自由に設定できる。また立下
がりの位相差τ２についても同様に、Ｐ Ｍ ＯＳ ５
０３のβを変化させることで、自由に設定できる。すな
わち、τ１′及びτ！は、トランジスタのβの変化だけ
で（トランジスタの追加及び周波数の変化を伴うことな
く）、任意にしかも独立に設定できる訳である。
次に本実施例において
である理由について述べる。前述した動作から考えると
としでも１位相差τｌ Ｉτ２を確保する上で（は、な
んら問題ない。しかし、そうした場合位相差を確保する
ためには、第６図の信号０ＸＪＢとＯｌ、０について、
ＯＬ、ｏの立下がりをＯＬＨの立下がりに合わせ、０Ｉ
ＪＢの立上がりをＯＬＯの立上がりに合わせなければな
らない。（遅い方に合わせる。）するとＰＭＯ３５０５
とＮＭＯ８５０６のゲート電位は、同時にしかもゆるや
かに変化するため、どちらもオンしているタイミングが
発生し、この２つのトランジスタを介して電源間に貫通
電流が流れる。従って、本実施例においては前述の様に
βの舶を設けて、ＰＭＯ８５０５とＮＭＯ５５０６がと
もにオンするタイミングを極力なくしている訳である。
んら問題ない。しかし、そうした場合位相差を確保する
ためには、第６図の信号０ＸＪＢとＯｌ、０について、
ＯＬ、ｏの立下がりをＯＬＨの立下がりに合わせ、０Ｉ
ＪＢの立上がりをＯＬＯの立上がりに合わせなければな
らない。（遅い方に合わせる。）するとＰＭＯ３５０５
とＮＭＯ８５０６のゲート電位は、同時にしかもゆるや
かに変化するため、どちらもオンしているタイミングが
発生し、この２つのトランジスタを介して電源間に貫通
電流が流れる。従って、本実施例においては前述の様に
βの舶を設けて、ＰＭＯ８５０５とＮＭＯ５５０６がと
もにオンするタイミングを極力なくしている訳である。
第１図に示す電圧変換回路において、スイッチングトラ
ンジスタ１０１〜１０４は、通常出力インピーダンスを
下げるために極力低抵抗化される。ＮＭＯ８１０１及び
１０２を通して損失する電力は、第２図の示すタイミン
グでスイッチングすると防げることは前述した。しかし
、ＰＭＯ８ＩＧ４とＮＭＯ８１０５で構成されるインバ
ータの貫通電流をおさえることはできない。特にこのト
ランジスタ１０３及び１０４は低抵抗のトランジスタで
あるために、場合によっては大きな貫通電流を流し、消
費電流の増大ひいては効率の悪化を招く。そこでこのＰ
ＭＯ８１０４及び１ＭＯ３１０！ｌによって構成される
インバータのゲートを第５図で説明した方法で駆動して
やる（第５図のトランジスタ５０５及び５０６でそれぞ
れ第１図の１０４及び１０５を代用し、第５図の出力■
及び工をそれぞれ第１図のＯＬｉ及びＯＬ２に接続する
）と、第２図のタイミングも守られた上でなお貫通電流
を減らすことが可能となる。
ンジスタ１０１〜１０４は、通常出力インピーダンスを
下げるために極力低抵抗化される。ＮＭＯ８１０１及び
１０２を通して損失する電力は、第２図の示すタイミン
グでスイッチングすると防げることは前述した。しかし
、ＰＭＯ８ＩＧ４とＮＭＯ８１０５で構成されるインバ
ータの貫通電流をおさえることはできない。特にこのト
ランジスタ１０３及び１０４は低抵抗のトランジスタで
あるために、場合によっては大きな貫通電流を流し、消
費電流の増大ひいては効率の悪化を招く。そこでこのＰ
ＭＯ８１０４及び１ＭＯ３１０！ｌによって構成される
インバータのゲートを第５図で説明した方法で駆動して
やる（第５図のトランジスタ５０５及び５０６でそれぞ
れ第１図の１０４及び１０５を代用し、第５図の出力■
及び工をそれぞれ第１図のＯＬｉ及びＯＬ２に接続する
）と、第２図のタイミングも守られた上でなお貫通電流
を減らすことが可能となる。
尚、本実施例では、βの変化だけで位相差を作る方法に
？いて述べたが、この他にも容量をつけて応答を遅らせ
る方法（第７図）や、ゲートの伝搬遅延時間のみで遅ら
せる方法等によっても、実施例と同様に、第６図に示す
信号ＯＬＡ 、ＯＬＤ、ＯＬＧの位相関係を作り出すこ
とができる。
？いて述べたが、この他にも容量をつけて応答を遅らせ
る方法（第７図）や、ゲートの伝搬遅延時間のみで遅ら
せる方法等によっても、実施例と同様に、第６図に示す
信号ＯＬＡ 、ＯＬＤ、ＯＬＧの位相関係を作り出すこ
とができる。
また、本実施例においては、２倍昇圧回路を例にそのタ
イミング発生回路について述べたが、これは３倍、４倍
等、５倍昇圧回路にも適用できる。また昇圧回路と同じ
原理で動作する降圧回路にも適用できることはいうまで
もない。
イミング発生回路について述べたが、これは３倍、４倍
等、５倍昇圧回路にも適用できる。また昇圧回路と同じ
原理で動作する降圧回路にも適用できることはいうまで
もない。
以上述べたように本発明によれば、スイッチングに用い
るクロック信号の位相差を自由に変化できるため、電力
損失を防ぐために必要なプツトタイム（第２図における
ｔ１〜ｔ、及びｔ４〜ｔ６の時間）を極力小さくするこ
とができ、よって昇圧（または降圧）の能力を大きくす
ることができる。しかも、回路上では、多段の分周回路
や７リツプフロツプ回路等を必要としないため、数少な
い素子で構成できる。このことにより、回路が簡単にな
るだけでなく、モノリシックエＣ上Ｇこ回路を構成する
にあたっては、そのチップ面積を減らすことができコス
トを下げることが可能となる。
るクロック信号の位相差を自由に変化できるため、電力
損失を防ぐために必要なプツトタイム（第２図における
ｔ１〜ｔ、及びｔ４〜ｔ６の時間）を極力小さくするこ
とができ、よって昇圧（または降圧）の能力を大きくす
ることができる。しかも、回路上では、多段の分周回路
や７リツプフロツプ回路等を必要としないため、数少な
い素子で構成できる。このことにより、回路が簡単にな
るだけでなく、モノリシックエＣ上Ｇこ回路を構成する
にあたっては、そのチップ面積を減らすことができコス
トを下げることが可能となる。
また本発明によると、スイッチングに必要なりロック信
号の周波数より高い周波数のクロック信号を必要としな
いため、消費電流を小さくすることができる。これはす
なわち効率の上昇にもつながる。
号の周波数より高い周波数のクロック信号を必要としな
いため、消費電流を小さくすることができる。これはす
なわち効率の上昇にもつながる。
さらに、実施例の説明でも述べた様に、スイッチングト
ランジスタの貫通電流を防ぐ様な駆動方法を用いると、
さらに高効率化を図ることが可能となる。
ランジスタの貫通電流を防ぐ様な駆動方法を用いると、
さらに高効率化を図ることが可能となる。
第１図はスイッチトキャパシタ方式による電圧変換回路
の一例である。 第２図は第１図のタイムチャートの一例である第３図は
従来のタイミング発生回路の一例である。 第４図は第３図のタイムチャートである。 第５図は本発明によるタイミング発生回路の一例である
。 第６図は第５図のタイムチャートである。 第７図は本発明によるタイミング発生回路の一例である
。 以下、各図の記号の意味を示す。 １０１〜１０３ ・・・・・・ ＭＭＯＳｌ ０４ ・
・・・・・ ＰＭＯ５ １０５，１（１６・・・・・・レヘル変換器１０７．１
０８・・・・・・コンデンサ１０９〜１１１・・・・・
・インバータ５０１〜５０８・・・・・・パイナリイフ
リップ７０ツブ回路 ５０９．５１０・・・・・・ディレイドフリップフロッ
プ回路 ５１１ ・・・・・・ＷＡＮＤゲート ５１２ ・・・・・・ＯＲゲート ５０１．５０５，５０５・・・・・・ＰＭＯ８５０２，
５０４，５０＜Ｓ・・・・・・ＮＭＯ８５０７・・・・
・・ＷＡＮＤゲート ５０８ ・・・・・・ＯＲゲート ７０１〜７０４・・・・・・インバータ７０５．７０６
・・・・・・コンデンサ第１図 第２図 第３図 ＣＬＯＪｌｆｌｆｌｒ−−−−−−−−一−−−−−−
−−−−−−−ＢＦＩ ＪＬｒｌＪｌ−−−−−−−−
−−−−−−−−−−−−−第４図 第５図 第６図
の一例である。 第２図は第１図のタイムチャートの一例である第３図は
従来のタイミング発生回路の一例である。 第４図は第３図のタイムチャートである。 第５図は本発明によるタイミング発生回路の一例である
。 第６図は第５図のタイムチャートである。 第７図は本発明によるタイミング発生回路の一例である
。 以下、各図の記号の意味を示す。 １０１〜１０３ ・・・・・・ ＭＭＯＳｌ ０４ ・
・・・・・ ＰＭＯ５ １０５，１（１６・・・・・・レヘル変換器１０７．１
０８・・・・・・コンデンサ１０９〜１１１・・・・・
・インバータ５０１〜５０８・・・・・・パイナリイフ
リップ７０ツブ回路 ５０９．５１０・・・・・・ディレイドフリップフロッ
プ回路 ５１１ ・・・・・・ＷＡＮＤゲート ５１２ ・・・・・・ＯＲゲート ５０１．５０５，５０５・・・・・・ＰＭＯ８５０２，
５０４，５０＜Ｓ・・・・・・ＮＭＯ８５０７・・・・
・・ＷＡＮＤゲート ５０８ ・・・・・・ＯＲゲート ７０１〜７０４・・・・・・インバータ７０５．７０６
・・・・・・コンデンサ第１図 第２図 第３図 ＣＬＯＪｌｆｌｆｌｒ−−−−−−−−一−−−−−−
−−−−−−−ＢＦＩ ＪＬｒｌＪｌ−−−−−−−−
−−−−−−−−−−−−−第４図 第５図 第６図
Claims (1)
- スイッチト・キャパシタ方式によるモノリシック電圧変
換回路の駆動に必要な多相クロック信号のタイミング発
生回路において、トランジスタの過渡応答時間を用いて
多相クロックを作り出すことを特徴とするタイミング発
生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59095963A JP2573821B2 (ja) | 1984-05-14 | 1984-05-14 | 電圧変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59095963A JP2573821B2 (ja) | 1984-05-14 | 1984-05-14 | 電圧変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60239117A true JPS60239117A (ja) | 1985-11-28 |
| JP2573821B2 JP2573821B2 (ja) | 1997-01-22 |
Family
ID=14151864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59095963A Expired - Lifetime JP2573821B2 (ja) | 1984-05-14 | 1984-05-14 | 電圧変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2573821B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8174288B2 (en) | 2009-04-13 | 2012-05-08 | International Business Machines Corporation | Voltage conversion and integrated circuits with stacked voltage domains |
| US8248152B2 (en) | 2009-02-25 | 2012-08-21 | International Business Machines Corporation | Switched capacitor voltage converters |
| US8276002B2 (en) | 2009-11-23 | 2012-09-25 | International Business Machines Corporation | Power delivery in a heterogeneous 3-D stacked apparatus |
| US8629705B2 (en) | 2010-06-07 | 2014-01-14 | International Business Machines Corporation | Low voltage signaling |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50152650A (ja) * | 1974-05-28 | 1975-12-08 |
-
1984
- 1984-05-14 JP JP59095963A patent/JP2573821B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50152650A (ja) * | 1974-05-28 | 1975-12-08 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8248152B2 (en) | 2009-02-25 | 2012-08-21 | International Business Machines Corporation | Switched capacitor voltage converters |
| US8395438B2 (en) | 2009-02-25 | 2013-03-12 | International Business Machines Corporation | Switched capacitor voltage converters |
| US8174288B2 (en) | 2009-04-13 | 2012-05-08 | International Business Machines Corporation | Voltage conversion and integrated circuits with stacked voltage domains |
| US8754672B2 (en) | 2009-04-13 | 2014-06-17 | International Business Machines Corporation | Voltage conversion and integrated circuits with stacked voltage domains |
| US8276002B2 (en) | 2009-11-23 | 2012-09-25 | International Business Machines Corporation | Power delivery in a heterogeneous 3-D stacked apparatus |
| US8473762B2 (en) | 2009-11-23 | 2013-06-25 | International Business Machines Corporation | Power delivery in a heterogeneous 3-D stacked apparatus |
| US8629705B2 (en) | 2010-06-07 | 2014-01-14 | International Business Machines Corporation | Low voltage signaling |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2573821B2 (ja) | 1997-01-22 |
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| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |