JP3042920B2 - 昇圧回路 - Google Patents
昇圧回路Info
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Description
【０００１】
【産業上の利用分野】この発明は携帯用電子機器等で使
用される低電圧電源から所望の電圧を形成するための昇
圧回路に関するものである。
用される低電圧電源から所望の電圧を形成するための昇
圧回路に関するものである。
【０００２】近年の携帯用電子機器では電源電圧が低電
圧化する傾向にあり、当該電子機器の内部回路では電源
電圧の低下にともなって動作速度が低下することがあ
る。そこで、このような携帯用電子機器では電源電圧を
昇圧回路で昇圧して使用することにより電源電圧の低下
にともなう内部回路の動作速度の低下を防止することが
必要となっている。
圧化する傾向にあり、当該電子機器の内部回路では電源
電圧の低下にともなって動作速度が低下することがあ
る。そこで、このような携帯用電子機器では電源電圧を
昇圧回路で昇圧して使用することにより電源電圧の低下
にともなう内部回路の動作速度の低下を防止することが
必要となっている。
【０００３】
【従来の技術】ＥＥＰＲＯＭで書き込み電圧を生成する
ために使用される昇圧回路の一例を図４に従って説明す
ると、電源Ｖccと出力端子Ｔout との間には多数段のエ
ンハンスメント型ＮチャネルＭＯＳトランジスタＴr1〜
Ｔrn+1が直列に接続され、各トランジスタＴr1〜Ｔrn+1
のゲートはそのドレインに接続されている。なお、各ト
ランジスタＴr1〜Ｔrn+1はしきい値の低いトランジスタ
で構成される。
ために使用される昇圧回路の一例を図４に従って説明す
ると、電源Ｖccと出力端子Ｔout との間には多数段のエ
ンハンスメント型ＮチャネルＭＯＳトランジスタＴr1〜
Ｔrn+1が直列に接続され、各トランジスタＴr1〜Ｔrn+1
のゲートはそのドレインに接続されている。なお、各ト
ランジスタＴr1〜Ｔrn+1はしきい値の低いトランジスタ
で構成される。
【０００４】前記各トランジスタＴr1〜Ｔrnのソースは
容量Ｃ1〜Ｃn の一方の端子に接続され、電源Ｖcc側か
ら奇数段目の各容量Ｃ1 〜Ｃn-1 の他方の端子にはクロ
ック信号φが入力され、偶数段目の各容量Ｃ2 〜Ｃn の
他方の端子には前記クロック信号φの相補信号であるク
ロック信号バーφが入力されている。
容量Ｃ1〜Ｃn の一方の端子に接続され、電源Ｖcc側か
ら奇数段目の各容量Ｃ1 〜Ｃn-1 の他方の端子にはクロ
ック信号φが入力され、偶数段目の各容量Ｃ2 〜Ｃn の
他方の端子には前記クロック信号φの相補信号であるク
ロック信号バーφが入力されている。
【０００５】このように構成された昇圧回路では、初段
のトランジスタＴr1に電源Ｖccが供給されると終段のト
ランジスタＴrn+1のソースに接続された出力端子Ｔout
から出力される出力信号Ｖpp1 はほぼ電源Ｖccの電圧レ
ベルとなり、この状態でクロック信号φ，バーφが入力
されると、同クロック信号φの第一パルスで容量Ｃ1の
他方の端子が電源Ｖssレベルから電源Ｖccレベルまで引
き上げられるため、容量Ｃ1 とトランジスタＴr2のカッ
プリングレシオに基づいて同トランジスタＴr2のドレイ
ン及びゲート電位が引き上げられ、その電位が出力信号
Ｖpp1 として出力端子Ｔout から出力される。
のトランジスタＴr1に電源Ｖccが供給されると終段のト
ランジスタＴrn+1のソースに接続された出力端子Ｔout
から出力される出力信号Ｖpp1 はほぼ電源Ｖccの電圧レ
ベルとなり、この状態でクロック信号φ，バーφが入力
されると、同クロック信号φの第一パルスで容量Ｃ1の
他方の端子が電源Ｖssレベルから電源Ｖccレベルまで引
き上げられるため、容量Ｃ1 とトランジスタＴr2のカッ
プリングレシオに基づいて同トランジスタＴr2のドレイ
ン及びゲート電位が引き上げられ、その電位が出力信号
Ｖpp1 として出力端子Ｔout から出力される。
【０００６】ついで、クロック信号φ，バーφが反転す
ると、容量Ｃ2 とトランジスタＴr3との間で同様な動作
が行われて出力電圧Ｖpp1 がさらに引き上げられる。そ
して、クロック信号φ，バーφの反転動作が繰り返され
ると、出力電圧Ｖpp1 の電圧レベルは階段状に上昇し、
ＥＥＰＲＯＭで使用される昇圧回路では上記のようなト
ランジスタＴr1〜Ｔrn+1は２０段程度で構成され、５Ｖ
の電源Ｖccに基づいて出力信号Ｖpp1 を２０〜２５Ｖ程
度に昇圧し、その出力電圧Ｖpp1 を書き込み電圧あるい
は消去電圧として使用している。
ると、容量Ｃ2 とトランジスタＴr3との間で同様な動作
が行われて出力電圧Ｖpp1 がさらに引き上げられる。そ
して、クロック信号φ，バーφの反転動作が繰り返され
ると、出力電圧Ｖpp1 の電圧レベルは階段状に上昇し、
ＥＥＰＲＯＭで使用される昇圧回路では上記のようなト
ランジスタＴr1〜Ｔrn+1は２０段程度で構成され、５Ｖ
の電源Ｖccに基づいて出力信号Ｖpp1 を２０〜２５Ｖ程
度に昇圧し、その出力電圧Ｖpp1 を書き込み電圧あるい
は消去電圧として使用している。
【０００７】
【発明が解決しようとする課題】ところが、上記のよう
な昇圧回路を携帯用電子機器に搭載するには次のような
問題点がある。すなわち、上記昇圧回路では多数段のト
ランジスタＴr1〜Ｔrn+1が直列に接続されてクロック信
号φ，バーφに基づいて階段状に昇圧される出力電圧Ｖ
pp1 が出力端子Ｔout から出力されるため昇圧速度が遅
く、その昇圧速度は各容量Ｃ1 〜Ｃn とトランジスタＴ
r2〜Ｔrn+1とのカップリングレシオと、クロック信号
φ，バーφの周波数に依存している。そして、カップリ
ングレシオを引き上げるためには容量Ｃ1 〜Ｃn の容量
値を増大させる必要があるが、容量Ｃ1 〜Ｃn の容量値
を増大させようとすると回路面積が増大し、クロック信
号φ，バーφの周波数を引き上げるには周波数変換回路
が必要となって容易ではない。
な昇圧回路を携帯用電子機器に搭載するには次のような
問題点がある。すなわち、上記昇圧回路では多数段のト
ランジスタＴr1〜Ｔrn+1が直列に接続されてクロック信
号φ，バーφに基づいて階段状に昇圧される出力電圧Ｖ
pp1 が出力端子Ｔout から出力されるため昇圧速度が遅
く、その昇圧速度は各容量Ｃ1 〜Ｃn とトランジスタＴ
r2〜Ｔrn+1とのカップリングレシオと、クロック信号
φ，バーφの周波数に依存している。そして、カップリ
ングレシオを引き上げるためには容量Ｃ1 〜Ｃn の容量
値を増大させる必要があるが、容量Ｃ1 〜Ｃn の容量値
を増大させようとすると回路面積が増大し、クロック信
号φ，バーφの周波数を引き上げるには周波数変換回路
が必要となって容易ではない。
【０００８】また、多数段のトランジスタＴr1〜Ｔrn+1
及び容量Ｃ1 〜Ｃn が必要となるため回路面積が増大す
るとともに、出力端子Ｔout からとりだしたい昇圧出力
電圧Ｖpp1 を変更するにはトランジスタＴr1〜Ｔrn+1及
び各容量Ｃ1 〜Ｃn の段数や前記カップリングレシオ等
を設計段階において変更する必要があるため、容易には
変更することができないという問題点がある。
及び容量Ｃ1 〜Ｃn が必要となるため回路面積が増大す
るとともに、出力端子Ｔout からとりだしたい昇圧出力
電圧Ｖpp1 を変更するにはトランジスタＴr1〜Ｔrn+1及
び各容量Ｃ1 〜Ｃn の段数や前記カップリングレシオ等
を設計段階において変更する必要があるため、容易には
変更することができないという問題点がある。
【０００９】この発明の目的は、昇圧速度の向上を図る
とともに昇圧電圧を容易に変更可能とし、かつ素子数を
削減することにより回路面積を削減し得る昇圧回路を提
供することにある。
とともに昇圧電圧を容易に変更可能とし、かつ素子数を
削減することにより回路面積を削減し得る昇圧回路を提
供することにある。
【００１０】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、第一のクロック信号ＣＬＫが第一
のインバータ回路１に入力され、第一のインバータ回路
１の出力信号が容量Ｃ及び二つのダイオードＤ１，Ｄ２
を介して出力端子Ｔout に出力され、前記容量Ｃと前記
ダイオードＤ１，Ｄ２間にはソースを高電位側電源Ｖcc
に接続したＰチャネルＭＯＳトランジスタＴr のドレイ
ンが接続され、前記トランジスタＴr のゲートには前記
第一のクロック信号ＣＬＫが反転されて入力され、前記
第一のクロック信号ＣＬＫに対し同一周波数で位相のず
れた第二のクロック信号ＣＬＫ１が第二のインバータ回
路１に入力され、前記第二のインバータ回路１の出力信
号は第二の容量Ｃを介して前記ダイオードＤ１，Ｄ２間
に出力されている。
図である。すなわち、第一のクロック信号ＣＬＫが第一
のインバータ回路１に入力され、第一のインバータ回路
１の出力信号が容量Ｃ及び二つのダイオードＤ１，Ｄ２
を介して出力端子Ｔout に出力され、前記容量Ｃと前記
ダイオードＤ１，Ｄ２間にはソースを高電位側電源Ｖcc
に接続したＰチャネルＭＯＳトランジスタＴr のドレイ
ンが接続され、前記トランジスタＴr のゲートには前記
第一のクロック信号ＣＬＫが反転されて入力され、前記
第一のクロック信号ＣＬＫに対し同一周波数で位相のず
れた第二のクロック信号ＣＬＫ１が第二のインバータ回
路１に入力され、前記第二のインバータ回路１の出力信
号は第二の容量Ｃを介して前記ダイオードＤ１，Ｄ２間
に出力されている。
【００１１】また、図２に示すように第一のクロック信
号ＣＬＫが第一のインバータ回路１に入力され、第一の
インバータ回路１の出力信号が容量Ｃ及び二つのダイオ
ードＤ１，Ｄ２を介して出力端子Ｔout に出力され、前
記容量Ｃと前記ダイオードＤ１，Ｄ２間にはソースを高
電位側電源Ｖccに接続したＰチャネルＭＯＳトランジス
タＴr のドレインが接続され、前記トランジスタＴr の
ゲートには前記第一のクロック信号ＣＬＫが反転されて
入力され、前記第一のクロック信号ＣＬＫに対し同一周
波数で位相のずれた第二のクロック信号ＣＬＫ１が第二
のインバータ回路１に入力され、前記第二のインバータ
回路１の出力信号は第二の容量Ｃを介して前記ダイオー
ドＤ１，Ｄ２間に出力されて第一の昇圧回路２ａが構成
され、前記第一の昇圧回路２ａと同一構成で共通の出力
端子Ｔout に出力信号を出力する第二の昇圧回路２ｂに
は前記第一及び第二のクロック信号ＣＬＫ，ＣＬＫ１が
反転されて入力され、前記出力端子Ｔout には前記第一
及び第二の昇圧回路２ａ，２ｂの昇圧出力電圧を平滑す
る平滑回路３が接続されている。
号ＣＬＫが第一のインバータ回路１に入力され、第一の
インバータ回路１の出力信号が容量Ｃ及び二つのダイオ
ードＤ１，Ｄ２を介して出力端子Ｔout に出力され、前
記容量Ｃと前記ダイオードＤ１，Ｄ２間にはソースを高
電位側電源Ｖccに接続したＰチャネルＭＯＳトランジス
タＴr のドレインが接続され、前記トランジスタＴr の
ゲートには前記第一のクロック信号ＣＬＫが反転されて
入力され、前記第一のクロック信号ＣＬＫに対し同一周
波数で位相のずれた第二のクロック信号ＣＬＫ１が第二
のインバータ回路１に入力され、前記第二のインバータ
回路１の出力信号は第二の容量Ｃを介して前記ダイオー
ドＤ１，Ｄ２間に出力されて第一の昇圧回路２ａが構成
され、前記第一の昇圧回路２ａと同一構成で共通の出力
端子Ｔout に出力信号を出力する第二の昇圧回路２ｂに
は前記第一及び第二のクロック信号ＣＬＫ，ＣＬＫ１が
反転されて入力され、前記出力端子Ｔout には前記第一
及び第二の昇圧回路２ａ，２ｂの昇圧出力電圧を平滑す
る平滑回路３が接続されている。
【００１２】
【作用】第一及び第二のクロック信号ＣＬＫ，ＣＬＫ１
の１周期毎に昇圧出力信号が出力端子Ｔout から出力さ
れ、両クロック信号ＣＬＫ，ＣＬＫ１の位相差にを調節
することにより第二の容量に充電される電荷量が調節さ
れ、その電荷量の調節により出力端子Ｔout から出力さ
れる昇圧出力電圧が調節される。
の１周期毎に昇圧出力信号が出力端子Ｔout から出力さ
れ、両クロック信号ＣＬＫ，ＣＬＫ１の位相差にを調節
することにより第二の容量に充電される電荷量が調節さ
れ、その電荷量の調節により出力端子Ｔout から出力さ
れる昇圧出力電圧が調節される。
【００１３】また、図２に示す構成では第一及び第二の
クロック信号ＣＬＫ，ＣＬＫ１の半周期毎に昇圧出力信
号が出力端子Ｔout から出力される。
クロック信号ＣＬＫ，ＣＬＫ１の半周期毎に昇圧出力信
号が出力端子Ｔout から出力される。
【００１４】
【実施例】以下、この発明を具体化した一実施例を図２
及び図３に従って説明する。図２に示すように、クロッ
ク信号ＣＬＫはインバータ回路１ａ，１ｂとＰチャネル
ＭＯＳトランジスタＴr1のゲートに入力され、同トラン
ジスタＴr1のソースには電源Ｖccが入力されている。イ
ンバータ回路１ａの出力信号はＰチャネルＭＯＳトラン
ジスタＴr2のゲートとインバータ回路１ｃに入力され、
同トランジスタＴr2のソースには電源Ｖccが入力されて
いる。
及び図３に従って説明する。図２に示すように、クロッ
ク信号ＣＬＫはインバータ回路１ａ，１ｂとＰチャネル
ＭＯＳトランジスタＴr1のゲートに入力され、同トラン
ジスタＴr1のソースには電源Ｖccが入力されている。イ
ンバータ回路１ａの出力信号はＰチャネルＭＯＳトラン
ジスタＴr2のゲートとインバータ回路１ｃに入力され、
同トランジスタＴr2のソースには電源Ｖccが入力されて
いる。
【００１５】インバータ回路１ｂの出力信号は容量Ｃ１
と直列に接続されたＰチャネルＭＯＳトランジスタＴr
3，Ｔr4を介して出力端子Ｔoutに接続され、両トランジ
スタＴr3，Ｔr4のゲートはそのドレインにそれぞれ接続
されて、容量Ｃ１側から出力端子Ｔout に向かって順方
向となるダイオードとして動作する。また、インバータ
回路１ｃの出力信号は容量Ｃ２と直列に接続されたＰチ
ャネルＭＯＳトランジスタＴr5，Ｔr6を介して出力端子
Ｔout に接続され、両トランジスタＴr5，Ｔr6のゲート
はそのドレインにそれぞれ接続されて、前記トランジス
タＴr3，Ｔr4と同様なダイオードとして動作する。
と直列に接続されたＰチャネルＭＯＳトランジスタＴr
3，Ｔr4を介して出力端子Ｔoutに接続され、両トランジ
スタＴr3，Ｔr4のゲートはそのドレインにそれぞれ接続
されて、容量Ｃ１側から出力端子Ｔout に向かって順方
向となるダイオードとして動作する。また、インバータ
回路１ｃの出力信号は容量Ｃ２と直列に接続されたＰチ
ャネルＭＯＳトランジスタＴr5，Ｔr6を介して出力端子
Ｔout に接続され、両トランジスタＴr5，Ｔr6のゲート
はそのドレインにそれぞれ接続されて、前記トランジス
タＴr3，Ｔr4と同様なダイオードとして動作する。
【００１６】クロック信号ＣＬＫ１はインバータ回路１
ｄ，１ｅに入力されている。インバータ回路１ｄの出力
信号は容量Ｃ３を介して前記トランジスタＴr3，Ｔr4間
に接続され、インバータ回路１ｅの出力信号はインバー
タ回路１ｆに入力され、同インバータ回路１ｆの出力信
号は容量Ｃ４を介してトランジスタＴr5，Ｔr6間に接続
されている。そして、インバータ回路１ｂ，１ｄ及びト
ランジスタＴr2，Ｔr3，Ｔr4とで第一の昇圧回路２ａが
構成され、インバータ回路１ｃ，１ｆ及びトランジスタ
Ｔr1，Ｔr5，Ｔr6とで第二の昇圧回路２ｂが構成されて
いる。
ｄ，１ｅに入力されている。インバータ回路１ｄの出力
信号は容量Ｃ３を介して前記トランジスタＴr3，Ｔr4間
に接続され、インバータ回路１ｅの出力信号はインバー
タ回路１ｆに入力され、同インバータ回路１ｆの出力信
号は容量Ｃ４を介してトランジスタＴr5，Ｔr6間に接続
されている。そして、インバータ回路１ｂ，１ｄ及びト
ランジスタＴr2，Ｔr3，Ｔr4とで第一の昇圧回路２ａが
構成され、インバータ回路１ｃ，１ｆ及びトランジスタ
Ｔr1，Ｔr5，Ｔr6とで第二の昇圧回路２ｂが構成されて
いる。
【００１７】前記出力端子Ｔout とグランドＧとの間に
は容量Ｃ５と抵抗Ｒとが並列に接続され、出力端子Ｔou
t から出力される出力信号ＯＵＴを平滑する平滑回路３
を構成している。なお、前記容量Ｃ１〜Ｃ４は同一の容
量値で構成され、容量Ｃ５の容量値は前記容量Ｃ１〜Ｃ
４より小さくなっている。
は容量Ｃ５と抵抗Ｒとが並列に接続され、出力端子Ｔou
t から出力される出力信号ＯＵＴを平滑する平滑回路３
を構成している。なお、前記容量Ｃ１〜Ｃ４は同一の容
量値で構成され、容量Ｃ５の容量値は前記容量Ｃ１〜Ｃ
４より小さくなっている。
【００１８】さて、上記のように構成された昇圧回路に
図３に示すクロック信号ＣＬＫ，ＣＬＫ１を入力した場
合の動作を説明する。クロック信号ＣＬＫ１はクロック
信号ＣＬＫを遅延させて位相をずらしたものであり、ま
ずステップ１でクロック信号ＣＬＫがＨレベルとなる
と、インバータ回路１ａ，１ｂの出力信号はＬレベルと
なり、トランジスタＴr2がオンされてノードＮ１の電位
はほぼ電源Ｖccのレベルまで引き上げられ、その時点で
出力端子Ｔout の電位が電源Ｖccのレベルよりトランジ
スタＴr3，Ｔr4のしきい値以上低ければ、そのノードＮ
１のレベルがトランジスタＴr3，Ｔr4を介して出力信号
ＯＵＴとして出力されるとともに、容量Ｃ１に電荷が蓄
積されてノードＮ１とノードＮ２に電源Ｖccとグランド
Ｇの電位差をほぼ最大値とする電位差が生じる。
図３に示すクロック信号ＣＬＫ，ＣＬＫ１を入力した場
合の動作を説明する。クロック信号ＣＬＫ１はクロック
信号ＣＬＫを遅延させて位相をずらしたものであり、ま
ずステップ１でクロック信号ＣＬＫがＨレベルとなる
と、インバータ回路１ａ，１ｂの出力信号はＬレベルと
なり、トランジスタＴr2がオンされてノードＮ１の電位
はほぼ電源Ｖccのレベルまで引き上げられ、その時点で
出力端子Ｔout の電位が電源Ｖccのレベルよりトランジ
スタＴr3，Ｔr4のしきい値以上低ければ、そのノードＮ
１のレベルがトランジスタＴr3，Ｔr4を介して出力信号
ＯＵＴとして出力されるとともに、容量Ｃ１に電荷が蓄
積されてノードＮ１とノードＮ２に電源Ｖccとグランド
Ｇの電位差をほぼ最大値とする電位差が生じる。
【００１９】次いで、ステップ２でクロックＣＬＫ１が
Ｈレベルとなると、インバータ回路１ｄの出力信号がＬ
レベルとなり、電源ＶccからトランジスタＴr2，Ｔr3及
び容量Ｃ３を介してインバータ回路１ｄに電流が流れ、
容量Ｃ３に電荷が蓄積されてノードＮ３とノードＮ４に
電源ＶccとグランドＧの電位差からトランジスタＴr2，
Ｔr3のしきい値を差し引いた値を最大値とする電位差が
生じる。
Ｈレベルとなると、インバータ回路１ｄの出力信号がＬ
レベルとなり、電源ＶccからトランジスタＴr2，Ｔr3及
び容量Ｃ３を介してインバータ回路１ｄに電流が流れ、
容量Ｃ３に電荷が蓄積されてノードＮ３とノードＮ４に
電源ＶccとグランドＧの電位差からトランジスタＴr2，
Ｔr3のしきい値を差し引いた値を最大値とする電位差が
生じる。
【００２０】次いで、ステップ３でクロック信号ＣＬＫ
がＬレベルとなると、インバータ回路１ａの出力信号は
ＨレベルとなってトランジスタＴr2がオフされ、インバ
ータ回路１ｂの出力信号がほぼ電源Ｖccのレベルである
Ｈレベルとなるため、容量Ｃ１の充電電荷に基づいてノ
ードＮ１は電源Ｖcc以上のレベルに昇圧され、同容量Ｃ
１の充電電荷がトランジスタＴr3を介して容量Ｃ３に転
送される。この結果、ノードＮ３は電源Ｖcc以上のレベ
ルに昇圧され、そのノードＮ３の電位が出力信号ＯＵＴ
として出力される。 また、このステップ３でトランジ
スタＴr1がオンされるとともにインバータ回路１ｃの出
力信号がＬレベルとなって容量Ｃ２に電荷が蓄積されて
ノードＮ５とノードＮ６に電源ＶccとグランドＧの電位
差をほぼ最大値とする電位差が生じる。
がＬレベルとなると、インバータ回路１ａの出力信号は
ＨレベルとなってトランジスタＴr2がオフされ、インバ
ータ回路１ｂの出力信号がほぼ電源Ｖccのレベルである
Ｈレベルとなるため、容量Ｃ１の充電電荷に基づいてノ
ードＮ１は電源Ｖcc以上のレベルに昇圧され、同容量Ｃ
１の充電電荷がトランジスタＴr3を介して容量Ｃ３に転
送される。この結果、ノードＮ３は電源Ｖcc以上のレベ
ルに昇圧され、そのノードＮ３の電位が出力信号ＯＵＴ
として出力される。 また、このステップ３でトランジ
スタＴr1がオンされるとともにインバータ回路１ｃの出
力信号がＬレベルとなって容量Ｃ２に電荷が蓄積されて
ノードＮ５とノードＮ６に電源ＶccとグランドＧの電位
差をほぼ最大値とする電位差が生じる。
【００２１】次いで、ステップ４でクロックＣＬＫ１が
Ｌレベルとなると、インバータ回路１ｄの出力信号がＨ
レベルとなるため、容量Ｃ３の充電電荷に基づいてノー
ドＮ３がさらに昇圧され、トランジスタＴr4を介して出
力信号ＯＵＴとして出力される。
Ｌレベルとなると、インバータ回路１ｄの出力信号がＨ
レベルとなるため、容量Ｃ３の充電電荷に基づいてノー
ドＮ３がさらに昇圧され、トランジスタＴr4を介して出
力信号ＯＵＴとして出力される。
【００２２】また、インバータ回路１ｆの出力信号はＬ
レベルとなるため、トランジスタＴr1からトランジスタ
Ｔr5を介して容量Ｃ４に充電電流が流れ、ノードＮ７と
ノードＮ８に電源ＶccとグランドＧの電位差から２段の
トランジスタＴr1，Ｔr5のしきい値を差し引いた値を最
大値とする電位差が生じる。
レベルとなるため、トランジスタＴr1からトランジスタ
Ｔr5を介して容量Ｃ４に充電電流が流れ、ノードＮ７と
ノードＮ８に電源ＶccとグランドＧの電位差から２段の
トランジスタＴr1，Ｔr5のしきい値を差し引いた値を最
大値とする電位差が生じる。
【００２３】次いで、ステップ５でクロック信号ＣＬＫ
がＨレベルとなると前記ステップ１と同様に動作し、ス
テップ６でクロック信号ＣＬＫ１がＨレベルとなると、
インバータ回路１ｆの出力信号がＨレベルとなり、容量
Ｃ４の充電電荷に基づいてノードＮ７は電源Ｖcc以上の
レベルに昇圧され、そのノード７の電位がトランジスタ
Ｔr6を介して出力信号ＯＵＴとして出力される。
がＨレベルとなると前記ステップ１と同様に動作し、ス
テップ６でクロック信号ＣＬＫ１がＨレベルとなると、
インバータ回路１ｆの出力信号がＨレベルとなり、容量
Ｃ４の充電電荷に基づいてノードＮ７は電源Ｖcc以上の
レベルに昇圧され、そのノード７の電位がトランジスタ
Ｔr6を介して出力信号ＯＵＴとして出力される。
【００２４】また、このステップ６ではインバータ回路
１ｄが前記ステップ２と同様に動作している。次いで、
ステップ７では前記ステップ３と同様に動作し、ステッ
プ８では前記ステップ４と同様に動作する。そして、ク
ロック信号ＣＬＫ，ＣＬＫ１に基づいてこのような動作
が繰り返し行われる。
１ｄが前記ステップ２と同様に動作している。次いで、
ステップ７では前記ステップ３と同様に動作し、ステッ
プ８では前記ステップ４と同様に動作する。そして、ク
ロック信号ＣＬＫ，ＣＬＫ１に基づいてこのような動作
が繰り返し行われる。
【００２５】以上のように、この昇圧回路では位相のず
れたクロック信号に基づいて各クロック信号ＣＬＫ，Ｃ
ＬＫ１の半周期ごとに昇圧動作が行われて昇圧電圧が出
力され、その昇圧電圧が容量Ｃ５及び抵抗Ｒ５で平滑さ
れて出力信号ＯＵＴとして出力される。従って、前記従
来例に比して昇圧速度を向上させることができる。
れたクロック信号に基づいて各クロック信号ＣＬＫ，Ｃ
ＬＫ１の半周期ごとに昇圧動作が行われて昇圧電圧が出
力され、その昇圧電圧が容量Ｃ５及び抵抗Ｒ５で平滑さ
れて出力信号ＯＵＴとして出力される。従って、前記従
来例に比して昇圧速度を向上させることができる。
【００２６】また、昇圧出力電圧ＯＵＴはクロック信号
ＣＬＫと同ＣＬＫ１のＨレベル時のオーバーラップ時
間、すなわちステップ２あるいはステップ４の時間を長
くするほど容量Ｃ３あるいは同Ｃ４への充電電荷量を多
くして昇圧出力電圧ＯＵＴを上昇させることができる。
ＣＬＫと同ＣＬＫ１のＨレベル時のオーバーラップ時
間、すなわちステップ２あるいはステップ４の時間を長
くするほど容量Ｃ３あるいは同Ｃ４への充電電荷量を多
くして昇圧出力電圧ＯＵＴを上昇させることができる。
【００２７】従って、クロック信号ＣＬＫ，ＣＬＫ１の
位相のずれを調節することにより回路構成あるいは素子
の定数を変更することなく昇圧出力電圧ＯＵＴを容易に
変更することができる。さらに、前記従来例に比して素
子数、特に容量の数を削減することができるので、回路
面積を縮小することができる。
位相のずれを調節することにより回路構成あるいは素子
の定数を変更することなく昇圧出力電圧ＯＵＴを容易に
変更することができる。さらに、前記従来例に比して素
子数、特に容量の数を削減することができるので、回路
面積を縮小することができる。
【００２８】
【発明の効果】以上詳述したように、この発明は昇圧速
度を向上させるとともに昇圧電圧を容易に変更可能と
し、かつ素子数を削減することにより回路面積を削減し
得る昇圧回路を提供することができる優れた効果を発揮
する。
度を向上させるとともに昇圧電圧を容易に変更可能と
し、かつ素子数を削減することにより回路面積を削減し
得る昇圧回路を提供することができる優れた効果を発揮
する。
【図１】本発明の原理説明図である。
【図２】本発明の一実施例を示す回路図である。
【図３】一実施例のクロック信号を示す波形図である。
【図４】従来例を示す回路図である。
１ インバータ回路 ＣＬＫ 第一のクロック信号 ＣＬＫ１ 第二のクロック信号 Ｄ１，Ｄ２ ダイオード Ｔout 出力端子 Ｖcc 高電位側電源
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭56−62066（ＪＰ，Ａ) 特開 昭56−94962（ＪＰ，Ａ) 特開 昭53−106419（ＪＰ，Ａ) 特開 平２−276468（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H02M 3/07
Claims (2)
- 【請求項１】 第一のクロック信号（ＣＬＫ）を第一の
インバータ回路（１）に入力し、第一のインバータ回路
（１）の出力信号は第一の容量（Ｃ）及び二つのダイオ
ード（Ｄ１，Ｄ２）を介して出力端子（Ｔout ）に出力
し、前記第一の容量（Ｃ）と前記ダイオード（Ｄ１，Ｄ
２）間にはソースを高電位側電源（Ｖcc）に接続したＰ
チャネルＭＯＳトランジスタ（Ｔr ）のドレインを接続
し、前記トランジスタ（Ｔr ）のゲートには前記第一の
クロック信号（ＣＬＫ）を反転させて入力し、前記第一
のクロック信号（ＣＬＫ）に対し同一周波数で位相のず
れた第二のクロック信号（ＣＬＫ１）を第二のインバー
タ回路（１）に入力し、前記第二のインバータ回路
（１）の出力信号は第二の容量（Ｃ）を介して前記ダイ
オード（Ｄ１，Ｄ２）間に出力したことを特徴とする昇
圧回路。 - 【請求項２】 第一のクロック信号（ＣＬＫ）を第一の
インバータ回路（１）に入力し、第一のインバータ回路
（１）の出力信号は第一の容量（Ｃ）及び二つのダイオ
ード（Ｄ１，Ｄ２）を介して出力端子（Ｔout ）に出力
し、前記第一の容量（Ｃ）と前記ダイオード（Ｄ１，Ｄ
２）間にはソースを高電位側電源（Ｖcc）に接続したＰ
チャネルＭＯＳトランジスタ（Ｔr ）のドレインを接続
し、前記トランジスタ（Ｔr ）のゲートには前記第一の
クロック信号（ＣＬＫ）を反転させて入力し、前記第一
のクロック信号（ＣＬＫ）に対し同一周波数で位相のず
れた第二のクロック信号（ＣＬＫ１）を第二のインバー
タ回路（１）に入力し、前記第二のインバータ回路
（１）の出力信号は第二の容量（Ｃ）を介して前記ダイ
オード（Ｄ１，Ｄ２）間に出力して第一の昇圧回路（２
ａ）を構成し、前記第一の昇圧回路（２ａ）と同一構成
で共通の出力端子（Ｔout ）に出力信号を出力する第二
の昇圧回路（２ｂ）には前記第一及び第二のクロック信
号（ＣＬＫ，ＣＬＫ１）を反転させて入力し、前記出力
端子（Ｔout ）には前記第一及び第二の昇圧回路（２
ａ，２ｂ）の昇圧出力電圧を平滑する平滑回路（３）を
接続したことを特徴とする昇圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31106391A JP3042920B2 (ja) | 1991-11-26 | 1991-11-26 | 昇圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31106391A JP3042920B2 (ja) | 1991-11-26 | 1991-11-26 | 昇圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05153769A JPH05153769A (ja) | 1993-06-18 |
| JP3042920B2 true JP3042920B2 (ja) | 2000-05-22 |
Family
ID=18012673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31106391A Expired - Fee Related JP3042920B2 (ja) | 1991-11-26 | 1991-11-26 | 昇圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3042920B2 (ja) |
-
1991
- 1991-11-26 JP JP31106391A patent/JP3042920B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05153769A (ja) | 1993-06-18 |
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