JPH09116438A - ディジタル／アナログ変換器 - Google Patents
ディジタル／アナログ変換器Info
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- JPH09116438A JPH09116438A JP27392995A JP27392995A JPH09116438A JP H09116438 A JPH09116438 A JP H09116438A JP 27392995 A JP27392995 A JP 27392995A JP 27392995 A JP27392995 A JP 27392995A JP H09116438 A JPH09116438 A JP H09116438A
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- digital
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Abstract
(57)【要約】
【課題】 要求されるアナログ出力の範囲全体にわたっ
て高精度のＤ／Ａ変換出力を生成できるＤ／Ａ変換器を
提供する。 【解決手段】 二進数のコードで表わされるディジタル
信号に対してデューティ比を定めるＰＷＭ信号を発生
し、このＰＷＭ信号に応じたデューティ比を有するディ
ジタル入力信号を生成してこれをディジタル／アナログ
変換回路に入力し、この変換回路から出力されたアナロ
グ信号をフィルタ回路で平滑化する。
て高精度のＤ／Ａ変換出力を生成できるＤ／Ａ変換器を
提供する。 【解決手段】 二進数のコードで表わされるディジタル
信号に対してデューティ比を定めるＰＷＭ信号を発生
し、このＰＷＭ信号に応じたデューティ比を有するディ
ジタル入力信号を生成してこれをディジタル／アナログ
変換回路に入力し、この変換回路から出力されたアナロ
グ信号をフィルタ回路で平滑化する。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル信号を
アナログ信号に変換するディジタル／アナログ（以下
“Ｄ／Ａ”と記載する）変換器に関する。
アナログ信号に変換するディジタル／アナログ（以下
“Ｄ／Ａ”と記載する）変換器に関する。
【０００２】
【従来の技術】初めに、ディジタル信号をアナログ信号
に変換する場合の原理について説明する。
に変換する場合の原理について説明する。
【０００３】例えば、図１２に示すように、２ビットの
Ｄ／Ａ変換回路１の場合、２つの入力ポートＰ1 ，Ｐ2
に“０”又は“１”のディジタル信号を入力し、出力ポ
ートからこれら２つの入力信号に対応した電圧で表わさ
れるアナログ信号を出力する場合、図１３の表に示すよ
うに、Ｄ／Ａ変換回路１は、４種のディジタル信号“０
０”，“０１”，“１０”，“１１”にそれぞれ対応し
た４種の電圧１Ｖ，２Ｖ，３Ｖ，４Ｖを出力するように
構成される。そして、Ｄ／Ａ変換回路１の出力信号か
ら、ディジタル入力信号に応じた電圧信号を生成するた
め、図１４に示すように、Ｄ／Ａ変換回路１の入力ポー
トの一つ（下位ビット入力ポートＰ2 ）に、ＰＷＭ（パ
ルス幅変調）信号がＰＷＭ信号発生装置（通常、マイク
ロコンピュータ）から与えられる。
Ｄ／Ａ変換回路１の場合、２つの入力ポートＰ1 ，Ｐ2
に“０”又は“１”のディジタル信号を入力し、出力ポ
ートからこれら２つの入力信号に対応した電圧で表わさ
れるアナログ信号を出力する場合、図１３の表に示すよ
うに、Ｄ／Ａ変換回路１は、４種のディジタル信号“０
０”，“０１”，“１０”，“１１”にそれぞれ対応し
た４種の電圧１Ｖ，２Ｖ，３Ｖ，４Ｖを出力するように
構成される。そして、Ｄ／Ａ変換回路１の出力信号か
ら、ディジタル入力信号に応じた電圧信号を生成するた
め、図１４に示すように、Ｄ／Ａ変換回路１の入力ポー
トの一つ（下位ビット入力ポートＰ2 ）に、ＰＷＭ（パ
ルス幅変調）信号がＰＷＭ信号発生装置（通常、マイク
ロコンピュータ）から与えられる。
【０００４】例えば“1.5 Ｖ”を生成したい場合には、
図１５の表に示すように、ディジタル信号のデューティ
比を定めるタイミングＴ1 ，Ｔ2 ，Ｔ3 ，Ｔ4 で、Ｄ／
Ａ変換回路１の上位ビットの入力ポートＰ1 に“０”を
入力すると共に、下位ビットの入力ポートＰ2 にＰＷＭ
信号として順次“０”，“１”，“０”，“１”を入力
する。これに応じて、Ｄ／Ａ変換回路１は、上記タイミ
ングで順次“１Ｖ”，“２Ｖ”，“１Ｖ”，“２Ｖ”を
出力するので、この出力信号をフィルタで平滑化するこ
とにより、“1.5 Ｖ”の電圧信号が得られる。
図１５の表に示すように、ディジタル信号のデューティ
比を定めるタイミングＴ1 ，Ｔ2 ，Ｔ3 ，Ｔ4 で、Ｄ／
Ａ変換回路１の上位ビットの入力ポートＰ1 に“０”を
入力すると共に、下位ビットの入力ポートＰ2 にＰＷＭ
信号として順次“０”，“１”，“０”，“１”を入力
する。これに応じて、Ｄ／Ａ変換回路１は、上記タイミ
ングで順次“１Ｖ”，“２Ｖ”，“１Ｖ”，“２Ｖ”を
出力するので、この出力信号をフィルタで平滑化するこ
とにより、“1.5 Ｖ”の電圧信号が得られる。
【０００５】このような原理に基づく公知のＤ／Ａ変換
器として、例えば、実開平１−１６９８３１号公報に示
されたものがある。これは、ディジタル信号の下位ビッ
ト分をＰＷＭ信号としてＤ／Ａ変換回路に入力するよう
にしたものであり、少ないビット数のＤ／Ａ変換回路と
ＰＷＭ生成回路を組み合わせることで、多いビット数の
Ｄ／Ａ変換器を構成し、安価に高分解能のアナログ出力
が得られるようにしている。
器として、例えば、実開平１−１６９８３１号公報に示
されたものがある。これは、ディジタル信号の下位ビッ
ト分をＰＷＭ信号としてＤ／Ａ変換回路に入力するよう
にしたものであり、少ないビット数のＤ／Ａ変換回路と
ＰＷＭ生成回路を組み合わせることで、多いビット数の
Ｄ／Ａ変換器を構成し、安価に高分解能のアナログ出力
が得られるようにしている。
【０００６】具体的な構成として、このＤ／Ａ変換器
は、ｎビットの入力ディジタル信号を上位（ｎ−ｍ）ビ
ットの信号と下位（ｍ）ビットの信号とに分配する分配
回路と、分配した下位（ｍ）ビット信号に応じたＰＷＭ
信号を生成するＰＷＭ生成回路と、分配した上位（ｎ−
ｍ）ビット信号をそのまま上位ビット信号とし、前記Ｐ
ＷＭ生成回路で生成したＰＷＭ信号を最下位ビットとし
たディジタル信号をＤ／Ａ変換するＤ／Ａ変換回路と、
アナログ変換された信号を波形整形して出力信号にする
ローパスフィルタとを備えている。
は、ｎビットの入力ディジタル信号を上位（ｎ−ｍ）ビ
ットの信号と下位（ｍ）ビットの信号とに分配する分配
回路と、分配した下位（ｍ）ビット信号に応じたＰＷＭ
信号を生成するＰＷＭ生成回路と、分配した上位（ｎ−
ｍ）ビット信号をそのまま上位ビット信号とし、前記Ｐ
ＷＭ生成回路で生成したＰＷＭ信号を最下位ビットとし
たディジタル信号をＤ／Ａ変換するＤ／Ａ変換回路と、
アナログ変換された信号を波形整形して出力信号にする
ローパスフィルタとを備えている。
【０００７】
【発明が解決しようとする課題】しかしながら、上記の
ような従来のＤ／Ａ変換の原理では、常に所望の電圧信
号が得られるわけではない。例えば、前述の例で“2.5
Ｖ”を生成したい場合、この電圧は“２Ｖ”（“０１”
に対応）と“３Ｖ”（“１０”に対応）との間であるか
ら、上記のようにＤ／Ａ変換回路１の上位ビットの入力
ポートＰ1 に“０”を入力し、且つ下位ビットの入力ポ
ートＰ2 に“０”又は“１”を入力しても、“2.5 Ｖ”
は得られない。また、Ｄ／Ａ変換回路１の入力ポートＰ
1 に“１”を入力すると、Ｄ／Ａ変換回路１は、入力ポ
ートＰ2 が“０”のとき“３Ｖ”，入力ポートＰ2 が
“１”のとき“４Ｖ”を出力するので、この場合も“2.
5 Ｖ”は得られない。
ような従来のＤ／Ａ変換の原理では、常に所望の電圧信
号が得られるわけではない。例えば、前述の例で“2.5
Ｖ”を生成したい場合、この電圧は“２Ｖ”（“０１”
に対応）と“３Ｖ”（“１０”に対応）との間であるか
ら、上記のようにＤ／Ａ変換回路１の上位ビットの入力
ポートＰ1 に“０”を入力し、且つ下位ビットの入力ポ
ートＰ2 に“０”又は“１”を入力しても、“2.5 Ｖ”
は得られない。また、Ｄ／Ａ変換回路１の入力ポートＰ
1 に“１”を入力すると、Ｄ／Ａ変換回路１は、入力ポ
ートＰ2 が“０”のとき“３Ｖ”，入力ポートＰ2 が
“１”のとき“４Ｖ”を出力するので、この場合も“2.
5 Ｖ”は得られない。
【０００８】また、入力ディジタル信号が３ビットの場
合には、Ｄ／Ａ変換器の３つの入力ポートＰ1 ，Ｐ2 ，
Ｐ3 に“０”又は“１”のディジタル信号が入力され、
Ｄ／Ａ変換器の出力ポートからこれら３つの入力信号に
対応した電圧で表されるアナログ信号が出力される。こ
の場合、図１６の表に示すように、Ｄ／Ａ変換器は、８
種のディジタル信号“０００”，“００１”，“０１
０”，“０１１”，“１００”，“１０１”，“１１
０”，“１１１”にそれぞれ対応した電圧１Ｖ〜８Ｖを
出力するように構成される。
合には、Ｄ／Ａ変換器の３つの入力ポートＰ1 ，Ｐ2 ，
Ｐ3 に“０”又は“１”のディジタル信号が入力され、
Ｄ／Ａ変換器の出力ポートからこれら３つの入力信号に
対応した電圧で表されるアナログ信号が出力される。こ
の場合、図１６の表に示すように、Ｄ／Ａ変換器は、８
種のディジタル信号“０００”，“００１”，“０１
０”，“０１１”，“１００”，“１０１”，“１１
０”，“１１１”にそれぞれ対応した電圧１Ｖ〜８Ｖを
出力するように構成される。
【０００９】そして、例えば“2.5 Ｖ”を生成したい場
合、この電圧は“２Ｖ”（“００１”に対応）と“３
Ｖ”（“０１０”に対応）との間であるから、２ビット
の場合と同様に、Ｄ／Ａ変換器の上位ビットの入力ポー
トＰ1 に“０”を入力し、下位ビットの入力ポートＰ2
，Ｐ3 にそれぞれ“０”又は“１”を入力しても、
“2.5 Ｖ”は得られない。
合、この電圧は“２Ｖ”（“００１”に対応）と“３
Ｖ”（“０１０”に対応）との間であるから、２ビット
の場合と同様に、Ｄ／Ａ変換器の上位ビットの入力ポー
トＰ1 に“０”を入力し、下位ビットの入力ポートＰ2
，Ｐ3 にそれぞれ“０”又は“１”を入力しても、
“2.5 Ｖ”は得られない。
【００１０】このように、従来のＤ／Ａ変換器におい
て、最下位ビットの入力を変えるだけでは、所望の電圧
信号が得られない場合があり、これを解決するには、入
力ディジタル信号の最下位ビットの状態変化と共に最下
位ビット以外のビット部分も変えなければならず、それ
をどのような構成で実現するかが課題となっていた。
て、最下位ビットの入力を変えるだけでは、所望の電圧
信号が得られない場合があり、これを解決するには、入
力ディジタル信号の最下位ビットの状態変化と共に最下
位ビット以外のビット部分も変えなければならず、それ
をどのような構成で実現するかが課題となっていた。
【００１１】このため、上記実開平１−１６９８３１号
公報に示されたＤ／Ａ変換器では、最下位ビットの状態
に応じてディジタル信号のビット状態が変わるとき、そ
のビット状態を変化によるアナログ変換信号のバイアス
成分の変動分を補正するバイアス電圧コントロール回路
を設けている。
公報に示されたＤ／Ａ変換器では、最下位ビットの状態
に応じてディジタル信号のビット状態が変わるとき、そ
のビット状態を変化によるアナログ変換信号のバイアス
成分の変動分を補正するバイアス電圧コントロール回路
を設けている。
【００１２】しかし、この公知技術では、上記のように
アナログ変換信号のバイアス成分の変動分を補正するた
めにバイアスコントロール回路を必要とし、その分、全
体の回路構成が複雑で価格も高くなる。また、実際上バ
イアス電圧は厳格に一定の電圧として印加することがで
きず、バイアスコントロール回路とＤ／Ａ変換回路の最
下位ビットのマッチング誤差も精度を低下させるので、
Ｄ／Ａ変換の高精度化は困難である。
アナログ変換信号のバイアス成分の変動分を補正するた
めにバイアスコントロール回路を必要とし、その分、全
体の回路構成が複雑で価格も高くなる。また、実際上バ
イアス電圧は厳格に一定の電圧として印加することがで
きず、バイアスコントロール回路とＤ／Ａ変換回路の最
下位ビットのマッチング誤差も精度を低下させるので、
Ｄ／Ａ変換の高精度化は困難である。
【００１３】本発明は、以上の問題点に鑑みてなされた
ものであり、その目的は、要求されるアナログ出力の範
囲全体にわたって高精度のＤ／Ａ変換出力を生成できる
Ｄ／Ａ変換器を提供することにある。
ものであり、その目的は、要求されるアナログ出力の範
囲全体にわたって高精度のＤ／Ａ変換出力を生成できる
Ｄ／Ａ変換器を提供することにある。
【００１４】
【課題を解決するための手段】本発明の基本となる原理
は、図１に示すように、例えば前述の２ビット信号のＤ
／Ａ変換回路１の場合、２つの入力ポートＰ1 ，Ｐ2 の
両方ともにＰＷＭ（パルス幅変調）信号を与えることに
より、Ｄ／Ａ変換回路１の出力ポートから所望の電圧の
アナログ信号を出力可能としたことである。
は、図１に示すように、例えば前述の２ビット信号のＤ
／Ａ変換回路１の場合、２つの入力ポートＰ1 ，Ｐ2 の
両方ともにＰＷＭ（パルス幅変調）信号を与えることに
より、Ｄ／Ａ変換回路１の出力ポートから所望の電圧の
アナログ信号を出力可能としたことである。
【００１５】例えば、前述した従来のＤ／Ａ変換の原理
では得られない“2.5 Ｖ”を生成したい場合、図２の表
に示すように、ディジタル信号のデューティ比を定める
タイミングＴ1 ，Ｔ2 ，Ｔ3 ，Ｔ4 で、Ｄ／Ａ変換回路
１の上位ビットの入力ポートＰ1 には順次“０”，
“１”，“０”，“１”のＰＷＭ信号を入力すると共
に、下位ビットの入力ポートＰ2 には順次“１”，
“０”，“１”，“０”を入力する。これに応じて、Ｄ
／Ａ変換回路１は、上記タイミングで順次“２Ｖ”，
“３Ｖ”，“２Ｖ”，“３Ｖ”を出力する。そこで、図
３に示すように、この出力信号の“３Ｖ”部分の時間ａ
と“２Ｖ”部分の時間ｂを等しくする、すなわち、デュ
ーティ比ａ：ｂ＝１：１となるようにタイミングＴ1 ，
Ｔ2 ，Ｔ3 ，Ｔ4 を設定し、この出力信号をフィルタで
平滑化すると、“2.5 Ｖ”の電圧信号が得られる。
では得られない“2.5 Ｖ”を生成したい場合、図２の表
に示すように、ディジタル信号のデューティ比を定める
タイミングＴ1 ，Ｔ2 ，Ｔ3 ，Ｔ4 で、Ｄ／Ａ変換回路
１の上位ビットの入力ポートＰ1 には順次“０”，
“１”，“０”，“１”のＰＷＭ信号を入力すると共
に、下位ビットの入力ポートＰ2 には順次“１”，
“０”，“１”，“０”を入力する。これに応じて、Ｄ
／Ａ変換回路１は、上記タイミングで順次“２Ｖ”，
“３Ｖ”，“２Ｖ”，“３Ｖ”を出力する。そこで、図
３に示すように、この出力信号の“３Ｖ”部分の時間ａ
と“２Ｖ”部分の時間ｂを等しくする、すなわち、デュ
ーティ比ａ：ｂ＝１：１となるようにタイミングＴ1 ，
Ｔ2 ，Ｔ3 ，Ｔ4 を設定し、この出力信号をフィルタで
平滑化すると、“2.5 Ｖ”の電圧信号が得られる。
【００１６】上記の原理に基づき、本発明のＤ／Ａ変換
器は、二進数のコードで表わされるディジタル信号に対
してデューティ比を定めるパルス幅変調信号を発生する
ＰＷＭ信号発生回路と、該ＰＷＭ信号発生回路からのパ
ルス幅変調信号に応じたデューティ比を有するディジタ
ル入力信号を生成するディジタル入力信号生成回路と、
該ディジタル入力信号をアナログ信号を変換して出力す
るＤ／Ａ変換回路と、該Ｄ／Ａ変換回路から出力された
アナログ信号を平滑化するフィルタ回路とを備えたこと
を特徴とする。
器は、二進数のコードで表わされるディジタル信号に対
してデューティ比を定めるパルス幅変調信号を発生する
ＰＷＭ信号発生回路と、該ＰＷＭ信号発生回路からのパ
ルス幅変調信号に応じたデューティ比を有するディジタ
ル入力信号を生成するディジタル入力信号生成回路と、
該ディジタル入力信号をアナログ信号を変換して出力す
るＤ／Ａ変換回路と、該Ｄ／Ａ変換回路から出力された
アナログ信号を平滑化するフィルタ回路とを備えたこと
を特徴とする。
【００１７】本発明の一実施態様によると、前記ＰＷＭ
信号発生回路はマイクロプロセッサであり、前記ディジ
タル入力信号生成回路は、該マイクロプロセッサから出
力されたディジタル信号を、前記パルス幅変調信号に応
じたデューティ比を有するディジタル入力信号として出
力するラッチ回路で構成される。
信号発生回路はマイクロプロセッサであり、前記ディジ
タル入力信号生成回路は、該マイクロプロセッサから出
力されたディジタル信号を、前記パルス幅変調信号に応
じたデューティ比を有するディジタル入力信号として出
力するラッチ回路で構成される。
【００１８】もう一つの実施態様によると、前記ＰＷＭ
信号発生回路及び前記ディジタル入力信号生成回路は、
前記Ｄ／Ａ変換回路から出力すべきアナログ信号の値に
対応したデューティ比を演算し、該デューティ比を有す
るディジタル入力信号を生成するようにプログラムされ
たマイクロプロセッサで構成される。
信号発生回路及び前記ディジタル入力信号生成回路は、
前記Ｄ／Ａ変換回路から出力すべきアナログ信号の値に
対応したデューティ比を演算し、該デューティ比を有す
るディジタル入力信号を生成するようにプログラムされ
たマイクロプロセッサで構成される。
【００１９】
【作用及び効果】本発明によれば、例えばｎビットの分
解能（１／２n ）を有するＤ／Ａ変換器において、二進
数コード（ｍ）に対応する電圧をＶH 、その二進数コー
ド（ｍ）から最小桁（１ＬＳＢ）を減算した二進数コー
ド（ｍ−１）に対応する電圧をＶL とし、Ｄ／Ａ変換回
路に入力されるディジタル信号に一方の二進数コード
（ｍ）を入力する時間をａ、他方の二進数コード（ｍ−
１）を入力する時間をｂとしたとき、Ｄ／Ａ変換回路か
ら出力され且つフィルタ回路で平滑化されたアナログ電
圧信号ＶO は、 ＶO ＝（ａＶH ＋ｂＶL ）／（ａ＋ｂ） …(1) となり、最小桁１ＬＳＢ以上の分解能が得られる。
解能（１／２n ）を有するＤ／Ａ変換器において、二進
数コード（ｍ）に対応する電圧をＶH 、その二進数コー
ド（ｍ）から最小桁（１ＬＳＢ）を減算した二進数コー
ド（ｍ−１）に対応する電圧をＶL とし、Ｄ／Ａ変換回
路に入力されるディジタル信号に一方の二進数コード
（ｍ）を入力する時間をａ、他方の二進数コード（ｍ−
１）を入力する時間をｂとしたとき、Ｄ／Ａ変換回路か
ら出力され且つフィルタ回路で平滑化されたアナログ電
圧信号ＶO は、 ＶO ＝（ａＶH ＋ｂＶL ）／（ａ＋ｂ） …(1) となり、最小桁１ＬＳＢ以上の分解能が得られる。
【００２０】上記のように、本発明によれば、所望のア
ナログ信号（電圧）を得るために、二進数コード（ｍ）
に対応する電圧（ＶH ）と、その二進数コード（ｍ）か
ら最小桁（１ＬＳＢ）を減算した二進数コード（ｍ−
１）に対応する電圧（ＶL ）との間の小さい範囲で、電
圧を平滑化することになり、フィルタ回路の時定数は小
さいものでよく、レスポンスが速くなると共に、デュー
ティ比を任意に設定することにより、二進数コードに対
応した２つの電圧ＶH とＶL との間で任意の必要な電圧
を得ることができ、高精度のＤ／Ａ変換が達成される。
ナログ信号（電圧）を得るために、二進数コード（ｍ）
に対応する電圧（ＶH ）と、その二進数コード（ｍ）か
ら最小桁（１ＬＳＢ）を減算した二進数コード（ｍ−
１）に対応する電圧（ＶL ）との間の小さい範囲で、電
圧を平滑化することになり、フィルタ回路の時定数は小
さいものでよく、レスポンスが速くなると共に、デュー
ティ比を任意に設定することにより、二進数コードに対
応した２つの電圧ＶH とＶL との間で任意の必要な電圧
を得ることができ、高精度のＤ／Ａ変換が達成される。
【００２１】
【発明の実施の形態】図４は、本発明のＤ／Ａ変換器に
おいて、ＰＷＭ信号に応じたデューティ比を有するディ
ジタル入力信号を生成する回路をハードウェアで構成し
た場合の実施例を示す。
おいて、ＰＷＭ信号に応じたデューティ比を有するディ
ジタル入力信号を生成する回路をハードウェアで構成し
た場合の実施例を示す。
【００２２】このＤ／Ａ変換器は、パルス幅変調（ＰＷ
Ｍ）信号発生回路としてマイクロプロセッサ１１を備え
ている。この場合、マイクロプロセッサ１１は、その出
力ポートの１つ（Ｏ1 ）から二進数のコードで表わされ
るディジタル信号ｄを出力すると共に、他の出力ポート
(PWM) から、当該ディジタル信号ｄのデューティ比を定
めるＰＷＭ信号を発生するように構成されている。
Ｍ）信号発生回路としてマイクロプロセッサ１１を備え
ている。この場合、マイクロプロセッサ１１は、その出
力ポートの１つ（Ｏ1 ）から二進数のコードで表わされ
るディジタル信号ｄを出力すると共に、他の出力ポート
(PWM) から、当該ディジタル信号ｄのデューティ比を定
めるＰＷＭ信号を発生するように構成されている。
【００２３】図４のα点におけるＰＷＭ信号の波形は、
図５のようになる。ＰＷＭ信号は、信号の“Ｈ”部分の
時間をａ，“Ｌ”部分の時間をｂとしたとき、そのデュ
ーティ比ａ：ｂを任意に設定できる。例として、図５
（Ａ）はａ：ｂ＝１：１の場合、図５（Ｂ）はａ：ｂ＝
２：１の場合を示す。
図５のようになる。ＰＷＭ信号は、信号の“Ｈ”部分の
時間をａ，“Ｌ”部分の時間をｂとしたとき、そのデュ
ーティ比ａ：ｂを任意に設定できる。例として、図５
（Ａ）はａ：ｂ＝１：１の場合、図５（Ｂ）はａ：ｂ＝
２：１の場合を示す。
【００２４】上記マイクロプロセッサ１１の出力ポート
（Ｏ1 ）から出力されたディジタル信号ｄは、一対のラ
ッチ回路１２，１３に入力される。各ラッチ回路１２，
１３は、その出力可能化端子ＯＥに供給されるＰＷＭ信
号が“Ｈ”のとき、２ビットのディジタル信号ｄに対応
して“０”又は“１”を出力する２つの出力ポートＬ1
，Ｌ2 を有する。各ラッチ回路の出力ポートＬ1 ，Ｌ2
は、後述のＤ／Ａ変換回路１５の入力ポートＰ1 ，Ｐ2
に接続されている。
（Ｏ1 ）から出力されたディジタル信号ｄは、一対のラ
ッチ回路１２，１３に入力される。各ラッチ回路１２，
１３は、その出力可能化端子ＯＥに供給されるＰＷＭ信
号が“Ｈ”のとき、２ビットのディジタル信号ｄに対応
して“０”又は“１”を出力する２つの出力ポートＬ1
，Ｌ2 を有する。各ラッチ回路の出力ポートＬ1 ，Ｌ2
は、後述のＤ／Ａ変換回路１５の入力ポートＰ1 ，Ｐ2
に接続されている。
【００２５】図４の実施例では、マイクロプロセッサ１
１から出力されたＰＷＭ信号は、図の上方位置にあるラ
ッチ回路１２に対しては、インバータ１４で反転されて
そのラッチ回路１２の出力可能化端子ＯＥに供給される
一方、下方位置にあるラッチ回路１３に対しては、その
ままラッチ回路１３の出力可能化端子ＯＥに供給され
る。
１から出力されたＰＷＭ信号は、図の上方位置にあるラ
ッチ回路１２に対しては、インバータ１４で反転されて
そのラッチ回路１２の出力可能化端子ＯＥに供給される
一方、下方位置にあるラッチ回路１３に対しては、その
ままラッチ回路１３の出力可能化端子ＯＥに供給され
る。
【００２６】従って、ＰＷＭ信号が“Ｌ”のとき、一の
ラッチ回路１２の出力可能化端子ＯＥに印加される信号
は“Ｈ”であるから、このラッチ回路１２は出力可能化
され、マイクロプロセッサ１１からのディジタル信号ｄ
が、例えば“０１”のとき、出力ポートＬ1 ，Ｌ2 にそ
れぞれ“０”，“１”を出力する。一方、他のラッチ回
路１３の出力可能化端子ＯＥに印加される信号は“Ｌ”
であるから、このラッチ回路１３は出力しない。
ラッチ回路１２の出力可能化端子ＯＥに印加される信号
は“Ｈ”であるから、このラッチ回路１２は出力可能化
され、マイクロプロセッサ１１からのディジタル信号ｄ
が、例えば“０１”のとき、出力ポートＬ1 ，Ｌ2 にそ
れぞれ“０”，“１”を出力する。一方、他のラッチ回
路１３の出力可能化端子ＯＥに印加される信号は“Ｌ”
であるから、このラッチ回路１３は出力しない。
【００２７】また、ＰＷＭ信号が“Ｈ”のとき、一のラ
ッチ回路１２の出力可能化端子ＯＥに印加される信号は
“Ｌ”であるから、このラッチ回路１２は出力しない。
一方、他のラッチ回路１３の出力可能化端子ＯＥに印加
される信号は“Ｈ”であるから、このラッチ回路１３は
出力可能化され、マイクロプロセッサ１１からのディジ
タル信号ｄが、例えば“１０”のとき、出力ポートＬ1
，Ｌ2 にそれぞれ“１”，“０”を出力する。
ッチ回路１２の出力可能化端子ＯＥに印加される信号は
“Ｌ”であるから、このラッチ回路１２は出力しない。
一方、他のラッチ回路１３の出力可能化端子ＯＥに印加
される信号は“Ｈ”であるから、このラッチ回路１３は
出力可能化され、マイクロプロセッサ１１からのディジ
タル信号ｄが、例えば“１０”のとき、出力ポートＬ1
，Ｌ2 にそれぞれ“１”，“０”を出力する。
【００２８】従って、上記ラッチ回路１２及び１３は、
各々の出力可能化端子ＯＥに供給されるＰＷＭ信号の
“Ｈ”又は“Ｌ”の時間に応じたデューティ比をもって
Ｄ／Ａ変換回路１５に入力されるディジタル入力信号を
生成するディジタル入力信号生成回路を構成している。
各々の出力可能化端子ＯＥに供給されるＰＷＭ信号の
“Ｈ”又は“Ｌ”の時間に応じたデューティ比をもって
Ｄ／Ａ変換回路１５に入力されるディジタル入力信号を
生成するディジタル入力信号生成回路を構成している。
【００２９】次に、Ｄ／Ａ変換回路１５は、上記のよう
にしてラッチ回路１２，１３から出力されるディジタル
入力信号をアナログ信号を変換して出力するもので、例
えば図６に示した回路で構成される。
にしてラッチ回路１２，１３から出力されるディジタル
入力信号をアナログ信号を変換して出力するもので、例
えば図６に示した回路で構成される。
【００３０】この回路は、複数（図６の場合５個）の抵
抗Ｒを直列接続し、その両端に所定の電圧（例えば０〜
５Ｖ）が印加される抵抗部１７と、各抵抗Ｒの接続点に
おける電位を入力する複数（図６の場合４個）の入力端
子Ｄ1 〜Ｄ4 のいずれかに、外部からの入力信号に応じ
て切り換えられる電子スイッチＳを介して接続される１
つの出力端子Ａ1 を有するアナログスイッチ部１８とで
構成されている。このようなアナログスイッチとして
は、ＣＭＯＳトランジスタ等から成る公知のスイッチ回
路が用いられる。
抗Ｒを直列接続し、その両端に所定の電圧（例えば０〜
５Ｖ）が印加される抵抗部１７と、各抵抗Ｒの接続点に
おける電位を入力する複数（図６の場合４個）の入力端
子Ｄ1 〜Ｄ4 のいずれかに、外部からの入力信号に応じ
て切り換えられる電子スイッチＳを介して接続される１
つの出力端子Ａ1 を有するアナログスイッチ部１８とで
構成されている。このようなアナログスイッチとして
は、ＣＭＯＳトランジスタ等から成る公知のスイッチ回
路が用いられる。
【００３１】この回路の電子スイッチＳは、前述したラ
ッチ回路１２，１３からのディジタル入力信号の値に応
じて入力端子Ｄ1 〜Ｄ4 のいずれかに接続される。例え
ば、２ビットのディジタル入力信号の場合、“００”，
“０１”，“１０”，“１１”の４種のディジタル信号
が前記入力ポートＰ1 ，Ｐ2 から入力されるので、電子
スイッチＳは、入力が“００”の場合には入力端子Ｄ4
に、入力が“０１”の場合には入力端子Ｄ3 に、入力が
“１０”の場合には入力端子Ｄ2 に、入力が“１１”の
場合には入力端子Ｄ1 にそれぞれ接続されるように、ア
ナログスイッチを構成する。これにより、４種のディジ
タル信号入力“００”，“０１”，“１０”，“１１”
に対応して、抵抗部２１の各抵抗Ｒで分圧された電圧１
Ｖ，２Ｖ，３Ｖ，４Ｖのいずれかが、出力端子Ａ1 から
出力される。
ッチ回路１２，１３からのディジタル入力信号の値に応
じて入力端子Ｄ1 〜Ｄ4 のいずれかに接続される。例え
ば、２ビットのディジタル入力信号の場合、“００”，
“０１”，“１０”，“１１”の４種のディジタル信号
が前記入力ポートＰ1 ，Ｐ2 から入力されるので、電子
スイッチＳは、入力が“００”の場合には入力端子Ｄ4
に、入力が“０１”の場合には入力端子Ｄ3 に、入力が
“１０”の場合には入力端子Ｄ2 に、入力が“１１”の
場合には入力端子Ｄ1 にそれぞれ接続されるように、ア
ナログスイッチを構成する。これにより、４種のディジ
タル信号入力“００”，“０１”，“１０”，“１１”
に対応して、抵抗部２１の各抵抗Ｒで分圧された電圧１
Ｖ，２Ｖ，３Ｖ，４Ｖのいずれかが、出力端子Ａ1 から
出力される。
【００３２】上記のＤ／Ａ変換回路１５から出力された
アナログ（電圧）信号は、フィルタ回路１６によって平
滑化される。このフィルタ回路１６は、例えば図７
（Ａ）、（Ｂ）に示すローパスフィルタで構成される。
アナログ（電圧）信号は、フィルタ回路１６によって平
滑化される。このフィルタ回路１６は、例えば図７
（Ａ）、（Ｂ）に示すローパスフィルタで構成される。
【００３３】図７（Ａ）は、抵抗素子とキャパシタンス
素子とから成るＲ−Ｃ回路を複数段接続して構成したフ
ィルタ回路、同図（Ｂ）は、インダクタンス素子とキャ
パシタンス素子とから成るＬ−Ｃ回路を複数段接続して
構成したフィルタ回路である。いずれも、入力すなわち
上記Ｄ／Ａ変換回路１５からのアナログ信号を平滑化し
て出力する。
素子とから成るＲ−Ｃ回路を複数段接続して構成したフ
ィルタ回路、同図（Ｂ）は、インダクタンス素子とキャ
パシタンス素子とから成るＬ−Ｃ回路を複数段接続して
構成したフィルタ回路である。いずれも、入力すなわち
上記Ｄ／Ａ変換回路１５からのアナログ信号を平滑化し
て出力する。
【００３４】例えば、前述した公知技術によれば最下位
ビットの入力を変えるだけでは生成されない電圧信号を
得るために、本発明では、Ｄ／Ａ変換回路１の上位ビッ
トの入力ポートＰ1 にもＰＷＭ信号が与えられる。そし
て、ディジタル信号のデューティ比を定めるタイミング
Ｔ1 ，Ｔ2 ，Ｔ3 ，Ｔ4 で、Ｄ／Ａ変換回路１の上位ビ
ットの入力ポートＰ1 に順次“０”，“１”，“０”，
“１”を入力すると共に、下位ビットの入力ポートＰ2
には順次“１”，“０”，“１”，“０”を入力する
と、Ｄ／Ａ変換回路１は、順次“２Ｖ”，“３Ｖ”，
“２Ｖ”，“３Ｖ”を出力する。この電圧信号を上記フ
ィルタ回路１６に入力すると、フィルタ回路１６は、入
力を“２Ｖ”と“３Ｖ”のデューティ比に応じた電圧に
平滑化する。例えば、前述のデューティ比ａ：ｂ＝１：
１の場合、図８に示すように、“２Ｖ”と“３Ｖ”が
１：１で平滑化され、結果として“2.5 Ｖ”が得られ
る。なお、デューティ比を任意に設定することにより、
“２Ｖ”と“３Ｖ”の間の任意の電圧を得ることができ
る。
ビットの入力を変えるだけでは生成されない電圧信号を
得るために、本発明では、Ｄ／Ａ変換回路１の上位ビッ
トの入力ポートＰ1 にもＰＷＭ信号が与えられる。そし
て、ディジタル信号のデューティ比を定めるタイミング
Ｔ1 ，Ｔ2 ，Ｔ3 ，Ｔ4 で、Ｄ／Ａ変換回路１の上位ビ
ットの入力ポートＰ1 に順次“０”，“１”，“０”，
“１”を入力すると共に、下位ビットの入力ポートＰ2
には順次“１”，“０”，“１”，“０”を入力する
と、Ｄ／Ａ変換回路１は、順次“２Ｖ”，“３Ｖ”，
“２Ｖ”，“３Ｖ”を出力する。この電圧信号を上記フ
ィルタ回路１６に入力すると、フィルタ回路１６は、入
力を“２Ｖ”と“３Ｖ”のデューティ比に応じた電圧に
平滑化する。例えば、前述のデューティ比ａ：ｂ＝１：
１の場合、図８に示すように、“２Ｖ”と“３Ｖ”が
１：１で平滑化され、結果として“2.5 Ｖ”が得られ
る。なお、デューティ比を任意に設定することにより、
“２Ｖ”と“３Ｖ”の間の任意の電圧を得ることができ
る。
【００３５】すなわち、二進数コード“１０”に対応す
る電圧ＶH ＝３，この二進数コード“１０”から最小桁
（１ＬＳＢ）を減算した二進数コード“０１”に対応す
る電圧ＶL ＝２とし、Ｄ／Ａ変換回路１５に入力される
ディジタル信号に対して、二進数コード“１０”を入力
する時間をａ、他の二進数コード“０１”を入力する時
間をｂとすると、Ｄ／Ａ変換回路１５から出力されてフ
ィルタ回路１６で平滑化されたアナログ出力信号ＶO
は、前記式(1) より ＶO ＝（３ａ＋２ｂ）／（ａ＋ｂ） …(2) となる。ここで、ａとｂの比（デューティ比）を１：１
とすれば、 ＶO ＝（３＋２）／２＝ 2.5（Ｖ） が得られる。
る電圧ＶH ＝３，この二進数コード“１０”から最小桁
（１ＬＳＢ）を減算した二進数コード“０１”に対応す
る電圧ＶL ＝２とし、Ｄ／Ａ変換回路１５に入力される
ディジタル信号に対して、二進数コード“１０”を入力
する時間をａ、他の二進数コード“０１”を入力する時
間をｂとすると、Ｄ／Ａ変換回路１５から出力されてフ
ィルタ回路１６で平滑化されたアナログ出力信号ＶO
は、前記式(1) より ＶO ＝（３ａ＋２ｂ）／（ａ＋ｂ） …(2) となる。ここで、ａとｂの比（デューティ比）を１：１
とすれば、 ＶO ＝（３＋２）／２＝ 2.5（Ｖ） が得られる。
【００３６】次に、図９は、本発明のＤ／Ａ変換器にお
いてＰＷＭ信号の発生のみならず、ＰＷＭ信号に応じた
デューティ比を有するディジタル入力信号の生成をも、
ソフトウェアで行う、すなわちマイクロプロセッサで実
行する場合の構成を示す。
いてＰＷＭ信号の発生のみならず、ＰＷＭ信号に応じた
デューティ比を有するディジタル入力信号の生成をも、
ソフトウェアで行う、すなわちマイクロプロセッサで実
行する場合の構成を示す。
【００３７】この場合、マイクロプロセッサ２１は、二
進数のコードで表わされるディジタル信号を生成すると
共に、所望のアナログ変換出力の値に対応したデューテ
ィ比を有するディジタル入力信号を生成するように、プ
ログラムされている。
進数のコードで表わされるディジタル信号を生成すると
共に、所望のアナログ変換出力の値に対応したデューテ
ィ比を有するディジタル入力信号を生成するように、プ
ログラムされている。
【００３８】このマイクロプロセッサ２１によるディジ
タル入力信号の生成は、図１０に示す手順で行われる。
タル入力信号の生成は、図１０に示す手順で行われる。
【００３９】図１０の動作手順において、マイクロプロ
セッサ２１は、初めに、Ｄ／Ａ変換によって出力したい
電圧（例えば 2.5Ｖ）を、外部の入力機器から或いは必
要な電圧に関するデータを予め格納した内部メモリから
読み込むと（ステップＳＴ１）、予め用意された、出力
電圧と二進数コードとの対応関係を示すデータテーブル
を参照し、ＳＴ１で読み込んだ電圧と二進数コードとの
対応をサーチする（ＳＴ２）。そして、上記 2.5Ｖのよ
うに、二進数コードと１対１に対応しない電圧の場合に
は、その電圧が、隣り合う２つの二進数コード（例え
ば、二進数コード“０１”と“０１”）の間にあると判
定し（ＳＴ３）、且つ、それらの二進数コードは２Ｖと
３Ｖの出力電圧に対応していることを認識する（ＳＴ
４）。
セッサ２１は、初めに、Ｄ／Ａ変換によって出力したい
電圧（例えば 2.5Ｖ）を、外部の入力機器から或いは必
要な電圧に関するデータを予め格納した内部メモリから
読み込むと（ステップＳＴ１）、予め用意された、出力
電圧と二進数コードとの対応関係を示すデータテーブル
を参照し、ＳＴ１で読み込んだ電圧と二進数コードとの
対応をサーチする（ＳＴ２）。そして、上記 2.5Ｖのよ
うに、二進数コードと１対１に対応しない電圧の場合に
は、その電圧が、隣り合う２つの二進数コード（例え
ば、二進数コード“０１”と“０１”）の間にあると判
定し（ＳＴ３）、且つ、それらの二進数コードは２Ｖと
３Ｖの出力電圧に対応していることを認識する（ＳＴ
４）。
【００４０】次に、デューティ比を演算する（ＳＴ
５）。この場合、デューティ比（％）は、図１１に示す
ように、隣り合う２つの二進数コードに対応する出力電
圧に対する目的の電圧の割合である。例えば、2.5 Ｖの
場合は、２Ｖと３Ｖの間にあって、２Ｖのデューティ比
は０％、３Ｖのデューティ比は１００％に相当するか
ら、2.5 Ｖのデューティ比は、次のようになる。
５）。この場合、デューティ比（％）は、図１１に示す
ように、隣り合う２つの二進数コードに対応する出力電
圧に対する目的の電圧の割合である。例えば、2.5 Ｖの
場合は、２Ｖと３Ｖの間にあって、２Ｖのデューティ比
は０％、３Ｖのデューティ比は１００％に相当するか
ら、2.5 Ｖのデューティ比は、次のようになる。
【００４１】 （１００％−０％）×（２．５Ｖ−２Ｖ）／（３Ｖ−２Ｖ） ＝ ５０％ …(3) 上記のようにデューティ比が求められると、マイクロプ
ロセッサ２１は、そのデューティ比でディジタル入力信
号を生成するように内部のタイマを設定し、そのデュー
ティ比を有するディジタル入力信号を出力する（ＳＴ
６）。
ロセッサ２１は、そのデューティ比でディジタル入力信
号を生成するように内部のタイマを設定し、そのデュー
ティ比を有するディジタル入力信号を出力する（ＳＴ
６）。
【００４２】図９の実施例では、上記のようにマイクロ
プロセッサ２１でディジタル入力信号を生成する点が、
図４の実施例と異なるところであり、生成されたディジ
タル入力信号をＤ／Ａ変換回路１５に入力して電圧信号
を変換し、更にフィルタ回路１６で平滑化する点は同じ
である。
プロセッサ２１でディジタル入力信号を生成する点が、
図４の実施例と異なるところであり、生成されたディジ
タル入力信号をＤ／Ａ変換回路１５に入力して電圧信号
を変換し、更にフィルタ回路１６で平滑化する点は同じ
である。
【００４３】図９の実施例によれば、マイクロプロセッ
サがＰＷＭ信号の発生だけでなく、目的のアナログ信号
に対応するディジタル入力信号の生成も行うので、従来
のマイコンの他に、特別のハードウェア回路を必要とせ
ず、マイコンのプログラミングにより、所望のアナログ
信号に変換されるディジタル信号を発生することができ
る。
サがＰＷＭ信号の発生だけでなく、目的のアナログ信号
に対応するディジタル入力信号の生成も行うので、従来
のマイコンの他に、特別のハードウェア回路を必要とせ
ず、マイコンのプログラミングにより、所望のアナログ
信号に変換されるディジタル信号を発生することができ
る。
【図１】本発明のＤ／Ａ変換器の基本的構成を示す図。
【図２】図１におけるＰＷＭ信号と出力電圧との関係を
示す図。
示す図。
【図３】図２の出力電圧の時間変化を示す波形図。
【図４】本発明の一実施例の回路構成を示す図。
【図５】図４の回路におけるＰＷＭ信号の時間変化を示
す波形図。
す波形図。
【図６】図４の実施例におけるＤ／Ａ変換回路の具体的
構成例を示す図。
構成例を示す図。
【図７】図４の実施例におけるフィルタ回路の具体的構
成例を示す図。
成例を示す図。
【図８】図４の実施例におけるフィルタ回路で平滑化さ
れたアナログ信号の波形図。
れたアナログ信号の波形図。
【図９】本発明の別の実施例の構成を示す図。
【図１０】図９の実施例におけるマイクロプロセッサの
動作を示すフローチャート。
動作を示すフローチャート。
【図１１】所定の電圧範囲におけるデューティ比の割合
を示すグラフ。
を示すグラフ。
【図１２】従来のＤ／Ａ変換器の原理を示す図。
【図１３】図１２のＤ／Ａ変換器におけるディジタル入
力信号と出力電圧との関係を示す図。
力信号と出力電圧との関係を示す図。
【図１４】従来のＤ／Ａ変換器において入力の１つをＰ
ＷＭ信号とした場合を示す図。
ＷＭ信号とした場合を示す図。
【図１５】図１４のＤ／Ａ変換器における入力信号と出
力電圧との関係を示す図。
力電圧との関係を示す図。
【図１６】３つのディジタル入力信号と出力電圧との関
係を示す図。
係を示す図。
１…Ｄ／Ａ変換回路、１１…マイクロプロセッサ、１
２，１３…ラッチ回路、１４…インバータ回路、１５…
Ｄ／Ａ変換回路、１６…フィルタ回路、１７…抵抗部、
１８…アナログスイッチ部、２１…マイクロプロセッ
サ。
２，１３…ラッチ回路、１４…インバータ回路、１５…
Ｄ／Ａ変換回路、１６…フィルタ回路、１７…抵抗部、
１８…アナログスイッチ部、２１…マイクロプロセッ
サ。
Claims (3)
- 【請求項１】二進数のコードで表わされるディジタル信
号に対してデューティ比を定めるパルス幅変調信号を発
生するＰＷＭ信号発生回路と、 該ＰＷＭ信号発生回路からのパルス幅変調信号に応じた
デューティ比を有するディジタル入力信号を生成するデ
ィジタル入力信号生成回路と、 該ディジタル入力信号をアナログ信号を変換して出力す
るディジタル／アナログ変換回路と、 該ディジタル／アナログ変換回路から出力されたアナロ
グ信号を平滑化するフィルタ回路とを備えたことを特徴
とするディジタル／アナログ変換器。 - 【請求項２】前記ＰＷＭ信号発生回路はマイクロプロセ
ッサであり、前記ディジタル入力信号生成回路は、該マ
イクロプロセッサから出力されたディジタル信号を、前
記パルス幅変調信号に応じたデューティ比を有するディ
ジタル入力信号として出力するラッチ回路で構成されて
いることを特徴とする、請求項１のディジタル／アナロ
グ変換器。 - 【請求項３】前記ＰＷＭ信号発生回路及び前記ディジタ
ル入力信号生成回路は、前記ディジタル／アナログ変換
回路から出力すべきアナログ信号の値に対応したデュー
ティ比を演算し、該デューティ比を有するディジタル入
力信号を生成するようにプログラムされたマイクロプロ
セッサで構成されていることを特徴とする、請求項１の
ディジタル／アナログ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27392995A JPH09116438A (ja) | 1995-10-23 | 1995-10-23 | ディジタル／アナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27392995A JPH09116438A (ja) | 1995-10-23 | 1995-10-23 | ディジタル／アナログ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09116438A true JPH09116438A (ja) | 1997-05-02 |
Family
ID=17534547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27392995A Pending JPH09116438A (ja) | 1995-10-23 | 1995-10-23 | ディジタル／アナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09116438A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100454129B1 (ko) * | 2002-05-06 | 2004-10-26 | 삼성전자주식회사 | 코드 변환 장치, 디지털-아날로그 변환 장치, 그리고 지연동기 루프회로 |
| JP2007208798A (ja) * | 2006-02-03 | 2007-08-16 | M & S Fine Tec Kk | デジタルアナログ変換装置 |
| JP2012029538A (ja) * | 2010-07-28 | 2012-02-09 | Lecip Holdings Corp | 充電装置 |
| JP2017015539A (ja) * | 2015-06-30 | 2017-01-19 | 株式会社堀場エステック | 流量測定装置 |
| JP2017085537A (ja) * | 2015-10-27 | 2017-05-18 | セイコーエプソン株式会社 | 回路装置、発振器、電子機器及び移動体 |
-
1995
- 1995-10-23 JP JP27392995A patent/JPH09116438A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100454129B1 (ko) * | 2002-05-06 | 2004-10-26 | 삼성전자주식회사 | 코드 변환 장치, 디지털-아날로그 변환 장치, 그리고 지연동기 루프회로 |
| JP2007208798A (ja) * | 2006-02-03 | 2007-08-16 | M & S Fine Tec Kk | デジタルアナログ変換装置 |
| JP2012029538A (ja) * | 2010-07-28 | 2012-02-09 | Lecip Holdings Corp | 充電装置 |
| JP2017015539A (ja) * | 2015-06-30 | 2017-01-19 | 株式会社堀場エステック | 流量測定装置 |
| US10352748B2 (en) | 2015-06-30 | 2019-07-16 | Horiba Stec, Co., Ltd. | Flow rate measuring device |
| JP2017085537A (ja) * | 2015-10-27 | 2017-05-18 | セイコーエプソン株式会社 | 回路装置、発振器、電子機器及び移動体 |
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